KR20130073360A - 다중 반송파 시스템의 데이터 처리 장치 및 그것의 데이터 처리 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 다중 반송파 수신 장치의 데이터 처리 방법은, 사용자 정보로부터 검출된 단위 데이터 길이에 따라 서로 다른 복수의 사용자들로부터 제공되는 사용자 데이터에 대한 데이터 처리 순서를 결정하는 단계, 결정된 상기 데이터 처리 순서에 따라 상기 사용자 데이터를 복수의 역이산 푸리에 변환 엔진들을 통한 병렬 처리를 수행하는 단계, 그리고 상기 데이터 처리 순서와 타이밍 정보를 참조하여 상기 병렬 처리된 수신 데이터를 상기 복수의 사용자 단위로 재결합하는 단계를 포함한다.

Description

다중 반송파 시스템의 데이터 처리 장치 및 그것의 데이터 처리 방법{DATA PROCESSING DEVICE OF MULTI-CARRIER SYSTEM AND DATA PROCESSING METHOD THEREOF}
본 발명은 통신 시스템에 관한 것으로, 좀더 구체적으로는 다중 반송파 시스템의 수신 장치 및 그것의 데이터 처리 방법에 관한 것이다.
직교 주파수 분할 다중화(Orthogonal Frequency Division Multiple: 이하, OFDM) 시스템에서 송신기는 부반송파들(Sub-carriers) 간의 직교 특성을 이용하여 심볼 매핑을 수행한다. 송신기는 심볼 맵핑된 신호를 부반송파들 각각에 매핑한다. 이후, 송신기는 부반송파에 맵핑된 신호를 역고속 푸리에 변환(Inverse Fast Fourier Transform: 이하, IFFT)을 수행하여 신호를 송신하고, 수신단에서 고속 푸리에 변환(FFT)을 수행하여 수신을 시작한다.
복수의 직교 부반송파들을 사용하는 OFDM의 특성상, 역고속 푸리에 변환(IFFT)에 의해서 처리된 신호는 높은 첨두 전력대 평균 전력비(Peak-to-Average Power Ratio: 이하, PAPR)를 갖게 된다. PAPR을 감소시키기 위해서, 다중 반송파 시스템에서는 신호 왜곡 기법, 부호화 기법, 스크램블링 기법 등의 방법들을 사용하고 있다. 하지만, 이들 기법은 신호를 비선형적으로 왜곡시킴으로 성능 감소를 유발할 수 있다. 또한, 수신 알고리즘 구현시에 상술한 기법들은 하드웨어 자원의 지나친 증가나 긴 처리 시간을 요구한다. 이런 단점들을 극복하기 위해, 근래의 다중 반송파 시스템에서는 SC-FDMA(Single Carrier-Frequency Division Multiple Access) 방식을 사용하고 있다. SC-FDMA 방식은 4세대 이동통신 표준의 하나인 LTE 시스템의 상향링크 표준으로 사용되고 있다. SC-FDMA 방식은 변조단에서 IFFT 수행하기 전 데이터 길이만큼의 DFT를 수행하여 송신 신호의 PAPR 특성을 개선하는 기술이다. SC-FDMA 방식에서는, 하드웨어 설계시 DFT 알고리즘 특성상 신호의 시간 길이보다 더 많은 처리 시간을 요구한다. 이를 해결하기 위하여 복조기 하드웨어 설계시 복수의 IDFT 엔진을 사용하게 되는데, 기지국에서는 다수에 사용자 신호를 처리해야 하므로 정해진 시간 내에 길이가 다른 IDFT를 수행해야 하는 경우가 발생한다.
따라서, SC-FDMA 방식의 시스템에서, 복수의 IDFT 엔진의 사용뿐 아니라, 효율적인 IDFT 처리를 통해서 처리 시간을 줄이기 위한 기술이 절실한 실정이다.
본 발명은 상술한 문제점들을 해결하기 위하여 수신 신호에 대한 변환 연산들을 고속으로 처리하기 위한 데이터 처리 장치 및 그것의 데이터 처리 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 다중 반송파 수신 장치의 데이터 처리 방법은, 사용자 정보로부터 검출된 단위 데이터 길이에 따라 서로 다른 복수의 사용자들로부터 제공되는 사용자 데이터에 대한 데이터 처리 순서를 결정하는 단계, 결정된 상기 데이터 처리 순서에 따라 상기 사용자 데이터를 복수의 역이산 푸리에 변환 엔진들을 통한 병렬 처리를 수행하는 단계, 그리고 상기 데이터 처리 순서와 타이밍 정보를 참조하여 상기 병렬 처리된 수신 데이터를 상기 복수의 사용자 단위로 재결합하는 단계를 포함한다.
본 발명의 실시 예에 따른 데이터 처리 장치는, 복수의 사용자들로부터의 수신 데이터를 저장하는 데이터 저장 메모리, 데이터의 처리 순서 정보를 참조하여 상기 데이터 저장 메모리의 수신 데이터를 선택하는 데이터 선택부, 상기 데이터 선택부에 의해서 선택된 데이터를 순차적으로 제공받아 역이산 고속 푸리에 변환하는 병렬 IDFT 처리부, 상기 병렬 IDFT 처리부로부터 순차적으로 출력되는 데이터를 상기 처리 순서 정보와 타이밍 정보를 참조하여 상기 복수의 사용자들 단위로 재배열하는 데이터 처리부, 그리고 상기 복수의 사용자들에 대한 정보를 참조하여 상기 처리 순서 정보와 상기 타이밍 정보를 생성하는 하드웨어 제어부를 포함한다.
본 발명의 실시 예에 따르면, 다중 반송파 시스템에서 수신되는 사용자 데이터 길이에 따라 병렬 처리의 순서를 변경할 수 있다. 이러한 조작을 통하여 수신 신호에 대한 푸리에 알고리즘 구현에 소요되는 처리 시간을 감소시킬 수 있다. 특히, 수신 신호의 입력 시간보다 알고리즘 처리 시간이 더 소요되는 알고리즘 구현 시, 또는 HARQ(Hybrid Automatic Repeat reQuest)를 위하여 변조기, 복조기의 알고리즘 처리 시간을 줄이기 위한 시스템 구현시 효과적으로 하드웨어 설계를 할 수 있다.
도 1은 본 발명의 실시 예에 따른 복조기의 하드웨어 구조를 간략히 보여주는 블록도이다.
도 2a 및 도 2b는 하나의 사용자로부터 제공되는 데이터를 처리하는 IDFT 처리부의 데이터 처리 예를 보여주는 타이밍도이다.
도 3a 및 도 3b는 두 개의 사용자들로부터 제공되는 데이터를 2 개의 IDFT 엔진들이 처리하는 방법을 보여주는 타이밍도이다.
도 4는 하드웨어 설계시 도 3a 또는 도 3b에서와 같이 사용자 데이터가 제공되는 경우에 병렬 IDFT 처리부(140)의 출력을 보여주는 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 데이터 처리 동작을 간략히 보여주는 타이밍도이다.
도 6은 본 발명의 데이터 처리 방법을 간략히 보여주는 순서도이다.
앞의 일반적인 설명 및 다음의 상세한 설명들은 모두 청구된 발명의 부가적인 설명을 제공하기 위한 예시적인 것이다. 그러므로 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 부분이 어떤 구성요소를 포함한다고 언급되는 경우에, 이는 그 외의 다른 구성요소를 더 포함할 수도 있다는 것을 의미한다. 또한, 여기에서 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 다중 반송파 수신 장치의 하드웨어 구조를 간략히 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 복조기(100)는 FFT 블록(110), 데이터 저장 메모리(120), 데이터 선택부(130), 병렬 IDFT 처리부(140), 복조부(150), 데이터 처리부(160), 복호기 인터페이스 메모리(170), 하드웨어 제어부(180), 그리고 제어 소프트웨어(190)를 포함한다.
FFT 블록(110)은 수신된 신호에 대해 고속푸리에변환(FFT: Fast Fourier Transform) 연산을 시행한다. FFT 블록(110)에 의해서 수신 신호는 주파수 도메인의 데이터로 변환될 것이다.
데이터 저장 메모리(120)는 FFT 블록(110)에 의해서 처리된 데이터를 저장한다. 데이터 저장 메모리(120)는 수신 신호에 대응하는 사용자 정보를 참조하여 데이터를 저장한다. 예를 들면, FFT 처리된 데이터는 사용자(UE#1) 단위로 데이터 저장 메모리(120)에 저장될 수 있다. 따라서, 데이터 저장 메모리(120)에 저장되는 데이터는 사용자 단위로 어드레스가 할당될 것이다.
데이터 선택부(130)는 하드웨어 제어부(180)로부터의 사용자 정보를 제공받아 데이터 저장 메모리(120)로부터 선택된 사용자에 대응하는 데이터를 선택한다. 데이터 선택부(130)는 하드웨어 제어부(180)에 의해서 선택되는 데이터를 병렬 IDFT 처리부(140)에 전달한다.
병렬 IDFT 처리부(140)는 복수의 IDFT 엔진들(IDFT#0~IDFT#m)을 포함한다. 병렬 IDFT 처리부(140)는 복수의 IDFT 엔진들(IDFT#0~IDFT#m)을 사용하여 IDFT 연산에 소요되는 처리 시간을 단축할 수 있다. 병렬 IDFT 처리부(140)는 하드웨어 제어부(180)의 제어에 따라 데이터 선택부(130)로부터 제공되는 데이터를 복수의 IDFT 엔진들(IDFT#0~IDFT#m)에 분할하여 처리한다. 복수의 IDFT 엔진들(IDFT#0~IDFT#m) 각각은 전달되는 데이터에 대해서 M-점 역이산 푸리에 변환(Inverse Discrete Fourier Transform) 연산을 수행하여 FFT 블록(110)에서 주파수 도메인으로 변환된 데이터를 시간 도메인으로 복원한다.
병렬 IDFT 처리부(140)의 IDFT 엔진들(IDFT#0~IDFT#m)은 사용자와 데이터 길이 정보에 따라 처리 데이터를 할당받을 수 있다. 병렬 IDFT 처리부(140)는 데이터 길이가 다른 사용자들의 데이터를 하나의 IDFT 엔진에서 연속하여 처리되도록 제어할 수 있다. 결국, 병렬 IDFT 처리부(140)는 상대적으로 처리 시간이 긴 IDFT 연산을 사용자에 따라 그리고 사용자별 데이터 길이에 따라 융통성있게 처리할 수 있다. 데이터 길이에 따라 IDFT 연산에 소요되는 시간을 줄이기 위해서 서로 다른 IDFT 엔진에 의해서 처리된 동일 사용자의 데이터는 후속하는 구성들에 의해서 재정렬될 수 있다.
복조부(150)는 병렬 IDFT 처리부(140)에서 처리된 데이터에 대한 복조 동작을 수행한다. 복조부(150)는 송신 당시에 변조 방식에 따라 다양한 처리 방식으로 시간 도메인의 데이터를 처리한다.
데이터 처리부(160)는 하드웨어 제어부(180)로부터 제공되는 제어 정보와 타이밍 정보를 참조하여 복조부(150)와 복호기 인터페이스 메모리(170)에 대한 어드레스를 생성한다. 데이터 처리부(160)는 생성된 주소에 따라 복조부(150)에서 제공되는 데이터를 복호기 인터페이스 메모리(170)에 저장한다.
하드웨어 제어부(180)는 입력되는 사용자 정보를 참조하여 데이터 선택부(130), 병렬 IDFT 처리부(140), 그리고 데이터 처리부(160)에 처리 순서와 타이밍 정보를 포함하는 제어 신호를 제공한다. 하드웨어 제어부(180)는 데이터 저장 메모리(120)에 저장되는 사용자 데이터에 대해서 단위 데이터 길이에 따라서 병렬 IDFT 처리부(140)에서의 처리 순서를 결정한다. 하드웨어 제어부(180)는 처리 순서와 더불어 병렬 IDFT 처리부(140)와 데이터 처리부(160)에 타이밍 정보를 제공하여 처리 타이밍을 동기시킨다. 하드웨어 제어부(180)는 상술한 제어 동작을 통해서 수신 데이터의 처리 시간을 단축시킬 수 있다. 제어 소프트웨어(190)는 제반 설정 파라미터에 따라서 하드웨어 제어부(180)를 설정하고 제어한다.
이상에서 설명된 다중 반송파 수신 장치의 하드웨어 구조는 실제 수신 장치의 구조뿐 아니라 하드웨어 설계를 위한 HDL 코딩을 통해서 구현될 수도 있다. 상술한 하드웨어 구조를 통해서 DFT, IDFT, FFT, IFFT처럼 수신 신호의 입력 시간보다 알고리즘 처리 시간이 더 소요되는 알고리즘 구현 시에 효과적으로 사용될 수 있다. 더불어, HARQ(Hybrid Automatic Repeat reQuest)를 위하여 변조기, 복조기의 알고리즘 처리 시간을 줄이기 위한 방안으로 사용될 수 있다.
도 2a 및 도 2b는 하나의 사용자로부터 제공되는 데이터를 처리하는 IDFT 처리부의 데이터 처리 예를 보여주는 타이밍도이다.
도 2a를 참조하면, 하나의 사용자(UE#0)로부터 제공되는 2개의 자원 블록(Resource Block: 이하, RB)을 하나의 IDFT 엔진이 처리하는 예를 보여준다. IDFT 엔진의 연산 속도는 일반적으로 데이터의 전달 속도보다 늦다. 따라서, 사용자 데이터(1RB_0)에 대한 IDFT 엔진의 처리가 끝나기 전에, 후속하는 사용자 데이터(1RB_1)가 IDFT 엔진에 제공될 수 있다. 따라서, IDFT가 2개의 RB들에 대해서 중복하여 처리해야 하는 구간이 발생한다.
도 2a를 참조하면, 하나의 사용자(UE#0)로부터 제공되는 2개의 자원 블록(RB)을 2개의 IDFT 엔진이 처리하는 예를 보여준다. 이 경우에는 사용자(UE#0)로부터 최초에 입력되는 사용자 데이터(1RB_0)는 IDFT#0에 의해서 처리되고, 후속하여 입력되는 사용자 데이터(1RB_1)는 IDFT#1에 의해서 처리된다. 따라서, 각각의 사용자 데이터(1RB_0, 1RB_1)가 서로 다른 IDFT 엔진에 의해서 처리되며, 처리 중복은 발생하지 않는다.
도 3a 및 도 3b는 두 개의 사용자들(UE#0, UE#1)로부터 제공되는 데이터를 2 개의 IDFT 엔진들이 처리하는 방법을 보여주는 타이밍도이다. 도 3a는 IDFT 엔진들이 사용자 데이터를 제공되는 순서에 따라 처리하는 경우를 보여준다. 그리고 도 3b는 IDFT 엔진들이 사용자 데이터의 순서를 조정하는 경우의 처리 방법을 보여준다.
도 3a 참조하면, 2개의 사용자(UE#0, UE#1)들 각각으로부터 제공되는 사용자 데이터들이 도시되어 있다. 사용자(UE#0)는 각각 2 RB 길이의 사용자 데이터들(2RB_0, 2RB_1)을 제공한다. 사용자(UE#1)는 각각 1 RB 길이의 사용자 데이터들(1RB_0, 1RB_1)을 제공한다.
그리고 IDFT 엔진(IDFT#0)은 사용자(UE#0)로부터 제공된 2 RB 길이의 데이터만을 처리한다. IDFT 엔진(IDFT#1)은 사용자(UE#1)로부터 제공된 1 RB 길이의 데이터만을 처리하는 것으로 가정한다. IDFT 엔진들(IDFT#0, IDFT#1)은 각각 할당된 사용자로부터 제공되는 데이터를 제공되는 데이터의 순서에 따라 처리한다. 즉, IDFT 엔진들(IDFT#0, IDFT#1)은 먼저 제공되는 데이터를 먼저 처리하게 될 것이다.
이러한 설정 하에서, 2개의 IDFT 엔진들(IDFT#0, IDFT#1)에 의해서 병렬 처리가 되더라도, 상대적으로 긴 사용자 데이터를 처리하는 IDFT 엔진(IDFT#0)의 처리 소요 시간이 소요된다. 병렬 처리를 하더라도, IDFT 엔진이 특정 사용자 데이터에 고정되고, 데이터의 입력 순서에 따라 처리하는 경우에는 IDFT 연산에 상대적으로 긴 소요 시간이 필요하다. 또한, 여기서는 2개의 사용자만을 예시적으로 도시하였으나, 실제로 기지국에서는 서로 다른 길이의 데이터를 제공하는 복수의 사용자 데이터를 처리해야 한다. 이럴 경우에는 IDFT 처리에 소요되는 시간은 상대적으로 긴 사용자 데이터를 제공하는 사용자의 존재에 의해서 결정될 것이다.
도 3b는 IDFT 엔진이 데이터를 제공 순서에 관계없이 조정하여 병렬 처리 IDFT 연산을 수행하는 방법을 보여주는 타이밍도이다. 도 3b를 참조하면, 2개의 사용자(UE#0, UE#1)들 각각으로부터 제공되는 사용자 데이터들은 도 3a와 동일하다고 가정한다. 이때, 하드웨어 제어부(180, 도 1 참조)는 데이터 저장 메모리(120, 도 1 참조)에 저장된 사용자 데이터를 제공 순서와 관계없이 처리 시간을 최소화하기 위한 순서로 재배열한다. 그리고 재배열된 순서를 참조하여 병렬 IDFT 처리부(140)의 각 IDFT 엔진들에 사용자 데이터를 전달한다.
예를 들면, 하드웨어 제어부(180)는 IDFT 엔진(IDFT#0)에 사용자(UE#0)로부터 제공된 2 RB 길이의 사용자 데이터(2RB_0)와 사용자(UE#1)로부터 제공된 1 RB 길이의 사용자 데이터(1RB_0)를 전달할 수 있다. 그리고 하드웨어 제어부(180)는 IDFT 엔진(IDFT#1)에 사용자(UE#0)로부터 제공된 2 RB 길이의 사용자 데이터(2RB_1)와 사용자(UE#1)로부터 제공된 1 RB 길이의 사용자 데이터(1RB_1)를 전달할 수 있다.
하지만, 데이터 저장 메모리(120)로부터 병렬 IDFT 처리부(140)에 복수의 데이터가 동시에 병렬적으로 제공될 수 없다는 점이 고려되어야 한다. 데이터 선택부(130)와 데이터 저장 메모리(120)와의 인터페이스를 위해서 하나의 채널이 제공되기 때문이다. 따라서, 이러한 데이터 저장 메모리(120)와의 데이터 채널을 고려하여 데이터를 처리하는 방법이 필요하다.
도 4는 하드웨어 설계시 도 3a 또는 도 3b에서와 같이 사용자 데이터가 제공되는 경우에 병렬 IDFT 처리부(140)의 출력을 보여주는 타이밍도이다. 도 4를 참조하면, 사용자 데이터의 제공 순서와 관계없이 IDFT 처리를 수행하는 경우에는 병렬 IDFT 처리부(140)의 출력단에는 출력 데이터의 충돌이 발생할 수 있다.
사용자(UE#0)는 2 RB의 길이의 데이터를 제공하고, 사용자(UE#1)는 1 RB 길이의 데이터를 제공한다고 가정하자. 그러면, 사용자(UE#0)의 사용자 데이터(2RB_0, 2RB_1)를 순차적으로 읽어들여 IDFT 엔진들(IDFT#0, IDFT#1)에 각각 할당한다. 그리고 사용자(UE#1)의 사용자 데이터(1RB_0, 1RB_1)를 순차적으로 읽어들여 IDFT 엔진들(IDFT#0, IDFT#1)에 할당한다. 이 경우, IDFT 엔진들(IDFT#0, IDFT#1)의 IDFT 연산이 완료되고 출력되는 시점에서, 도시된 바와 같이 출력 중복 구간이 발생하게 된다.
도 5는 본 발명의 실시 예에 따른 데이터 처리 동작을 간략히 보여주는 타이밍도이다. 도 5를 참조하면, 데이터 저장 메모리(120)에 2 RB의 데이터 단위를 갖는 사용자(UE#0)의 데이터와, 1 RB의 데이터 단위를 갖는 사용자(UE#1)의 데이터가 저장되어 있다고 가정하자.
하드웨어 제어부(180, 도 1 참조)는 IDFT 처리 순서를 사용자에 따라 하는 것이 아니라 사용자의 데이터의 길이를 참조하여 결정한다. 즉, 하드웨어 제어부(180)는 상대적으로 짧은 데이터 길이를 갖는 사용자 데이터를 먼저 처리하기 위하여 처리 순서를 변경한다. 그러면, 데이터 선택부(130, 도 1 참조)는 하드웨어 제어부(180)로부터 결정된 처리 순서에 따라 생성된 주소를 생성하고, 사용자 데이터를 데이터 저장 메모리(120)로부터 읽어와 병렬 IDFT 처리부(140)에 제공할 것이다. 데이터 선택부(130)는 사용자(UE#1)의 사용자 데이터(1RB_0)를 먼저 읽어와서 병렬 IDFT 처리부(140)의 IDFT 엔진(IDFT#0)에 처리를 할당한다. 데이터 선택부(130)는 사용자 데이터(1RB_1)를 읽어와서 병렬 IDFT 처리부(140)의 IDFT 엔진(IDFT#1)에 처리를 할당한다.
이어서 데이터 선택부(130)는 사용자(UE#0)의 사용자 데이터(2RB_0)를 읽어와서 병렬 IDFT 처리부(140)의 IDFT 엔진(IDFT#0)에 처리를 할당한다. 데이터 선택부(130)는 사용자 데이터(2RB_1)를 읽어와서 병렬 IDFT 처리부(140)의 IDFT 엔진(IDFT#1)에 처리를 할당한다.
IDFT 엔진(IDFT#0)에 의해서 처리된 사용자 데이터(1RB_0)는 이후 데이터 처리부(160, 도 1 참조)에 의해서 복호기 인터페이스 메모리(170)의 사용자(UE#1)에 할당된 메모리 영역에 저장된다. 그리고 IDFT 엔진(IDFT#1)에 의해서 처리된 사용자 데이터(1RB_1)는 데이터 처리부(160)에 의해서 복호기 인터페이스 메모리(170)의 사용자(UE#1)에 할당된 메모리 영역에 저장된다.
IDFT 엔진(IDFT#0)에 의해서 처리된 사용자 데이터(2RB_0)는 이후 데이터 처리부(160)에 의해서 복호기 인터페이스 메모리(170)의 사용자(UE#0)에 할당된 메모리 영역에 저장된다. 그리고 IDFT 엔진(IDFT#1)에 의해서 처리된 사용자 데이터(2RB_1)는 데이터 처리부(160)에 의해서 복호기 인터페이스 메모리(170)의 사용자(UE#0)에 할당된 메모리 영역에 저장된다.
상술한 도 5의 타이밍도에서는 복조부(150)의 동작에 대해서는 생략하였다. 본 발명의 데이터 처리 방법에 따라 병렬 IDFT 처리부(140)에서 중복없이 처리 데이터의 출력이 가능하다. 따라서, 하나의 하드웨어 블록으로 구성되는 복조부(150)에서는 복조 처리를 순차적으로 수행하여 데이터 처리부(160)로 전달하게 될 것이다.
도 6은 본 발명의 데이터 처리 방법을 간략히 보여주는 순서도이다. 도 6을 참조하면, 데이터의 길이에 따라 사용자 데이터의 처리 순서가 조정될 수 있어, 병렬 IDFT 처리부(140)의 효율이 향상될 수 있다. 좀더 자세히 설명하면 다음과 같다.
단계 S110에서, 하드웨어 제어부(180, 도 1 참조)는 IDFT 처리 순서를 사용자에 따라 하는 것이 아니라 사용자의 데이터의 길이를 참조하여 결정한다. 즉, 하드웨어 제어부(180)는 사용자 정보를 참조하여 상대적으로 짧은 데이터 길이를 갖는 사용자 데이터를 먼저 처리하기 위하여 처리 순서를 변경한다. 그러면, 데이터 선택부(130, 도 1 참조)는 하드웨어 제어부(180)로부터 결정된 처리 순서에 따라 생성된 주소를 생성하고, 사용자 데이터를 데이터 저장 메모리(120)로부터 읽어와 병렬 IDFT 처리부(140)에 제공할 것이다.
예를 들면, 데이터 선택부(130)는 사용자(UE#1)의 사용자 데이터(1RB_0)를 먼저 읽어와서 병렬 IDFT 처리부(140)의 IDFT 엔진(IDFT#0)에 처리를 할당한다. 데이터 선택부(130)는 사용자 데이터(1RB_1)를 읽어와서 병렬 IDFT 처리부(140)의 IDFT 엔진(IDFT#1)에 처리를 할당한다. 이어서 데이터 선택부(130)는 사용자(UE#0)의 사용자 데이터(2RB_0)를 읽어와서 병렬 IDFT 처리부(140)의 IDFT 엔진(IDFT#0)에 처리를 할당한다. 데이터 선택부(130)는 사용자 데이터(2RB_1)를 읽어와서 병렬 IDFT 처리부(140)의 IDFT 엔진(IDFT#1)에 처리를 할당한다.
단계 S120에서, 병렬 IDFT 처리부(140)는 결정된 처리 순서에 따라서 제공되는 사용자 데이터에 대한 IDFT 연산을 수행한다. 상술한 처리 순서에 따라서 병렬 IDFT 처리부(140)의 병렬 처리가 수행되면, 출력단에서도 처리된 데이터의 충돌을 발생하지 않는다.
단계 S130에서, 복조부(150)는 병렬 IDFT 처리부(140)에서 출력되는 처리 데이터를 순차적으로 복호 알고리즘에 따라서 처리할 것이다. 그리고 복호 알고리즘에 따라서 처리된 데이터는 데이터 처리부(160)에 제공된다.
단계 S140에서, 데이터 처리부(160)는 앞서 사용자 정보를 바탕으로 결정된 처리 순서와, 타이밍 정보를 참조하여 복호기 인터페이스 메모리(170)의 주소를 생성한다. 복조부(150)에서 순차적으로 출력되는 처리 데이터는 데이터의 길이에 따라 처리 순서가 변경된 데이터이다. 따라서, 처리 순서와 타이밍 정보를 바탕으로 사용자별 데이터의 복원이 필요하게 된다. 데이터 처리부(160)는 복조부(150)에서 출력되는 처리 데이터에 대해서 복호기 인터페이스 메모리(170) 상의 주소 설정을 통해서 복원을 수행한다.
단계 S150에서 데이터 처리부(160)는 생성된 주소에 따라서, 복조부(150)에서 순차적으로 제공되는 처리 데이터를 복호기 인터페이스 메모리(170)에 저장한다.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
110 : FFT 블록
120 : 데이터 저장 메모리
130 : 데이터 선택부
140 : 병렬 IDFT 처리부
150 : 복조부
160 : 데이터 처리부
170 : 복호기 인터페이스 메모리
180 : 하드웨어 제어부
190 : 제어 소프트웨어

Claims (14)

  1. 다중 반송파 수신 장치의 데이터 처리 방법에 있어서:
    사용자 정보로부터 검출된 단위 데이터 길이에 따라 서로 다른 복수의 사용자들로부터 제공되는 사용자 데이터에 대한 데이터 처리 순서를 결정하는 단계;
    결정된 상기 데이터 처리 순서에 따라 상기 사용자 데이터를 복수의 역이산 푸리에 변환 엔진들을 통한 병렬 처리를 수행하는 단계; 그리고
    상기 데이터 처리 순서와 타이밍 정보를 참조하여 상기 병렬 처리된 수신 데이터를 상기 복수의 사용자 단위로 재결합하는 단계를 포함하는 데이터 처리 방법.
  2. 제 1 항에 있어서,
    상기 데이터 처리 순서는, 상기 단위 데이터 길이가 짧은 제 1 사용자의 수신 데이터를 상기 복수의 역이산 푸리에 변환 엔진들에 병렬 처리 할당하고, 그 이후에 상기 제 1 사용자보다 긴 단위 데이터 길이를 갖는 제 2 사용자의 수신 데이터를 상기 복수의 역이산 푸리에 변환 엔진들에 병렬 처리 할당하도록 설정되는 데이터 처리 방법.
  3. 제 1 항에 있어서,
    상기 복수의 사용자들 각각에 대응하는 사용자 데이터는 상기 복수의 역이산 푸리에 변환 엔진들에 분할되어 병렬 처리되는 데이터 처리 방법.
  4. 제 1 항에 있어서,
    상기 병렬 처리된 사용자 데이터를 복조 알고리즘에 따라 순차적으로 복조하는 단계를 더 포함하는 데이터 처리 방법.
  5. 제 1 항에 있어서,
    상기 재결합하는 단계는, 상기 복수의 사용자들 각각에 대응하는 복호기 인터페이스 메모리의 주소 생성을 통해서 수행되는 데이터 처리 방법.
  6. 제 1 항에 있어서,
    상기 다중 반송파 수신 장치는 하드웨어 설계를 위한 HDL 코딩을 통해서 구성되는 데이터 처리 방법.
  7. 복수의 사용자들로부터의 수신 데이터를 저장하는 데이터 저장 메모리;
    데이터의 처리 순서 정보를 참조하여 상기 데이터 저장 메모리의 수신 데이터를 선택하는 데이터 선택부;
    상기 데이터 선택부에 의해서 선택된 데이터를 순차적으로 제공받아 역이산 고속 푸리에 변환하는 병렬 IDFT 처리부;
    상기 병렬 IDFT 처리부로부터 순차적으로 출력되는 데이터를 상기 처리 순서 정보와 타이밍 정보를 참조하여 상기 복수의 사용자들 단위로 재배열하는 데이터 처리부; 그리고
    상기 복수의 사용자들에 대한 정보를 참조하여 상기 처리 순서 정보와 상기 타이밍 정보를 생성하는 하드웨어 제어부를 포함하는 데이터 처리 장치.
  8. 제 7 항에 있어서,
    상기 병렬 IDFT 처리부에서 출력되는 처리 데이터를 상기 복수의 사용자 단위로 저장하는 복호기 인터페이스 메모리를 더 포함하는 데이터 처리 장치.
  9. 제 8 항에 있어서,
    상기 데이터 처리부는 상기 처리 순서 정보와 타이밍 정보를 참조하여 상기 복호기 인터페이스 메모리의 주소를 생성하는 데이터 처리 장치.
  10. 제 7 항에 있어서,
    상기 하드웨어 제어부는 복수의 사용자 데이터 중에서 데이터의 길이 정보를 참조하여 상기 처리 순서 정보를 생성하는 데이터 처리 장치.
  11. 제 10 항에 있어서,
    상기 하드웨어 제어부는, 가장 짧은 데이터 길이를 갖는 사용자 데이터를 상기 병렬 IDFT 처리부에 의해서 병렬 처리되도록 상기 처리 순서 정보를 생성하는 데이터 처리 장치.
  12. 제 7 항에 있어서,
    상기 병렬 IDFT 처리부의 처리 데이터를 순차적으로 제공받아 복조 알고리즘에 따라 처리하여 상기 데이터 처리부에 제공하는 복조부를 더 포함하는 데이터 처리 장치.
  13. 제 7 항에 있어서,
    상기 병렬 IDFT 처리부의 처리 데이터를 순차적으로 제공받아 복조 알고리즘에 따라 처리하여 상기 데이터 처리부에 제공하는 복조부를 더 포함하는 데이터 처리 장치.
  14. 제 7 항에 있어서,
    상기 데이터 저장 메모리, 상기 데이터 선택부, 상기 병렬 IDFT 처리부, 상기 데이터 처리부, 그리고 상기 하드웨어 제어부는 하드웨어 설계를 위한 HDL 코딩을 통해서 구성되는 데이터 처리 장치.
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