KR20130068406A - 발광소자 - Google Patents

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Abstract

실시 예는 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 제1 활성층을 포함하는 제1 반도체구조물 및 상기 제1 반도체구조물 상에 배치되며, 상기 제2 반도체층과 동일한 제1 도펀트로 도핑된 제3 반도체층, 상기 제1 반도체층과 동일한 제2 도펀트로 도핑된 제4 반도체층 및 상기 제3, 4 반도체층 사이에 제2 활성층을 포함하는 제2 반도체구조물을 포함하는 발광구조물, 상기 제2, 4 반도체층에 전기적으로 연결된 제1 전극, 상기 제1, 3 반도체층에 전기적으로 연결된 제2 전극 및 상기 제2, 3 반도체층 사이에 배치되며, 상기 제2, 3 반도체층 중 적어도 하나보다 높은 저항을 가지는 전류차단층을 포함하는 발광소자를 제공한다.

Description

발광소자{LIGHT EMITTING DEVICE}
실시 예는, 발광소자에 관한 것이다.
LED(Light Emitting Diode; 발광 다이오드)는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시키는 소자로, 가정용 가전제품, 리모콘, 전광판, 표시기, 각종 자동화 기기 등에 사용되고, 점차 LED의 사용 영역이 넓어지고 있는 추세이다.
보통, 소형화된 LED는 PCB(Printed Circuit Board) 기판에 직접 장착하기 위해서 표면실장소자(Surface Mount Device)형으로 만들어지고 있고, 이에 따라 표시소자로 사용되고 있는 LED 램프도 표면실장소자 형으로 개발되고 있다. 이러한 표면실장소자는 기존의 단순한 점등 램프를 대체할 수 있으며, 이것은 다양한 칼라를 내는 점등표시기용, 문자표시기 및 영상표시기 등으로 사용된다.
한편, LED는 일반적인 다이오드의 정류 특성을 가지기 때문에 교류(AC) 전원에 연결되는 경우 전류의 방향에 따라 온/오프를 반복하게 되어 연속적으로 빛을 창출하지 못하며, 역방향 전류에 의해 파손될 우려가 있다.
따라서, 최근 들어 LED를 직접 교류 전원에 연결하여 사용하기 위한 다양한 연구가 진행되고 있다.
실시 예는 교류 전원 인가시 적층된 제1, 2 반도체구조물을 분리하여 발광하기 용이한 발광소자를 제공한다.
제1 실시 예에 따른 발광소자는, 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 제1 활성층을 포함하는 제1 반도체구조물 및 상기 제1 반도체구조물 상에 배치되며, 상기 제2 반도체층과 동일한 제1 도펀트로 도핑된 제3 반도체층, 상기 제1 반도체층과 동일한 제2 도펀트로 도핑된 제4 반도체층 및 상기 제3, 4 반도체층 사이에 제2 활성층을 포함하는 제2 반도체구조물을 포함하는 발광구조물, 상기 제2, 4 반도체층에 전기적으로 연결된 제1 전극, 상기 제1, 3 반도체층에 전기적으로 연결된 제2 전극 및 상기 제2, 3 반도체층 사이에 배치되며, 상기 제2, 3 반도체층 중 적어도 하나보다 높은 저항을 가지는 전류차단층을 포함할 수 있다.
또한, 제2 실시 예에 따른 발광소자는, 전도성 지지부재, 상기 전도성 지지부재 상에 배치되며 전기적으로 연결된 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 제1 활성층을 포함하는 제1 반도체구조물 및 상기 제1 반도체구조물 상에 배치되며, 상기 제2 반도체층과 동일한 제1 도펀트로 도핑된 제3 반도체층, 상기 제1 반도체층과 동일한 제2 도펀트로 도핑된 제4 반도체층 및 상기 제3, 4 반도체층 사이에 제2 활성층을 포함하는 제2 반도체구조물을 포함하는 발광구조물, 상기 제2, 4 반도체층에 전기적으로 연결된 제1 전극, 상기 제3 반도체층에 전기적으로 연결된 제2 전극 및 상기 제2, 3 반도체층 사이에 배치되며, 상기 제2, 3 반도체층 중 적어도 하나보다 높은 저항을 가지는 전류차단층을 포함할 수 있다.
또한, 제3 실시 예에 따른 발광소자는, 전도성 지지부재, 상기 전도성 지지부재 상에 배치된 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 제1 활성층을 포함하는 제1 반도체구조물 및 상기 제1 반도체구조물 상에 배치되며, 상기 제2 반도체층과 동일한 제1 도펀트로 도핑된 제3 반도체층, 상기 제1 반도체층과 동일한 제2 도펀트로 도핑된 제4 반도체층 및 상기 제3, 4 반도체층 사이에 제2 활성층을 포함하는 제2 반도체구조물을 포함하는 발광구조물, 상기 제1 반도체구조물의 일측면에 배치된 절연층, 상기 제2, 4 반도체층에 전기적으로 연결된 제1 전극, 상기 절연층의 측면에 배치되며, 상기 제3 반도체층 및 상기 전도성 지지부재와 전기적으로 연결된 제2 전극 및 상기 제2, 3 반도체층 사이에 배치되며, 상기 제2, 3 반도체층 중 적어도 하나보다 높은 저항을 가지는 전류차단층을 포함할 수 있다.
실시 예에 따른 발광소자는, 제1, 2 반도체구조물 사이에 전류차단층을 배치함으로써, 제1, 2 반도체구조물로 인가되는 교류 전원의 극성에 따라 제1, 2 반도체구조물이 분리 발광하도록 함으로써, 교류 전원의 전류에 대한 손실 및 전류 확산이 용이하게 하여 발광효율을 향상시킬 수 있는 이점이 있다.
도 1은 제1 실시 예에 따른 발광소자를 나타낸 사시도이다.
도 2는 도 1에 나타낸 발광소자의 절단면을 나타낸 사시단면도이다.
도 3은 도 1에 나타낸 발광소자로 순바이어스 전압 인가시 전류 패스를 나타낸 전류흐름도이다.
도 4는 도 1에 나타낸 발광소자로 역바이스 전압 인가시 전류 패스를 나타낸 전류흐름도이다.
도 5는 제2 실시 예에 따른 발광소자를 나타낸 사시도이다.
도 6은 도 5에 나타낸 발광소자의 절단면을 나타낸 사시단면도이다.
도 7은 제3 실시 예에 따른 발광소자를 나타낸 사시도이다.
도 8 및 도 9는 도 7에 나타낸 발광소자의 절단면에 대한 다양한 실시 예를 나타낸 사시단면도이다.
도 10은 실시 예에 따른 발광소자를 포함하는 발광소자 패키지를 나타낸 사시도이다.
도 11은 실시 예에 따른 발광소자를 포함하는 조명장치를 나타낸 사시도이다.
도 12는 도 11의 조명장치에 대한 A-A 단면을 나타낸 단면도이다.
도 13은 실시 예에 따른 발광소자를 포함하는 액정표시장치에 대한 제1 실시 예를 나타낸 분해 사시도이다.
도 14는 실시 예에 따른 발광소자를 포함하는 액정표시장치에 대한 제2 실시 예를 나타낸 분해 사시도이다.
본 발명 예의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기와 면적은 실제크기나 면적을 전적으로 반영하는 것은 아니다.
또한, 실시예에서 발광소자의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 발광소자를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.
도 1은 제1 실시 예에 따른 발광소자를 나타낸 사시도이고, 도 2는 도 1에 나타낸 발광소자의 절단면을 나타낸 사시단면도이다.
도 1 및 도 2를 참조하면, 발광소자(100)는 지지부재(110) 및 지지부재(110) 상에 적어도 일부분이 중첩 배치된 제1, 2 반도체구조물(120, 130)을 포함할 수 있다.
지지부재(110)은 투광성 재질이며, 전도성 기판 또는 비전도성 기판으로 이루어질 수 있으며, 예를 들어, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga203 중 적어도 어느 하나로 형성될 수 있다.
이러한 지지부재(110)은 습식세척을 하여 표면의 불순물을 제거할 수 있고, 지지부재(110)은 광 추출 효과를 향상시키기 위해 표면에 광추출 패턴(Patterned SubStrate, PSS) 이 패터닝 될 수 있으나, 이에 한정하지는 않는다.
또한, 지지부재(110)은 열의 방출을 용이하게 하여 열적 안정성을 향상시킬 수 있는 재질을 사용할 수 있다.
한편, 지지부재(110) 상에는 광추출 효율을 향상시키는 반사 방지층(미도시)이 배치될 수 있으며, 상기 반사 방지층은 AR 코팅층(Anti-Reflective Coating Layer)이라고 불리는 것으로, 기본적으로 복수의 계면으로부터의 반사광끼리의 간섭 현상을 이용한다. 즉, 다른 계면으로부터 반사되어 오는 광의 위상을 180도 어긋나도록 해서, 서로 상쇄되도록 하여, 반사광의 강도를 약하게 하고자 하는 것이다. 다만 이에 한정되는 것은 아니다.
실시 예에서 지지부재(110)는 비전도성 재질인 것으로 설명하며, 지지부재(110) 상에는 지지부재(110)과 제1 반도체구조물(120) 간의 격자 부정합을 완화하고 복수의 반도체층이 용이하게 성장될 수 있도록 버퍼층(112)이 배치될 수 있다.
버퍼층(112)은 지지부재(110) 상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 버퍼층(112)은 버퍼층(112) 상에 성장하는 발광구조물(120)의 결정성을 향상시킬 수 있다.
또한, 버퍼층(112)은 AlN, GaN를 포함하여 AlInN/GaN 적층 구조, InGaN/GaN 적층 구조, AlInGaN/InGaN/GaN의 적층 구조 등의 구조로 형성될 수 있다.
지지부재(110) 상에는 발광구조물(미도시)이 배치될 수 있다.
실시 예에서, 상기 발광구조물은 복수 개의 발광셀(미도시)로 구획될 수 있으며, 이에 한정을 두지 않는다.
이때, 상기 발광구조물은 제1, 2 반도체구조물(120, 130)이 서로 적층된 구조를 이룰 수 있다.
제1 반도체구조물(120)은 제1 반도체층(122), 제2 반도체층(126) 및 제1, 2 반도체층(122, 126) 사이에 제1 활성층(124)을 포함할 수 있다.
그리고, 제2 반도체구조물(130)은 제2 반도체층(126)과 동일한 제1 도펀트(미도시)가 도핑된 제3 반도체층(132), 제1 반도체층(122)과 동일하며 상기 제1 도펀트와 다른 제2 도펀트(미도시)가 도핑된 제4 반도체층(136) 및 제3, 4 반도체층(132, 136) 사이에 제2 활성층(134)을 포함할 수 있다.
실시 예에서, 제1, 4 반도체층(122, 136)은 동일한 조성을 가지는 것으로 나타내며, 제2, 3 반도체층(126, 132)은 동일한 조성을 가지는 것으로 나타내는 것으로 설명한다.
먼저, 제1 반도체층(122)은 지지부재(110) 또는 버퍼층(112) 상에 배치될 수 있으며, 제1 활성층(124)으로 정공을 주입하는 p형 반도체층으로 구현될 수 있다.
이때, 제1 반도체층(122)은 질화물계 반도체층일 경우, 예컨데, InxAlyGa1 -x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, 예를 들어, Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트가 도핑될 수 있다.
또한, 제1 반도체층(122)은 산화아연계 반도체층일 경우, 예컨데, InxAlyZn1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 ZnO, AlO, AlZnO, InZnO, InO, InAlZnO. AlInO 등에서 선택될 수 있으며, 예를 들어,Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트가 도핑될 수 있다.
제1 반도체층(122) 상에는 제1 활성층(124)이 배치될 수 있으며, 제1 활성층(124)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
제1 활성층(124)은 질화물계 반도체층의 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1-a-bN (0≤a≤1, 0 ≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 갖을 수 있다.
또한, 제1 활성층(124)은 산화아연계 반도체층의 양자우물구조로 형성된 경우 예컨데, InxAlyZn1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InxAlyZn1 -x- yN (0≤a≤1, 0 ≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 갖을 수 있다.
상기 우물층은 상기 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
제1 활성층(124)이 다중 양자우물구조로 이루어진 경우, 각각의 우물층(미도시) 및 장벽층(미도시)은 서로 상이한 조성, 두께 및 밴드갭을 가질 수 있으며, 이에 한정을 두지 않는다.
제1 활성층(124)의 위 또는/및 아래에는 도전성 클래드층(미도시)이 형성될 수 있다. 도전성 클래드층(미도시)은 예컨대 AlGaN계, 또는 AlZnO계 반도체로 형성될 수 있으며, 제1 활성층(124)의 밴드 갭 보다는 큰 밴드 갭을 가질 수 있다.
여기서, 제1 활성층(124)은 Al 또는 In 의 조성비를 조절함에 따라 상기 밴드 갭을 가변할 수 있으며, 예를 들어, Al을 포함하는 경우 Al의 조성비를 높힘으로써 상기 밴드갭을 높일 수 있으며, In을 포함하는 경우 In의 조성비를 낮춤으로써 상기 밴드갭을 높일 수 있다.
실시 예에서, 발광소자(100)는 수평형 타입으로 도면에 나타내었으나, 플립칩 타입으로 사용할 수 있다.
제1 활성층(124) 위에는 제2 반도체층(126)이 배치될 수 있으며, 제2 반도체층(126)은 제1 활성층(124)으로 전자를 주입하는 n형 반도체층으로 구현될 수 있다.
제2 반도체층(126)은 질화물계 반도체층일 경우, 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, 예를 들어, Si, Ge, Sn, Se, Te 와 같은 n형 도펀트가 도핑될 수 있다.
또한, 제2 반도체층(126)은 산화아연계 반도체층일 경우, 예컨데, InxAlyZn1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 ZnO, AlO, AlZnO, InZnO, InO, InAlZnO. AlInO 등에서 선택될 수 있으며, 예를 들어, Si, Ge, Sn, Se, Te 와 같은 n형 도펀트가 도핑될 수 있다.
상술한 제1 반도체층(122), 제1 활성층(124), 및 제2 반도체층(126)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제1 반도체층(122) 및 제2 반도체층(126) 내의 도펀트의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 복수의 반도체층은 다양한 도핑 농도 분포를 갖도록 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제1 반도체층(122)이 n형 반도체층으로 구현되고, 제2 반도체층(126)이 p형 반도체층으로 구현될 수 있으며, 제2 반도체층(126) 상에는 n형 또는 p형 반도체층을 포함하는 반도체층(미도시)이 형성될 수도 있다. 이에 따라, 제1 발광 구조물(120)은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다.
제2 반도체구조물(130)의 제3 반도체층(132)은 제1 반도체구조물(120)의 제2 반도체층(126) 상에 배치될 수 있으며, 제2 반도체층(126)와 동일한 n형 반도체층으로 구현될 수 있다.
또한, 제3 반도체층(132) 상에는 제2 활성층(134)이 배치되며, 제2 활성층(134) 상에는 제4 반도체층(136)이 배치될 수 있으며, 제4 반도체층(136)은 제1 반도체층(122)과 동일한 n형 반도체층으로 구현될 수 있다.
여기서, 제2 활성층(134)은 제1 활성층(124)과 다른 밴드갭을 가지도록, 상술한 바와 같이 Al 또는 In 의 조성비를 가변할 수 있다.
제3, 4 반도체층(132, 136) 및 제2 활성층(134)는 제1, 2 반도체층(122, 126) 및 제1 활성층(124)과 동일한 구조인 바, 설명을 생략한다.
여기서, 제1, 2 반도체구조물(120, 130)은 일체형으로 형성될 수 있으며, 제1, 2 반도체구조물(120, 130)은 제1, 2 활성층(124, 134)에서 발생된 광이 서로 다른 파장을 가질 수 있으며, 또한 광량도 다를 수 있다.
그리고, 제1, 2 반도체구조물(120, 130)은 서로 다른 구조, 재질, 두께, 조성 및 크기를 가질 수 있으며, 이에 한정을 두지 않는다.
여기서, 제2 반도체구조물(130)의 일측에 메사식각되어 일부분이 노출된 제2 반도체층(126) 및 제4 반도체층(136) 상에는 제1 전극(140)이 배치될 수 있다.
제1 전극(140)은 제2, 4 반도체층(136)과 전기적으로 연결되며, 제2 발광구조물(120)의 측면에 배치되어 제3, 4 반도체층(132, 136) 및 제2 활성층(134) 사이의 단락(short)을 방지하는 제1 절연층(142)의 측면에 배치될 수 있다.
제1, 2 반도체구조물(120, 130)의 타측에 메사식각되어 일부분이 노출된 제1, 3 반도체층(122, 132) 상에는 제2 전극(150)이 배치될 수 있다.
즉, 제2 전극(150)은 제1, 3 반도체층(122, 132)과 전기적으로 연결되며, 제1 반도체구조물(120)의 측면에 배치되어 제1, 2 반도체층(122, 126) 및 제1 활성층(124) 사이의 단락(short)을 방지하는 제2 절연층(152)의 측면에 배치될 수 있다.
여기서, 제1 전극(140)은 발광소자(100)가 플립칩 타입으로 적용되는 경우, 제4 반도체층(136)의 상면 전체에 배치될 수 있으며, 이에 한정을 두지 않는다.
실시 예에서 제1 전극(140)은 제2, 4 반도체층(126, 136) 상에 일체형으로 나타내었으나, 서로 분리될 수 있으며, 이에 한정을 두지 않는다.
이때, 제2 반도체구조물(130)의 제4 반도체층(136) 상에는 투광성 전극(미도시)가 배치될 수 있으며, 상기 투광성 전극에는 제1 전극(140)으로 인가된 전류가 균일하게 제4 반도체층(136)으로 인가되도록 패턴이 형성될 수 있으며, 이에 한정을 두지 않는다.
또한, 제2 전극(150)은 제1, 3 반도체층(122, 132) 상에 형성되어, 제1, 3 반도체층(122, 132)에 동일한 극성의 전원을 인가할 수 있다.
한편, 제1, 2 발광 구조물(120, 130)의 일부를 제거하는 방법은 소정의 식각 방법을 사용할 수 있으며, 이에 한정하지 아니한다. 또한, 식각방법은 습식 식각, 건식 식각방법을 사용할 수 있다.
그리고, 제1, 2 전극(140, 150)은 전도성 물질, 예를 들어 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 및 WTi 중에서 선택된 금속을 포함할 수 있으며, 또는 이들의 합금을 포함할 수 있고, 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 포함할 수 있으며, 이에 한정을 두지 않는다.
또한, 제1, 2 전극(140, 150) 중 적어도 하나는 단층, 또는 다층 구조를 가질 수 있으며, 이에 한정을 두지 않는다.
여기서, 제1, 2 반도체구조물(120, 130) 사이에는 전류차단층(160)이 배치될 수 있다.
전류차단층(160)은 제2, 3 반도체층 (126, 123) 사이에 배치되며, 제2, 3 반 도체층( 126, 132)을 전기적으로 분리시켜, 제1, 2 반도체구조물(120, 130)에 인가되는 전류에 따라 개별 동작하도록 할 수 있다.
예컨데 , 전류차단층(160)은 n형 도펀트가 도핑되지 않은 언도프 반도체층이 거나, 제2, 3 반도체층 (126, 132) 중 적어도 하나의 n형 도펀트의 도핑농도보다 낮은 도핑농도로 n형 도펀트가 도핑된 반도체층일 수 있다.
즉, 전류차단층(160)은 GaN 및 ZnO 중 적어도 하나를 포함할 수 있다.
여기서, 전류차단층(160)은 제2, 3 반도체층(126, 132)과 동일한 n형 도펀트 가 도핑된 경우, 제2, 3 반도체층 (126, 132) 보다 도핑농도를 낮게하여 저항값을 높여 제2, 3 반도체층(126, 132)으로 인가된 전류의 흐름을 방해할 수 있음으로써, 전류 차단 효과를 가질 수 있다.
또한, 전류차단층(160)은 절연물질을 포함할 수 있으며, 예를 들어 SiO 2 및 TiO 2 중 적어도 하나를 포함할 수 있다.
즉, 전류차단층(160)은 절연물질을 포함하여, 전류의 흐름을 차단할 수 있으며, 전류차단층(160)은 투광성 재질을 사용할 수 있다.
전류차단층(160)의 두께( d1 )는 40 Å 내지 60 Å일 수 있다. 이때, 두께(d1) 은 40 Å 미만인 경우 터널링 효광에 의해 전류 패스 경로가 형성될 수 있거나, 제조 공정상 효율이 낮아질 수 있으며, 60 Å 보다 두꺼운 경우 60 Å 이하의 두께와 동일한 특성을 가지게 되지만, 제조 원가가 증가할 수 있는 단점이 있다.
이와 같이, 전류차단층(160)은 제1, 2 반도체구조물(120, 130)의 제1, 2 활성층(124, 134)을 분리시켜 발광하도록 할 수 있으므로, 인가된 전류의 손실을 방지할 수 있으므로, 발광효율을 향상시킬 수 있는 이점이 있다.
도 3은 도 1에 나타낸 발광소자로 순바이어스 전압 인가시 전류 패스를 나타낸 전류흐름도이며, 도 4는 도 1에 나타낸 발광소자로 역바이스 전압 인가시 전류 패스를 나타낸 전류흐름도이다.
도 3 및 도 4에 나타낸 교류전원(ac)은 일측이 발광소자(100)의 제1 전극(140)과 전기적으로 연결되고, 타측이 제2 전극(150)과 전기적으로 연결된 것으로 설명한다.
도 3을 참조하면, 발광소자(100)는 교류전원(ac)로부터 순바이어스 전압(+)이 제1 전극(140)으로 인가되는 경우 제2 반도체구조물(130)의 제2 활성층(134)에서 광을 발광시키며, 제1 전극(140)으로 인가된 순바이어스 전압(+)에 의하여 제1 전극(140)으로부터 제2 전극(150) 방향으로 제1 전류(I1)에 대한 패스 경로가 형성될 수 있다.
이때, 전류차단층(160)은 제1 전류(I1)가 제1 전극(140)을 통하여 제4 반도체층(136)에서 제3 반도체층(132)으로 인가된 후, 제3 반도체층(132)과 동일한 제2 반도체층(126)으로 인가되는 것을 방지하며 제2 전극(150)으로 인가되도록 할 수 있다.
도 4를 참조하면, 발광소자(100)는 교류전원(ac)로부터 역바이어스 전압(-)이 제1 전극(140)으로 인가되는 경우 제1 반도체구조물(120)의 제1 활성층(124)에서 광을 발광시키며, 제1 전극(140)으로 인가된 역바이어스 전압(-)에 의하여 제2 전극(150)으로부터 제1 전극(140) 방향으로 제2 전류(I2)에 대한 패스 경로가 형성될 수 있다.
이때, 전류차단층(160)은 제2 전류(I1)가 제2 전극(150)을 통하여 제1 반도체층(122)에서 제2 반도체층(126)으로 인가된 후, 제2 반도체층(126)과 동일한 제3 반도체층(132)으로 인가되는 것을 방지하며 제1 전극(140)으로 인가되도록 할 수 있다.
도 5는 제2 실시 예에 따른 발광소자를 나타낸 사시도이고, 도 6은 도 5에 나타낸 발광소자의 절단면을 나타낸 사시단면도이고, 도 7은 제3 실시 예에 따른 발광소자를 나타낸 사시도이고, 도 8 및 도 9는 도 7에 나타낸 발광소자의 절단면에 대한 다양한 실시 예를 나타낸 사시단면도이다.
도 5 내지 도 9를 참조하면, 발광소자(200)는 지지부재(210) 및 지지부재(210) 상에 적어도 일부분이 중첩 배치된 제1, 2 발광구조물(220, 230)을 포함할 수 있다.
지지부재(210)는 전도성 재질이며, 예를들어 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 탄탈(Ta), 은(Ag), 백금(Pt), 크롬(Cr) 및 구리-텅스텐(Cu-W) 중 적어도 하나로 형성될 수 있으며, 서로 다른 둘 이상의 물질을 적층하여 형성할 수 있다. 또한, 지지부재(210)는 캐리어 웨이퍼(예를들면, Si, Ge, GaAs, ZnO, SiC, SiGe, GaN, Ga2O3 등)를 사용할 수 있다.
이와 같은 지지부재(210)는 열의 방출을 용이하게 하여 열적 안정성을 향상시킬 수 있다.
지지부재(210) 상에는 접착층(212)이 적층될 수 있으며, 지지부재(210)와 제1 발광구조물(220) 사이의 접착력이 우수한 금속 물질을 이용하여 형성하고, 접착층(212) 상부에 확산 방지층(미도시)을 더 형성할 수 있다.
접착층(212)으로 이용되는 접착력이 우수한 금속 물질로는 인듐(In), 주석(Sn), 은(Ag), 니오브(Nb), 니켈(Ni), 알루미늄(Au), 구리(Cu) 중 적어도 하나를 포함할 수 있으며, 상기 확산 방지층은 백금(Pt), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 몰리브덴(Mo), 이리듐(Ir), 로듐(Rh), 탄탈(Ta), 하프늄(Hf), 지르코늄(Zr), 니오브(Nb), 바나듐(V) 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층 구조로 형성할 수 있다.
실시 예에서, 접착층(212) 및 상기 확산 방지층은 서로 분리되어 형성된 것으로 설명하였으나, 하나의 층으로 형성될 수 있으며, 적층 순서에 대하여 한정을 두지 않는다.
지지부재(210) 상에는 발광구조물(미도시)이 배치될 수 있다.
실시 예에서, 상기 발광구조물은 복수 개의 발광셀(미도시)로 구획될 수 있으며, 이에 한정을 두지 않는다.
이때, 상기 발광구조물은 제1, 2 발광구조물(220, 230)이 서로 적층된 구조를 이룰 수 있다.
제1 발광구조물(220)은 제1 반도체층(222), 제2 반도체층(226) 및 제1, 2 반도체층(222, 226) 사이에 제1 활성층(224)을 포함할 수 있다.
그리고, 제2 발광구조물(230)은 제2 반도체층(226)과 동일한 제1 도펀트(미도시)가 도핑된 제3 반도체층(232), 제1 반도체층(222)과 동일하며 상기 제1 도펀트와 다른 제2 도펀트(미도시)가 도핑된 제4 반도체층(236) 및 제3, 4 반도체층(232, 236) 사이에 제2 활성층(234)을 포함할 수 있다.
실시 예에서, 제1, 4 반도체층(222, 236)은 동일한 조성을 가지는 것으로 나타내며, 제2, 3 반도체층(226, 232)은 동일한 조성을 가지는 것으로 나타내는 것으로 설명한다.
먼저, 제1 반도체층(222)은 지지부재(210) 또는 버퍼층(212) 상에 배치될 수 있으며, 제1 활성층(224)으로 정공을 주입하는 p형 반도체층으로 구현될 수 있다.
이때, 제1 반도체층(222)은 질화물계 반도체층일 경우, 예컨데, InxAlyGa1 -x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, 예를 들어, Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트가 도핑될 수 있다.
또한, 제1 반도체층(222)은 산화아연계 반도체층일 경우, 예컨데, InxAlyZn1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 ZnO, AlO, AlZnO, InZnO, InO, InAlZnO. AlInO 등에서 선택될 수 있으며, 예를 들어,Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트가 도핑될 수 있다.
제1 반도체층(222) 상에는 제1 활성층(224)이 배치될 수 있으며, 제1 활성층(224)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
제1 활성층(224)은 질화물계 반도체층의 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1-a-bN (0≤a≤1, 0 ≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 갖을 수 있다.
또한, 제1 활성층(224)은 산화아연계 반도체층의 양자우물구조로 형성된 경우 예컨데, InxAlyZn1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InxAlyZn1 -x- yN (0≤a≤1, 0 ≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 갖을 수 있다.
상기 우물층은 상기 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
제1 활성층(224)이 다중 양자우물구조로 이루어진 경우, 각각의 우물층(미도시) 및 장벽층(미도시)은 서로 상이한 조성, 두께 및 밴드갭을 가질 수 있으며, 이에 한정을 두지 않는다.
제1 활성층(224)의 위 또는/및 아래에는 도전성 클래드층(미도시)이 형성될 수 있다. 도전성 클래드층(미도시)은 예컨대 AlGaN계, 또는 AlZnO계 반도체로 형성될 수 있으며, 제1 활성층(224)의 밴드 갭 보다는 큰 밴드 갭을 가질 수 있다.
여기서, 제1 활성층(224)은 Al 또는 In 의 조성비를 조절함에 따라 상기 밴드 갭을 가변할 수 있으며, 예를 들어, Al을 포함하는 경우 Al의 조성비를 높힘으로써 상기 밴드갭을 높일 수 있으며, In을 포함하는 경우 In의 조성비를 낮춤으로써 상기 밴드갭을 높일 수 있다.
실시 예에서, 발광소자(200)는 수평형 타입으로 도면에 나타내었으나, 플립칩 타입으로 사용할 수 있다.
제1 활성층(224) 위에는 제2 반도체층(226)이 배치될 수 있으며, 제2 반도체층(226)은 제1 활성층(224)으로 전자를 주입하는 n형 반도체층으로 구현될 수 있다.
제2 반도체층(226)은 질화물계 반도체층일 경우, 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, 예를 들어, Si, Ge, Sn, Se, Te 와 같은 n형 도펀트가 도핑될 수 있다.
또한, 제2 반도체층(226)은 산화아연계 반도체층일 경우, 예컨데, InxAlyZn1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 ZnO, AlO, AlZnO, InZnO, InO, InAlZnO. AlInO 등에서 선택될 수 있으며, 예를 들어, Si, Ge, Sn, Se, Te 와 같은 n형 도펀트가 도핑될 수 있다.
상술한 제1 반도체층(222), 제1 활성층(224), 및 제2 반도체층(226)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제1 반도체층(222) 및 제2 반도체층(226) 내의 도펀트의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 복수의 반도체층은 다양한 도핑 농도 분포를 갖도록 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제1 반도체층(222)이 n형 반도체층으로 구현되고, 제2 반도체층(226)이 p형 반도체층으로 구현될 수 있으며, 제2 반도체층(226) 상에는 n형 또는 p형 반도체층을 포함하는 반도체층(미도시)이 형성될 수도 있다. 이에 따라, 제1 발광 구조물(220)은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다.
제2 발광구조물(230)의 제3 반도체층(232)은 제1 발광구조물(220)의 제2 반도체층(226) 상에 배치될 수 있으며, 제2 반도체층(226)와 동일한 n형 반도체층으로 구현될 수 있다.
또한, 제3 반도체층(232) 상에는 제2 활성층(234)이 배치되며, 제2 활성층(234) 상에는 제4 반도체층(236)이 배치될 수 있으며, 제4 반도체층(236)은 제1 반도체층(222)과 동일한 n형 반도체층으로 구현될 수 있다.
여기서, 제2 활성층(234)은 제1 활성층(224)과 다른 밴드갭을 가지도록, 상술한 바와 같이 Al 또는 In 의 조성비를 가변할 수 있다.
제3, 4 반도체층(232, 236) 및 제2 활성층(234)는 제1, 2 반도체층(222, 226) 및 제1 활성층(224)과 동일한 구조인 바, 설명을 생략한다.
여기서, 제1, 2 발광구조물(220, 230)은 일체형으로 형성될 수 있으며, 제1, 2 발광구조물(220, 230)은 제1, 2 활성층(224, 234)에서 발생된 광이 서로 다른 파장을 가질 수 있으며, 또한 광량도 다를 수 있다.
그리고, 제1, 2 발광구조물(220, 230)은 서로 다른 구조, 재질, 두께, 조성 및 크기를 가질 수 있으며, 이에 한정을 두지 않는다.
여기서, 제2 발광구조물(230)의 일측에 메사식각되어 일부분이 노출된 제2 반도체층(226) 및 제4 반도체층(236) 상에는 제1 전극(240)이 배치될 수 있다.
제1 전극(240)은 제2, 4 반도체층(236)과 전기적으로 연결되며, 제2 발광구조물(220)의 측면에 배치되어 제3, 4 반도체층(232, 236) 및 제2 활성층(234) 사이의 단락(short)을 방지하는 제1 절연층(242)의 측면에 배치될 수 있다.
제1, 2 발광구조물(220, 230)의 타측에 메사식각되어 일부분이 노출된 제3 반도체층(236) 상에는 제2 전극(250)이 배치될 수 있다.
도 5 및 도 6에 나타낸 제2 전극(250)은 제3 반도체층(232)과 전기적으로 연결되며, 제2 발광구조물(230)의 측면에 배치될 수 있다.
실시 예에선, 제2 발광구조물(230)의 측면에 절연층(미도시)이 배치될 수 있으며, 이에 한정을 두지 않는다.
여기서, 제1 전극(240)은 발광소자(200)가 플립칩 타입으로 적용되는 경우, 제4 반도체층(236)의 상면 전체에 배치될 수 있으며, 이에 한정을 두지 않는다.
실시 예에서 제1 전극(240)은 제2, 4 반도체층(226, 236) 상에 일체형으로 나타내었으나, 서로 분리될 수 있으며, 이에 한정을 두지 않는다.
이때, 제2 발광구조물(230)의 제4 반도체층(236) 상에는 투광성 전극(미도시)가 배치될 수 있으며, 상기 투광성 전극에는 제1 전극(240)으로 인가된 전류가 균일하게 제4 반도체층(236)으로 인가되도록 패턴이 형성될 수 있으며, 이에 한정을 두지 않는다.
또한, 제2 전극(250)은 제3 반도체층(232) 상에 형성되며, 지지부재(210)로 인가되는 전원과 동일한 극성의 전원이 인가될 수 있다.
즉, 도 5에 나타낸 제2 전극(250)은 지지부재(210)와 이격되게 배치되지만, 도 7 내지 도 9에 나타낸 제2 전극(250)은 지지부재(210) 및 접착층(212) 중 적어도 하나에 접촉되어, 지지부재(210)와 전기적으로 연결되게 배치될 수 있다.
이때, 도 7 및 도 8에 나타낸 제2 전극(250)은 제1 발광구조물(220)의 측면에 배치된 제2 절연층(252)의 측면에 배치되거나, 도 9에 나타낸 바와 같이 제2 전극(250)은 에어갭(air gap)에 의해 제1 발광구조물(220)의 측면과 이격되어 지지부재(210)와 전기적으로 연결될 수 있으며, 이에 한정을 두지 않는다.
한편, 제1, 2 발광 구조물(220, 230)의 일부를 제거하는 방법은 소정의 식각 방법을 사용할 수 있으며, 이에 한정하지 아니한다. 또한, 식각방법은 습식 식각, 건식 식각방법을 사용할 수 있다.
그리고, 제1, 2 전극(240, 250)은 전도성 물질, 예를 들어 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 및 WTi 중에서 선택된 금속을 포함할 수 있으며, 또는 이들의 합금을 포함할 수 있고, 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 포함할 수 있으며, 이에 한정을 두지 않는다.
또한, 제1, 2 전극(240, 250) 중 적어도 하나는 단층, 또는 다층 구조를 가질 수 있으며, 이에 한정을 두지 않는다.
여기서, 제1, 2 발광구조물(220, 230) 사이에는 전류차단층(260)이 배치될 수 있다.
전류차단층(260)은 제2, 3 반도체층 (226, 232) 사이에 배치되며, 제2, 3 반도체층(226, 232)을 전기적으로 분리시켜, 제1, 2 발광구조물(220, 230)에 인가되는 전류에 따라 개별 동작하도록 할 수 있다.
예컨데 , 전류차단층(260)은 n형 도펀트가 도핑되지 않은 언도프 반도체층이거나 , 제2, 3 반도체층 (226, 232) 중 적어도 하나의 n형 도펀트의 도핑농도보다 낮은 도핑농도로 n형 도펀트가 도핑된 반도체층일 수 있다.
즉, 전류차단층(260)은 GaN 및 ZnO 중 적어도 하나를 포함할 수 있다.
여기서, 전류차단층(260)은 제2, 3 반도체층(226, 232)과 동일한 n형 도펀트가 도핑된 경우, 제2, 3 반도체층 (226, 232) 보다 도핑농도를 낮게하여 저항값을 높여 제2, 3 반도체층(226, 232)으로 인가된 전류의 흐름을 방해할 수 있음으로써, 전류 차단 효과를 가질 수 있다.
또한, 전류차단층(260)은 절연물질을 포함할 수 있으며, 예를 들어 SiO 2 및 TiO 2 중 적어도 하나를 포함할 수 있다.
즉, 전류차단층(260)은 절연물질을 포함하여, 전류의 흐름을 차단할 수 있으며, 전류차단층(260)은 투광성 재질을 사용할 수 있다.
전류차단층(260)의 두께(d)는 40 Å 내지 60 Å일 수 있다. 이때, 두께(d1)은 40 Å 미만인 경우 터널링 효광에 의해 전류 패스 경로가 형성될 수 있거나, 제조 공정상 효율이 낮아질 수 있으며, 60 Å 보다 두꺼운 경우 60 Å 이하의 두께와 동일한 특성을 가지게 되지만, 제조 원가가 증가할 수 있는 단점이 있다.
이와 같이, 전류차단층(260)은 제1, 2 발광구조물(220, 230)의 제1, 2 활성층(224, 234)을 분리시켜 발광하도록 할 수 있으므로, 인가된 전류의 손실을 방지할 수 있으므로, 발광효율을 향상시킬 수 있는 이점이 있다.
실시 예에 따른 발광소자는 전류차단층을 제1, 2 발광구조물 사이에 배치하여 제1, 2 발광구조물을 분리시켜 발광하도록 함으로써, 전류의 확산에 의한 광 효율 저항을 방지할 수 있는 이점이 있다.
도 10은 실시 예에 따른 발광소자를 포함하는 발광소자 패키지를 나타낸 사시도이다.
도 10은 발광소자 패키지(300)의 일부분을 투시하여 나타낸 투과 사시도이며, 실시 예에서 발광소자 패키지(300)는 탑 뷰 타입인 것으로 나타내었으나, 사이드 뷰 타입일 수 있으며 이에 한정을 두지 않는다.
도 10을 참조하면, 발광소자 패키지(300)는 발광소자(310) 및 발광소자(310)가 배치된 몸체(320)를 포함할 수 있다.
몸체(320)는 제1 방향(미도시)으로 배치된 제1 격벽(322) 및 상기 제1 방향과 교차하는 제2 방향(미도시)으로 배치된 제2 격벽(324)을 포함할 수 있으며, 제1, 2 격벽(322, 324)은 서로 일체형으로 형성될 수 있으며, 사출 성형, 에칭 공정 등에 의해 형성될 수 있으며, 이에 대하여 한정을 두지 않는다.
즉, 제1, 2 격벽(322, 324)은 폴리프탈아미드(PPA:Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 알루미늄(Al), 알루미늄 나이트라이드(AlN), AlOx, 액정폴리머(PSG, photo sensitive glass), 폴리아미드9T(PA9T), 신지오택틱폴리스티렌(SPS), 금속 재질, 사파이어(Al2O3), 베릴륨 옥사이드(BeO), 세라믹, 및 인쇄회로기판(PCB, Printed Circuit Board) 중 적어도 하나로 형성될 수 있다.
제1, 2 격벽(322, 324)의 상면 형상은 발광소자(310)의 용도 및 설계에 따라 삼각형, 사각형, 다각형 및 원형 등 다양한 형상을 가질 수 있으며, 이에 한정을 두지 않는다.
또한, 제1, 2 격벽(322, 324)은 발광소자(310)가 배치되는 캐비티(s)를 형성하며, 캐비티(s)의 단면 형상은 컵 형상, 오목한 용기 형상 등으로 형성될 수 있으며, 캐비티(s)를 이루는 제1, 2 격벽(322, 324)은 하부 방향으로 경사지게 형성될 수 있다.
그리고, 캐비티(s)의 평면 형상은 삼각형, 사각형, 다각형 및 원형 등 다양한 형상을 가질 수 있으며, 이에 한정을 두지 않는다.
몸체(320)의 하부면에는 제1, 2 리드프레임(313, 314)이 배치될 수 있으며, 제1, 2 리드프레임(313, 314)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P), 알루미늄(Al), 인듐(In), 팔라듐(Pd), 코발트(Co), 실리콘(Si), 게르마늄(Ge), 하프늄(Hf), 루테늄(Ru) 및 철(Fe) 중에서 하나 이상의 물질 또는 합금을 포함할 수 있다.
그리고, 제1, 2 리드프레임(313, 314)은 단층 또는 다층 구조를 가지도록 형성될 수 있으며, 이에 한정을 두지 않는다.
제1, 2 격벽(322, 324)의 내측면은 제1, 2 리드프레임(313, 314) 중 어느 하나를 기준으로 소정의 경사각을 가지고 경사지게 형성되며, 상기 경사각에 따라 발광소자(310)에서 방출되는 광의 반사각이 달라질 수 있으며, 이에 따라 외부로 방출되는 광의 지향각을 조절할 수 있다. 광의 지향각이 줄어들수록 발광소자(310)에서 외부로 방출되는 광의 집중성은 증가하는 반면, 광의 지향각이 클수록 발광소자(310)에서 외부로 방출되는 광의 집중성은 감소한다.
몸체(320)의 내측면은 복수의 경사각을 가질 수 있으며, 이에 한정을 두지 않는다.
제1, 2 리드프레임(313, 314)은 발광소자(310)에 전기적으로 연결되며, 외부 전원(미도시)의 양(+)극 및 음(-)극에 각각 연결되어, 발광소자(310)로 전원을 공급할 수 있다.
실시 예에서, 제1 리드프레임(313) 상에는 발광소자(310)가 배치되며, 제2 리드프레임(314)은 제1 리드프레임(313)과 이격된 것으로 설명하며, 발광소자(310)는 제1 리드프레임(313)과 다이본딩되며, 제2 리드프레임(314)과 와이어(미도시)에 의한 와이어 본딩되어, 제1, 2 리드프레임(313, 314)로부터 전원을 공급받을 수 있다.
여기서, 발광소자(310)는 제1 리드프레임(313) 및 제2 리드프레임(314)에 서로 다른 극성을 가지며 본딩될 수 있다.
또한, 발광소자(310)는 제1, 2 리드프레임(313, 314) 각각에 와이어 본딩되거나, 또는 다이본딩 될수 있으며, 접속 방법에 대하여 한정을 두지 않는다.
실시 예에서, 발광소자(310)는 제1 리드프레임(313)에 배치된 것으로 설명하였으나, 이에 한정을 두지 않는다.
그리고, 발광소자(310)는 제1 리드프레임(313) 상에 접착부재(미도시)에 의해 접착될 수 있다.
여기서, 제1, 2 리드프레임(313, 314) 사이에는 제1, 2 리드프레임(313, 314)의 전기적인 단락(쇼트)를 방지하기 위한 절연댐(316)이 형성될 수 있다.
실시 예에서, 절연댐(316)은 상부가 반원형으로 형성될 수 있으며, 이에 한정을 두지 않는다.
몸체(313)에는 캐소드 마크(cathode mark, 317)가 형성될 수 있다.
발광소자(310)는 발광 다이오드일 수 있다. 상기 발광 다이오드는 예를 들어, 적색, 녹색, 청색, 백색 등의 빛을 방출하는 유색 발광 다이오드 또는 자외선을 방출하는 UV(Ultra Violet) 발광 다이오드일 수 있으나, 이에 한정을 두지 않으며, 또한 제1 리드프레임(313)에 실장되는 발광소자(310)는 복수 개 일 수 있으며, 제1, 2 리드프레임(313, 314) 상에 각각 적어도 하나의 발광소자(310)가 실장될 수 있으며, 발광소자(310)의 개수 및 실장위치에 대하여 한정을 두지 않는다.
몸체(320)는 캐비티(s)에 충진된 수지물(318)을 포함할 수 있다. 즉, 수지물(18)은 이중몰딩구조 또는 삼중몰딩구조로 형성될 수 있으며, 이에 한정을 두지 않는다.
그리고, 수지물(318)은 필름형으로 형성될 수 있으며, 형광체 및 광확산재 중 적어도 하나를 포함할 수 있으며, 또한 형광체 및 광확산재를 포함하지 않는 투광성재질이 사용될 수 있으며 이에 한정을 두지 않는다.
도 11은 실시 예에 따른 발광소자를 포함하는 조명장치를 나타낸 사시도이며, 도 12는 도 11의 조명장치에 대한 A-A 단면을 나타낸 단면도이다.
이하에서는, 실시 예에 따른 조명장치(400)의 형상을 보다 상세히 설명하기 위해, 조명장치(400)의 길이방향(Z)과, 길이방향(Z)과 수직인 수평방향(Y), 그리고 길이방향(Z) 및 수평방향(Y)과 수직인 높이방향(X)으로 설명하기로 한다.
즉, 도 12는 도 11의 조명장치(400)를 길이방향(Z)과 높이방향(X)의 면으로 자르고, 수평방향(Y)으로 바라본 단면도이다.
도 11 및 도 12를 참조하면, 조명장치(400)는 몸체(410), 몸체(410)와 체결되는 커버(430) 및 몸체(410)의 양단에 위치하는 마감캡(450)을 포함할 수 있다.
몸체(410)의 하부면에는 발광소자 모듈(440)이 체결되며, 몸체(410)는 발광소자 패키지(444)에서 발생된 열이 몸체(410)의 상부면을 통해 외부로 방출할 수 있도록 전도성 및 열발산 효과가 우수한 금속재질로 형성될 수 있다.
발광소자 패키지(444)는 각각의 리드 프레임(미도시)에 러프니스(미도시)가 형성되어 본딩의 신뢰성 및 발광 효율이 향상될 수 있고, 슬림하고 소형인 디스플레이장치를 설계하는데 유리하다.
발광소자 패키지(444)는 PCB(442) 상에 다색, 다열로 실장되어 어레이를 이룰 수 있으며, 동일한 간격으로 실장되거나 또는 필요에 따라서 다양한 이격 거리를 가지고 실장될 수 있어 밝기 등을 조절할 수 있다. 이러한 PCB(442)로 MPPCB(Metal Core PCB) 또는 FR4 재질의 PCB 등을 사용할 수 있다.
커버(430)는 몸체(410)의 하부면을 감싸도록 원형의 형태로 형성될 수 있으나, 이에 한정되지 않음은 물론이다.
커버(430)는 내부의 발광소자 모듈(440)을 외부의 이물질 등으로부터 보호한다. 또한, 커버(430)는 발광소자 패키지(444)에서 발생한 광의 눈부심을 방지하고, 외부로 광을 균일하게 방출할 수 있도록 확산입자를 포함할 수 있으며, 또한 커버(430)의 내면 및 외면 중 적어도 어느 한 면에는 프리즘 패턴 등이 형성될 수 있다. 또한 커버(430)의 내면 및 외면 중 적어도 어느 한 면에는 형광체가 도포될 수도 있다.
한편, 발광소자 패키지(444)에서 발생한 광은 커버(430)를 통해 외부로 방출되므로 커버(430)는 광 투과율이 우수하여야 하며, 발광소자 패키지(444)에서 발생한 열에 견딜 수 있도록 충분한 내열성을 구비하고 있어야 하는바, 커버(430)는 폴리에틸렌 테레프탈레이트(Polyethylen Terephthalate; PET), 폴리카보네이트(Polycarbonate; PC) 또는 폴리메틸 메타크릴레이트(Polymethyl Methacrylate; PMMA) 등을 포함하는 재질로 형성되는 것이 바람직하다.
마감캡(450)은 몸체(410)의 양단에 위치하며 전원장치(미도시)를 밀폐하는 용도로 사용될 수 있다. 또한 마감캡(450)에는 전원핀(452)이 형성되어 있어, 실시예에 따른 조명장치(400)는 기존의 형광등을 제거한 단자에 별도의 장치 없이 곧바로 사용할 수 있게 된다.
도 13은 실시 예에 따른 발광소자를 포함하는 액정표시장치에 대한 제1 실시 예를 나타낸 분해 사시도이다.
도 13은 에지-라이트 방식으로, 액정 표시 장치(500)는 액정표시패널(510)과 액정표시패널(510)로 빛을 제공하기 위한 백라이트 유닛(570)을 포함할 수 있다.
액정표시패널(510)은 백라이트 유닛(570)으로부터 제공되는 광을 이용하여 화상을 표시할 수 있다. 액정표시패널(510)은 액정을 사이에 두고 서로 대향하는 컬러 필터 기판(512) 및 박막 트랜지스터 기판(514)을 포함할 수 있다.
컬러 필터 기판(512)은 액정표시패널(510)을 통해 디스플레이되는 화상의 색을 구현할 수 있다.
박막 트랜지스터 기판(514)은 구동 필름(517)을 통해 다수의 회로부품이 실장되는 인쇄회로 기판(518)과 전기적으로 접속되어 있다. 박막 트랜지스터 기판(514)은 인쇄회로 기판(518)으로부터 제공되는 구동 신호에 응답하여 인쇄회로 기판(518)으로부터 제공되는 구동 전압을 액정에 인가할 수 있다.
박막 트랜지스터 기판(514)은 유리나 플라스틱 등과 같은 투명한 재질의 다른 기판상에 박막으로 형성된 박막 트랜지스터 및 화소 전극을 포함할 수 있다.
백라이트 유닛(570)은 빛을 출력하는 발광소자 모듈(520), 발광소자 모듈(520)로부터 제공되는 빛을 면광원 형태로 변경시켜 액정표시패널(510)로 제공하는 도광판(530), 도광판(530)으로부터 제공된 빛의 휘도 분포를 균일하게 하고 수직 입사성을 향상시키는 다수의 필름(550, 566, 564) 및 도광판(530)의 후방으로 방출되는 빛을 도광판(530)으로 반사시키는 반사 시트(540)로 구성된다.
발광소자 모듈(520)은 복수의 발광소자 패키지(524)와 복수의 발광소자 패키지(524)가 실장되어 어레이를 이룰 수 있도록 PCB 기판(522)을 포함하는 발광소자 어레이를 포함할 수 있다.
한편, 백라이트 유닛(570)은 도광판(530)으로부터 입사되는 빛을 액정 표시 패널(510) 방향으로 확산시키는 확산필름(566)과, 확산된 빛을 집광하여 수직 입사성을 향상시키는 프리즘필름(550)으로 구성될 수 있으며, 프리즘필름(550)를 보호하기 위한 보호필름(564)을 포함할 수 있다.
도 14는 실시 예에 따른 발광소자를 포함하는 액정표시장치에 대한 제2 실시 예를 나타낸 분해 사시도이다.
다만, 도 14는 도 13에서 나타내고 설명한 부분에 대해서는 반복하여 상세히 설명하지 않는다.
도 14는 직하 방식으로, 액정표시장치(600)는 액정표시패널(610)과 액정표시패널(610)로 빛을 제공하기 위한 백라이트 유닛(670)을 포함할 수 있다.
액정표시패널(610)은 도 13에서 설명한 바와 동일하므로, 상세한 설명은 생략한다.
백라이트 유닛(670)은 복수의 발광소자 모듈(623), 반사시트(624), 발광소자 모듈(623)과 반사시트(624)가 수납되는 하부 섀시(630), 발광소자 모듈(623)의 상부에 배치되는 확산판(640) 및 다수의 광학필름(660)을 포함할 수 있다.
발광소자 모듈(623) 복수의 발광소자 패키지(622)와 복수의 발광소자 패키지(622)가 실장되어 어레이를 이룰 수 있도록 PCB기판(621)을 포함할 수 있다.
특히, 발광소자 패키지(622)는 각각의 리드 프레임(140, 142)에 광원부(130)와 와이어(150)에 의해 와이어 본딩되는 영역에 러프니스(Roughness)(170)가 형성되어 본딩의 신뢰성을 향상시키고, 슬림하고 소형이며 보다 신뢰성 있는 백라이트 유닛(670)의 구현이 가능해진다.
반사 시트(624)는 발광소자 패키지(622)에서 발생한 빛을 액정표시패널(610)이 위치한 방향으로 반사시켜 빛의 이용 효율을 향상시킨다.
한편, 발광소자 모듈(623)에서 발생한 빛은 확산판(640)에 입사하며, 확산판(640)의 상부에는 광학 필름(660)이 배치된다. 광학 필름(660)은 확산 필름(666), 프리즘필름(650) 및 보호필름(664)를 포함하여 구성된다.
여기서, 조명장치(400) 및 액정표시장치(500, 600)는 조명시스템에 포함될 수 있으며, 이 외에도 발광소자 패키지를 포함하며 조명을 목적으로 하는 장치 등도 조명시스템에 포함될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200 : 발광소자 300: 발광소자 패키지

Claims (14)

  1. 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 제1 활성층을 포함하는 제1 반도체구조물 및 상기 제1 반도체구조물 상에 배치되며, 상기 제2 반도체층과 동일한 제1 도펀트로 도핑된 제3 반도체층, 상기 제1 반도체층과 동일한 제2 도펀트로 도핑된 제4 반도체층 및 상기 제3, 4 반도체층 사이에 제2 활성층을 포함하는 제2 반도체구조물을 포함하는 발광구조물;
    상기 제2, 4 반도체층에 전기적으로 연결된 제1 전극;
    상기 제1, 3 반도체층에 전기적으로 연결된 제2 전극; 및
    상기 제2, 3 반도체층 사이에 배치되며, 상기 제2, 3 반도체층 중 적어도 하나보다 높은 저항을 가지는 전류차단층;을 포함하는 발광소자.
  2. 제 1 항에 있어서, 상기 전류차단층은,
    상기 제1 도펀트가 도핑되지 않은 언도프 반도체층이거나,
    또는 상기 제2, 3 반도체층 중 적어도 하나의 상기 제1 도펀트의 도핑농도보다 낮은 도핑농도로 상기 제1 도펀트가 도핑된 반도체층인 발광소자.
  3. 제 1 항에 있어서, 상기 전류차단층은,
    GaN 및 ZnO 중 적어도 하나를 포함하는 발광소자.
  4. 제 1 항에 있어서, 상기 전류차단층은,
    SiO2 및 TiO2 중 적어도 하나를 포함하는 발광소자.
  5. 제 1 항에 있어서, 상기 전류차단층의 두께는,
    40 Å 내지 60 Å인 발광소자.
  6. 제 1 항에 있어서,
    상기 제1 도펀트는,
    n형 도펀트이며,
    상기 제2 도펀트는,
    p형 포펀트인 발광소자.
  7. 제 1 항에 있어서,
    상기 발광구조물을 지지하며, 비전도성 지지부재;를 포함하는 발광소자.
  8. 제 9 항에 있어서, 상기 제1, 2 전극 중 적어도 하나는,
    Ag, Al, ITO 및 IZO 중 적어도 하나를 포함하는 발광소자.
  9. 전도성 지지부재;
    상기 전도성 지지부재 상에 배치되며 전기적으로 연결된 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 제1 활성층을 포함하는 제1 반도체구조물 및 상기 제1 반도체구조물 상에 배치되며, 상기 제2 반도체층과 동일한 제1 도펀트로 도핑된 제3 반도체층, 상기 제1 반도체층과 동일한 제2 도펀트로 도핑된 제4 반도체층 및 상기 제3, 4 반도체층 사이에 제2 활성층을 포함하는 제2 반도체구조물을 포함하는 발광구조물;
    상기 제2, 4 반도체층에 전기적으로 연결된 제1 전극;
    상기 제3 반도체층에 전기적으로 연결된 제2 전극; 및
    상기 제2, 3 반도체층 사이에 배치되며, 상기 제2, 3 반도체층 중 적어도 하나보다 높은 저항을 가지는 전류차단층;을 포함하는 발광소자.
  10. 제 9 항에 있어서, 상기 제2 전극은,
    상기 전도성 지지부재와 전기적으로 연결된 발광소자.
  11. 전도성 지지부재;
    상기 전도성 지지부재 상에 배치된 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 제1 활성층을 포함하는 제1 반도체구조물 및 상기 제1 반도체구조물 상에 배치되며, 상기 제2 반도체층과 동일한 제1 도펀트로 도핑된 제3 반도체층, 상기 제1 반도체층과 동일한 제2 도펀트로 도핑된 제4 반도체층 및 상기 제3, 4 반도체층 사이에 제2 활성층을 포함하는 제2 반도체구조물을 포함하는 발광구조물;
    상기 제1 반도체구조물의 일측면에 배치된 절연층;
    상기 제2, 4 반도체층에 전기적으로 연결된 제1 전극;
    상기 절연층의 측면에 배치되며, 상기 제3 반도체층 및 상기 전도성 지지부재와 전기적으로 연결된 제2 전극; 및
    상기 제2, 3 반도체층 사이에 배치되며, 상기 제2, 3 반도체층 중 적어도 하나보다 높은 저항을 가지는 전류차단층;을 포함하는 발광소자.
  12. 제 1 항, 제 9 항 및 제 11 항 중 어느 한 항에 있어서,
    상기 발광구조물은,
    상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층의 순서로 적층 구조를 갖는 발광소자.
  13. 제 1 항, 제 9 항 및 제 11 항 중 어느 한 항에 있어서,
    상기 발광구조물은,
    상기 제1 반도체층, 상기 제2 반도체층, 상기 제4 반도체층 및 상기 제3 반도체층의 순서로 적층 구조를 갖는 발광소자.
  14. 제 1 항 내지 제 11 항 중 어느 한 항의 발광소자를 포함하는 조명 시스템.
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