KR20130067681A

KR20130067681A - Micro-tip structure and method of manufacturing the same

Info

Publication number: KR20130067681A
Application number: KR1020110134485A
Authority: KR
Inventors: 박재형; 이승기; 김용권; 하준근
Original assignee: 단국대학교 산학협력단
Priority date: 2011-12-14
Filing date: 2011-12-14
Publication date: 2013-06-25
Also published as: KR101376012B1

Abstract

PURPOSE: A microtip structure and a manufacturing method thereof are provided to reduce the number of processes by forming a structure on one substrate in a consistent process. CONSTITUTION: A microtip(150) is formed on a substrate. The microtip has a sharp shape. A conductive layer(200) is formed on the microtip. A protective film(210) is formed on the conductive layer. The conductive layer exposes the conductive layer.

Description

Micro-Tip Structure and Method of manufacturing the same

본 발명은 마이크로 팁 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 멤스(MEMS) 기술을 이용하여 기판 상에 형성된 다수의 마이크로 팁 및 배선공정을 통해 기판의 배면에 전극을 형성하는 마이크로 팁의 제조방법에 관한 것이다.The present invention relates to a micro tip and a method of manufacturing the same, and more particularly to the manufacture of a micro tip to form an electrode on the back of the substrate through a plurality of micro tips and wiring processes formed on the substrate using the MEMS (MEMS) technology It is about a method.

마이크로 팁은 탑침 구조를 가지며, 미세한 크기를 가지는 전자 소자의 일종이다. 특히, 마이크로 팁은 매우 작은 면적과 접촉될 수 있는 특성을 가지므로, 미세한 크기를 가지는 전극 패턴이나 생물학적 세포 등에 활용될 수 있다.The micro tip has a top needle structure and is a kind of electronic device having a fine size. In particular, since the micro tip has a property of contacting with a very small area, the micro tip may be used for an electrode pattern or a biological cell having a fine size.

예컨대, 마이크로 팁은 반도체 테스트 공정에서 프로브 팁으로 활용될 수 있다. 프로브 팁은 웨이퍼 상에 형성된 칩의 패드와 전기적으로 접촉한다. 칩에 인가되는 전기적 신호는 프로브 팁을 통해 전달되며, 칩의 동작의 결과에 따른 신호가 프로브 팁으로 전달된다. 따라서, 프로브 팁을 통해 웨이퍼 상의 칩은 테스트될 수 있다.For example, the micro tip may be utilized as a probe tip in a semiconductor test process. The probe tip is in electrical contact with the pad of the chip formed on the wafer. The electrical signal applied to the chip is transmitted through the probe tip, and the signal resulting from the operation of the chip is transmitted to the probe tip. Thus, the chip on the wafer can be tested through the probe tip.

이외에도 마이크로 팁은 미세 크기를 가지는 생물학적 요소인 세포에 전기적 자극을 주거나, 세포에 대전된 전하량을 측정할 수 있는 전기적 매체로 작용할 수 있다.In addition, the micro tip may serve as an electrical medium capable of providing electrical stimulation to a cell, which is a biological element having a fine size, or measuring the amount of charge charged in the cell.

상술한 바와 같이 마이크로 팁은 다양한 용도를 가지며, 각각의 마이크로 팁은 개별적으로 형성되고, 전기적으로 제어되는 것이 일반적이다.As mentioned above, microtips have a variety of uses, and each microtip is typically formed separately and electrically controlled.

대한민국 특허출원 제2010-0097283호는 프로브 블록의 실리콘 전극기판 제조방법이 개시된다. 상기 특허에서는 실리콘 기판에 관통구조를 형성하고, 관통구조를 금속물로 매립하는 공정을 이용한다. 또한, 금속물로 관통구조가 형성된 2개의 실리콘 기판들을 상호 접합하여 상하층의 배선구조를 형성하고 있다.Korean Patent Application No. 2010-0097283 discloses a method for manufacturing a silicon electrode substrate of a probe block. The patent uses a process of forming a through structure in a silicon substrate and embedding the through structure with a metal material. In addition, two silicon substrates having a through structure formed of a metal material are bonded to each other to form a wiring structure of an upper and lower layers.

미국 특허출원 제09/038929호는 프로브 팁의 제작 방법 및 구조를 개시한다. 상기 특허에서는 프로브 팁의 지속적이고 반복적인 접촉에 따른 마모를 방지하기 위해 텅스텐 재질의 표면에 비산화성 금속 필름을 도포하는 기술을 개시하고 있다.US patent application 09/038929 discloses a method and structure for the fabrication of probe tips. The patent discloses a technique for applying a non-oxidizing metal film to a tungsten material surface to prevent wear due to continuous and repeated contact of the probe tip.

상술한 기술들은 프로브 팁의 반복적 마모를 방지하거나, 프로브 팁의 후단부인 기판 상에 배선을 형성하는 내용을 담고 있다.The above-mentioned techniques include preventing repeated wear of the probe tip or forming wiring on a substrate that is the rear end of the probe tip.

통상의 프로브 팁 또는 마이크로 팁은 미세 공정인 MEMS를 이용하고 있으나, 기판과 일체로 이를 형성하는 부분에서는 구체적인 언급을 피하고 있다. 이는 프로브 팁 또는 마이크로 팁을 형성한 후, 별도로 구비된 기판 상에 이를 이식하는 경우가 대부분이기 때문이다. 이러한 제조공정 상의 기법과 구조는 마이크로 팁 구조물의 제조단가를 상승시키는 일 요인이 된다. 또한, 복잡한 제조공정과 미세한 접합공정이 수행되므로 수율의 저하가 발생된다. 이와같이 기존의 멤스 공정을 이용한 마이크로 팁의 형성기술은 형성 기판 상에 마이크로 팁의 형성에만 집중하는 경향을 가지며, 기판과 일체로 형성하는 기술에 대해서는 취약점을 노출하고 있다.Conventional probe tips or micro tips use MEMS, which is a micro process, but specific references are avoided in the form of integrally forming them with the substrate. This is because in most cases, the probe tip or the micro tip is formed and then implanted onto a separately provided substrate. The technique and structure of the manufacturing process is a factor to increase the manufacturing cost of the micro tip structure. In addition, since a complicated manufacturing process and a fine bonding process are performed, a decrease in yield occurs. As described above, the micro tip forming technology using the MEMS process tends to focus only on the formation of the micro tip on the forming substrate, and exposes a weakness to the technology of forming the micro tip integrally with the substrate.

상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 기판과 일체화된 마이크로 팁 구조물을 제공하는데 있다.A first object of the present invention for solving the above problems is to provide a micro tip structure integrated with the substrate.

또한, 본 발명의 제2 목적은 상기 제1 목적을 달성하기 위해 사용되는 마이크로 팁 구조물의 제조방법을 제공하는데 있다.In addition, a second object of the present invention is to provide a method for producing a micro tip structure used to achieve the first object.

상기 제1 목적을 달성하기 위한 본 발명은, 기판 상에 형성되고 뾰쪽한 형상을 가지는 마이크로 팁; 상기 마이크로 팁 상에 형성된 도전층; 및 상기 도전층 상에 형성되고, 상기 마이크로 팁의 말단부에 형성된 상기 도전층을 노출시키는 보호막을 포함하는 마이크로 팁 구조물을 제공한다.The present invention for achieving the first object, a micro tip formed on the substrate and having a pointed shape; A conductive layer formed on the micro tip; And a protective film formed on the conductive layer and exposing the conductive layer formed at an end of the micro tip.

또한, 본 발명의 상기 제1 목적은, 유전체 기판; 상기 유전체 기판을 관통하며 도전물로 구성된 비아 플러그; 상기 비아 플러그 상에 형성되고 뾰쪽한 형상을 가지는 마이크로 팁; 상기 마이크로 팁 상에 형성된 도전층; 및 상기 도전층 상에 형성된 보호막을 포함하고, 상기 도전층은 이웃하는 마이크로 팁 상에 형성된 다른 도전층과 물리적으로 분리되고, 상기 마이크로 팁의 말단부에 형성된 상기 도전층은 노출되는 것을 특징으로 하는 마이크로 팁 구조물의 제공을 통해서도 달성된다.In addition, the first object of the present invention, a dielectric substrate; A via plug penetrating the dielectric substrate and configured of a conductive material; A micro tip formed on the via plug and having a pointed shape; A conductive layer formed on the micro tip; And a protective film formed on the conductive layer, wherein the conductive layer is physically separated from another conductive layer formed on a neighboring micro tip, and the conductive layer formed at the distal end of the micro tip is exposed. It is also achieved through the provision of a tip structure.

상기 제2 목적을 달성하기 위한 본 발명은, 기판 상에 선택적 식각을 통해 마이크로 로드를 형성하는 단계; 상기 마이크로 로드를 식각하여 마이크로 팁을 형성하는 단계; 상기 마이크로 팁 상에 도전층 및 보호막을 순차적으로 형성하는 단계; 및 상기 마이크로 팁의 말단부에 형성된 상기 보호막을 제거하여 상기 마이크로 팁의 말단부 상의 상기 도전층을 노출시키는 단계를 포함하는 마이크로 팁 구조물의 제조방법을 제공한다.The present invention for achieving the second object, forming a micro rod through the selective etching on the substrate; Etching the micro rod to form a micro tip; Sequentially forming a conductive layer and a protective film on the micro tip; And removing the protective film formed at the distal end of the micro tip to expose the conductive layer on the distal end of the micro tip.

또한, 본 발명의 상기 제2 목적은, 패터닝된 제1 기판 상의 홈부를 매립하는 유전체 기판을 형성하는 단계; 상기 유전체 기판의 이격 공간 사이를 매립하고, 상기 유전체 기판을 관통하는 비아 플러그를 형성하는 단계; 상기 제1 기판의 홈부 반대편을 식각하여 마이크로 팁을 형성하는 단계; 상기 마이크로 팁 상에 도전층 및 보호막을 순차적으로 형성하는 단계; 및 상기 각각의 마이크로 팁 상에 형성된 도전층을 서로 분리시키는 단계를 포함하는 마이크로 팁의 제조방법의 제공을 통해서도 달성된다.In addition, the second object of the present invention is to form a dielectric substrate filling the groove portion on the patterned first substrate; Filling gaps between the spaces of the dielectric substrate and forming a via plug penetrating the dielectric substrate; Etching the opposite side of the groove of the first substrate to form a micro tip; Sequentially forming a conductive layer and a protective film on the micro tip; And separating the conductive layers formed on each of the micro tips from each other.

상술한 본 발명에 따르면, 하나의 기판 상에 일관된 공정으로 마이크로 팁 구조물이 형성될 수 있다. 따라서, 기판의 접합 공정 등 별도의 공정이 요구되지 않는다. 또한, 개별적으로 팁을 형성한 다음 조립하는 공정도 요구되지 않는다. 즉, 기판 상에 기존의 반도체 제조공정 등에서 사용되는 식각 공정 등을 사용하여 용이하게 마이크로 팁을 형성할 수 있다. 형성되는 마이크로 팁은 상호간에 동일한 크기와 형상을 가진다. 따라서, 마이크로 팁을 이용한 다양한 전기적 특성의 측정이나 전기적 신호의 인가가 수행될 수 있다.According to the present invention described above, the micro tip structure can be formed in a consistent process on one substrate. Therefore, a separate process such as a substrate bonding process is not required. In addition, the process of individually forming the tips and then assembling them is not required. That is, the micro tip may be easily formed on the substrate by using an etching process used in a conventional semiconductor manufacturing process or the like. The formed micro tips have the same size and shape with each other. Therefore, measurement of various electrical characteristics or application of electrical signals using a micro tip can be performed.

도 1은 본 발명의 제1 실시예에 따른 마이크로 팁 구조물을 도시한 단면도이다.
도 2 내지 도 8은 본 발명의 제1 실시예에 따라 상기 도 1에 도시된 마이크로 팁 구조물의 제조방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 본 발명의 제1 실시예에 따라 형성된 마이크로 팁을 도시한 이미지들이다.
도 11은 본 발명의 제2 실시예에 따른 마이크로 팁 구조물을 도시한 단면도이다.
도 12 내지 도 23은 본 발명의 제2 실시예에 따라 마이크로 팁 구조물의 제조방법을 설명하기 위한 단면도들이다.
도 24 내지 도 26은 본 발명의 제2 실시예에 따른 마이크로 팁 구조물의 다른 제조방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view showing a micro tip structure according to a first embodiment of the present invention.
2 to 8 are cross-sectional views illustrating a method of manufacturing the micro tip structure shown in FIG. 1 according to the first embodiment of the present invention.
9 and 10 are images showing micro tips formed according to the first embodiment of the present invention.
11 is a cross-sectional view showing a micro tip structure according to a second embodiment of the present invention.
12 to 23 are cross-sectional views illustrating a method of manufacturing a micro tip structure according to a second embodiment of the present invention.
24 to 26 are cross-sectional views illustrating another method of manufacturing the micro tip structure according to the second embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1 실시예First Embodiment

도 1은 본 발명의 제1 실시예에 따른 마이크로 팁 구조물을 도시한 단면도이다.1 is a cross-sectional view showing a micro tip structure according to a first embodiment of the present invention.

도 1을 참조하면, 기판(100)과 물리적으로 연결되고, 일체화된 상태로 마이크로 팁(150)이 구비된다. 상기 마이크로 팁(150) 상에는 도전층(200) 및 보호막(210)이 순차적으로 형성된 구조가 개시된다.Referring to FIG. 1, the micro tip 150 is physically connected to the substrate 100 and is integrated. A structure in which the conductive layer 200 and the passivation layer 210 are sequentially formed on the micro tip 150 is disclosed.

상기 기판(100)은 식각 공정이 용이한 재질이라면 어느 것이나 가능할 것이나, 통상의 식각 공정에 대한 에천트나 공정 변수가 일반화된 실리콘 재질임이 바람직하다. 또한, 상기 기판(100)과 동일 재질로 기판(100)의 표면에는 돌출된 형상을 가지는 마이크로 팁(150)이 구비된다.The substrate 100 may be any material as long as the etching process is easy, but it is preferable that the etchant or process variable for the general etching process is a generalized silicon material. In addition, a micro tip 150 having a protruding shape is provided on the surface of the substrate 100 using the same material as the substrate 100.

또한, 마이크로 팁(150) 및 기판(100)의 표면을 도포하는 도전층(200)이 개시된다. 상기 도전층(200)은 금속물 또는 전도성 산화물을 포함한다. 예컨대 전도성 산화물은 ITO 또는 IZO 등을 포함할 수 있다. 도전층(200) 상부에는 보호막(210)이 구비되며, 상기 보호막(210)은 도전층(200)을 외부로부터 보호하는 기능을 수행한다. 따라서, 상기 보호막(210)은 절연물로 형성됨이 바람직하다. 보호막(210)의 재질은 제조공정, 기판(100)의 종류 또는 도전층(200)의 재질에 따라 적절히 선택될 수 있을 것이다. 예컨대, 상기 보호막(210)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 또한, 보호막(210)은 마이크로 팁(150)의 상부에 형성된 도전층(200)을 노출하는 양상으로 형성된다. 따라서, 마이크로 팁(150) 상의 도전층(200)의 말단부 또는 첨두 부분은 노출된다. 이를 통해 마이크로 팁(150)은 외부의 접촉부위와 전기적으로 접촉할 수 있다.Also disclosed is a conductive layer 200 that coats the surface of the micro tip 150 and the substrate 100. The conductive layer 200 includes a metal material or a conductive oxide. For example, the conductive oxide may include ITO or IZO. The passivation layer 210 is provided on the conductive layer 200, and the passivation layer 210 serves to protect the conductive layer 200 from the outside. Therefore, the protective film 210 is preferably formed of an insulator. The material of the protective film 210 may be appropriately selected depending on the manufacturing process, the type of the substrate 100, or the material of the conductive layer 200. For example, the passivation layer 210 may be formed of silicon oxide or silicon nitride. In addition, the passivation layer 210 is formed to expose the conductive layer 200 formed on the micro tip 150. Thus, the distal or peak portion of the conductive layer 200 on the micro tip 150 is exposed. Through this, the micro tip 150 may be in electrical contact with an external contact portion.

도 2 내지 도 8은 본 발명의 제1 실시예에 따라 상기 도 1에 도시된 마이크로 팁 구조물의 제조방법을 설명하기 위한 단면도들이다.2 to 8 are cross-sectional views illustrating a method of manufacturing the micro tip structure shown in FIG. 1 according to the first embodiment of the present invention.

도 2를 참조하면, 기판(100) 상에 마스크층(110)이 형성된다. 상기 마스크층(110)의 재질에 대한 특별한 한정은 없다. 다만, 기판(100)의 재질과 상이한 식각 메커니즘을 가지는 물질이라면 어느 것이나 사용가능할 것이다. 예컨대, 상기 기판(100)이 실리콘 재질인 경우, 마스크층(110)은 실리콘 질화물 또는 실리콘 산화물일 수 있다.Referring to FIG. 2, a mask layer 110 is formed on a substrate 100. There is no particular limitation on the material of the mask layer 110. However, any material having an etching mechanism different from the material of the substrate 100 may be used. For example, when the substrate 100 is made of silicon, the mask layer 110 may be silicon nitride or silicon oxide.

도 3을 참조하면, 마스크층(110) 상부에 포토레지스트 패턴(120)이 형성된다. 먼저, 마스크층(110) 상부에 포토레지스트를 스핀 코팅으로 도포하고, 통상의 포토리소그래피 공정을 이용하여 패터닝을 수행한다. 따라서, 국부적으로 마스크층(110)의 표면을 노출시키는 포토레지스트 패턴(120)이 형성된다.Referring to FIG. 3, a photoresist pattern 120 is formed on the mask layer 110. First, a photoresist is coated on the mask layer 110 by spin coating, and patterning is performed using a conventional photolithography process. Accordingly, the photoresist pattern 120 is formed to locally expose the surface of the mask layer 110.

도 4를 참조하면, 포토레지스트 패턴(120)을 식각 마스크로 이용하여 노출된 마스크층(110)에 대한 식각을 수행한다. 식각을 통해 오픈된 마스크층(110)은 제거되고, 하부의 기판(100) 표면은 노출된다. 또한, 상기 도 3에 개시된 포토레지스터 패턴 하부의 패턴화 마스크층(130)은 잔류한다. 식각을 통해 기판(100)의 일부가 노출되면, 잔류하는 포토레지스트 패턴은 제거된다. 따라서, 기판(100) 상의 일부 영역에는 패턴화 마스크층(130)이 잔류한다.Referring to FIG. 4, the exposed mask layer 110 is etched using the photoresist pattern 120 as an etching mask. The mask layer 110 opened through etching is removed, and the surface of the lower substrate 100 is exposed. In addition, the patterned mask layer 130 under the photoresist pattern disclosed in FIG. 3 remains. When a portion of the substrate 100 is exposed through etching, the remaining photoresist pattern is removed. Accordingly, the patterned mask layer 130 remains in some regions on the substrate 100.

도 5를 참조하면, 패턴화 마스크층(130)을 식각 마스크로 이용하여 기판(100)에 대한 식각이 수행된다. 상기 식각은 이방성 건식 식각임이 바람직하다. 특히, 상기 식각은 RIE(reactive ion etching) 공정을 이용함이 바람직하다. 예컨대, 기판(100)이 실리콘이며, 패턴화 마스크층(130)이 실리콘 산화물인 경우, 에천트로 SF₆이 이용된다. 연속적인 식각이 지속될 경우, 식각되는 부위의 측면이 손상을 받으므로 C₄F₈과 같은 폴리머를 도핑하고, 식각되는 부위의 측면을 보호한다. 이어서, 폴리머를 식각하고, SF₆을 에천트로 이용하여 식각을 수행한다. 이와같이 측면의 보호, 식각의 수행 등의 반복 동작을 통해 기판(100) 표면에 대해 수직 프로파일을 가지는 마이크로 로드(140)를 형성할 수 있다.Referring to FIG. 5, etching is performed on the substrate 100 using the patterned mask layer 130 as an etching mask. The etching is preferably anisotropic dry etching. In particular, the etching is preferably using a reactive ion etching (RIE) process. For example, when the substrate 100 is silicon and the patterned mask layer 130 is silicon oxide, SF ₆ is used as an etchant. If continuous etching is continued, the side of the portion to be etched is damaged, so doping a polymer such as C ₄ F ₈ and protecting the side of the portion to be etched. Subsequently, the polymer is etched and etching is performed using SF ₆ as an etchant. As described above, the microrod 140 having a vertical profile with respect to the surface of the substrate 100 may be formed through repeated operations such as protecting side surfaces and performing etching.

즉, 기판(100)의 표면 일부에 대한 식각을 통해 기판(100)의 표면은 리세스되며, 패턴화 마스크(130)에 의해 잔류하는 부위는 수직 프로파일을 가지는 마이크로 로드(140)로 형성된다.That is, the surface of the substrate 100 is recessed by etching a portion of the surface of the substrate 100, and a portion remaining by the patterning mask 130 is formed of the micro rod 140 having a vertical profile.

도 6을 참조하면, 마이크로 로드(140)에 대한 식각을 통해 마이크로 팁(150)이 형성된다. 마이크로 팁(150)을 형성하기 위해서는 상기 도 5에 개시된 구조물에 대해 등방성 식각이 수행된다. 상기 등방성 식각은 습식 식각 또는 건식 식각이 이용될 수 있다. 특히, 등방성 RIE 식각을 이용할 경우, 비교적 매끄러운 표면과 이웃하는 마이크로 팁(150)과 형상과 크기가 동일한 다수의 마이크로 팁들을 얻을 수 있다. 등방성 RIE 식각은 에천트인 SF₆를 상기 도 5의 구조물에 공급함을 통해 달성될 수 있다. 특히, 마이크로 로드들(140) 사이의 간격이 좁은 경우, 마이크로 로드(140)의 상위 부분이 공격을 받아 식각이 수행되며, 간격이 넓은 경우, 마이크로 로드(140)의 하위 부분이 에천트의 공격을 받아 식각이 수행된다.Referring to FIG. 6, the micro tip 150 is formed by etching the micro rod 140. In order to form the micro tip 150, isotropic etching is performed on the structure of FIG. 5. The isotropic etching may be wet etching or dry etching. In particular, using isotropic RIE etching, it is possible to obtain a plurality of micro tips that are the same shape and size as the relatively smooth surface and the neighboring micro tips 150. Isotropic RIE etching may be achieved by supplying an etchant SF ₆ to the structure of FIG. 5. In particular, when the gap between the micro rods 140 is narrow, the upper portion of the micro rod 140 is attacked to perform etching, and when the gap is wide, the lower portion of the micro rod 140 is attacked by the etchant. The etching is performed.

상술한 과정의 등방성 식각을 통해 마이크로 로드(140)로부터 마이크로 팁(150)이 형성된다. 따라서, 마이크로 팁(150)은 기판(100)으로부터의 리세스에 의해 잔류하는 마이크로 로드(140)의 식각을 통해 형성된 것이다. 따라서, 마이크로 팁(150)과 기판(100)의 재질이 동일함은 자명하다 할 것이다.Through the isotropic etching of the above-described process, the micro tip 150 is formed from the micro rod 140. Accordingly, the micro tip 150 is formed through etching of the micro rod 140 remaining by the recess from the substrate 100. Therefore, it will be apparent that the materials of the micro tip 150 and the substrate 100 are the same.

도 7을 참조하면, 마이크로 팁(150)이 형성된 기판(100) 상에 도전층(200) 및 보호막(210)을 순차적으로 형성한다. 따라서, 도전층(200)은 마이크로 팁(150)의 전면을 감싸고, 마이크로 팁(150) 사이에 노출된 기판 표면을 도포하는 양상으로 형성된다. 또한, 도전층(200)의 상부에는 보호막(210)이 형성된다.Referring to FIG. 7, the conductive layer 200 and the passivation layer 210 are sequentially formed on the substrate 100 on which the micro tips 150 are formed. Accordingly, the conductive layer 200 surrounds the front surface of the micro tip 150 and is formed to apply an exposed surface of the substrate between the micro tips 150. In addition, the passivation layer 210 is formed on the conductive layer 200.

도전층(200)의 재질은 도전성 재질이라면 특별한 한정이 없을 것이나. 하부의 기판(100) 또는 마이크로 팁(150)과의 접합성을 고려하여 선택될 수 있다. 즉, 도전층(200)은 ITO, IZO 또는 AZO 등의 도전성 산화물로 구성될 수 있으며, 일반적인 금속으로 구성될 수 있다. 이외에도 상기 도전층(200)은 금속물의 다중층으로 형성될 수 있다. 예컨대, 텅스텐 또는 이의 합금으로 1차 도전층이 형성되고, 1차 도전층 상부에 금 또는 이의 합금으로 2차 도전층이 형성되어 적어도 2층의 도전물로 형성될 수도 있다.If the material of the conductive layer 200 is a conductive material is not particularly limited. It may be selected in consideration of the adhesion to the substrate 100 or the micro tip 150 of the lower. That is, the conductive layer 200 may be made of a conductive oxide such as ITO, IZO, or AZO, and may be made of a general metal. In addition, the conductive layer 200 may be formed of multiple layers of metals. For example, a primary conductive layer may be formed of tungsten or an alloy thereof, and a secondary conductive layer may be formed of gold or an alloy thereof on the primary conductive layer to be formed of at least two conductive materials.

또한, 상기 보호막(210)은 부도체의 특성을 가진 물질이라면 어느 것이나 사용가능할 것이나, 도전층(200)과의 접합성 및 식각 선택비에 따라 적절히 선택될 수 있다. 상기 도전층(200)이 금속물로 형성된 경우, 상기 보호막은 산화물 또는 질화물로 구성됨이 바람직하다.In addition, any protective material 210 may be used as long as the material has a non-conductive property, but may be appropriately selected depending on the adhesion to the conductive layer 200 and the etching selectivity. When the conductive layer 200 is formed of a metal material, the protective film is preferably composed of an oxide or nitride.

도 8을 참조하면, 상기 도 7에 개시된 구조물에 대해 포토레지스트(220)를 도포한다. 포토레지스트(220)의 도포는 마이크로 팁들(150) 사이의 이격공간을 매립하는 양상으로 전개된다. 또한, 포토레지스트(150)는 마이크로 팁(150)의 최상위 부위를 완전히 덮지 않도록 도포된다. 따라서, 마이트로 팁들(150) 사이의 이격공간에 도포된 포토레지스트(220)의 높이는 마이크로 팁(150)의 말단부의 높이보다 낮도록 설정된다. 따라서, 마이크로 팁(150)의 말단부에 일부 도포되는 포토레지스트의 두께는 다른 부위에 도포된 포토레지스트이 두께보다 훨씬 낮은 양상을 가진다.Referring to FIG. 8, a photoresist 220 is applied to the structure disclosed in FIG. 7. Application of the photoresist 220 is developed in such a way as to fill the space between the micro tips 150. In addition, the photoresist 150 is applied so as not to completely cover the uppermost portion of the micro tip 150. Therefore, the height of the photoresist 220 applied to the spaced space between the tips 150 with the miter is set to be lower than the height of the distal end portion of the micro tip 150. Therefore, the thickness of the photoresist partially applied to the distal end of the micro tip 150 is much lower than the thickness of the photoresist applied to other portions.

계속에서 포토레지스트(220)가 도포된 영역에 대한 에치백 공정이 수행된다. 에치백을 통해 비교적 얇은 두께를 가지는 포토레지스트는 제거된다. 따라서, 마이크로 팁(150) 상부의 보호막 영역은 제거되고, 마이크로 팁(150)의 말단부에 도포된 도전층(200)이 노출된다.Subsequently, an etch back process is performed on the region where the photoresist 220 is applied. The etch back removes the photoresist having a relatively thin thickness. Therefore, the protective film region on the micro tip 150 is removed, and the conductive layer 200 applied to the distal end of the micro tip 150 is exposed.

이어서, 도포된 포토레지스트(220)를 제거한다. 따라서, 상기 도 1과 같은 구조물이 형성된다. 상기 도 1에서 마이크로 팁(150)은 패터닝을 통해 규칙적인 배열을 가지며, 말단부가 뾰쪽한 팁의 형상을 가진다. 또한, 도전층(200)은 마이크로 팁(150)의 프로파일을 따라 형성되고, 도전층(200)의 상부에는 보호막(210)이 형성된다. Subsequently, the applied photoresist 220 is removed. Thus, the structure as shown in FIG. 1 is formed. In FIG. 1, the micro tip 150 has a regular arrangement through patterning, and has a tip shape having a distal end. In addition, the conductive layer 200 is formed along the profile of the micro tip 150, and a protective film 210 is formed on the conductive layer 200.

또한, 보호막(210)은 부분적인 식각에 의해 마이크로 팁(150)의 말단부에 형성된 도전층(200)을 노출시킨다. 이를 통해 마이크로 팁(150) 상부의 도전층(200)은 외부와 전기적으로 접촉된다.In addition, the passivation layer 210 exposes the conductive layer 200 formed at the distal end of the micro tip 150 by partial etching. Through this, the conductive layer 200 on the micro tip 150 is in electrical contact with the outside.

본 발명의 제1 실시예에서 도 2 내지 도 4의 단계는 하나의 단계로 대체될 수 있다. 즉, 별도의 마스크층의 도입없이 기판 상에 포토레지스트를 도포하고, 이를 패터닝하여 상기 도 4와 같은 형상을 얻을 수도 있다.In the first embodiment of the present invention, the steps of FIGS. 2 to 4 may be replaced by one step. That is, a photoresist may be applied onto a substrate without introducing a separate mask layer and patterned to obtain a shape as shown in FIG. 4.

도 9 및 도 10은 본 발명의 제1 실시예에 따라 형성된 마이크로 팁을 도시한 이미지들이다.9 and 10 are images showing micro tips formed according to the first embodiment of the present invention.

도 9를 참조하면, 실리콘 기판으로부터 돌출된 마이크로 팁이 형성된다. 마이크로 팁 사이의 간격은 10um이며, 상기 도 5 및 도 6에 개시된 바와 같이 RIE 공정을 이용하고, 에턴트는 SF₆을 이용한다. 이미지에서 나타난바와 같이 형성된 마이크로 팁은 높은 종횡비를 나타내고 있다. 또한, 인접한 마이크로 팁들과도 극단적으로 동일한 형상을 유지하고 있음을 알 수 있다.9, a micro tip protruding from a silicon substrate is formed. The spacing between the micro tips is 10 μm, using the RIE process as described in FIGS. 5 and 6, and the etchant using SF ₆ . The micro tips formed as shown in the image show a high aspect ratio. In addition, it can be seen that the micro-tips are maintained in the same shape.

도 10을 참조하면, 실리콘 기판과 일체로 표면으로 돌출된 마이크로 팁이 개시된다. 마이크로 팁 사이의 간격은 40um이다. 상기 도 9와 동일한 조건으로 식각이 수행되며, 마이크로 팁 사이의 간격의 증가로 인해 마이크로 팁의 하단부에서 식각이 일어난 상태이다. 따라서, 마이크로 팁은 낮은 종횡비를 가진다.Referring to FIG. 10, a micro tip is projected to a surface integrally with a silicon substrate. The spacing between micro tips is 40um. Etching is performed under the same conditions as in FIG. 9, and etching is performed at the lower end of the microtip due to an increase in the interval between the microtips. Thus, the micro tip has a low aspect ratio.

상기 도 9와 도 10을 비교할 때, 동일 재질과 동일 공정이 적용되더라도 마이크로 팁 사이의 간격의 차이에 따라 마이크로 로드의 식각되는 부위가 달라짐을 알 수 있다. 즉, 마이크로 로드들 사이의 간격이 좁은 경우, 식각은 마이크로 로드의 상부에서 진행되며, 간격이 넓은 경우, 식각은 마이크로 로드의 하부에서 진행된다. 이는 에천트가 마이크로 로드들 사이의 이격공간으로 침투하는 공간의 크기와 관련이 있는 것으로 알려져있다.9 and 10, even though the same material and the same process are applied, the portions of the microrods to be etched vary according to the difference in the distance between the micro tips. That is, when the spacing between the microrods is narrow, etching proceeds at the top of the microrods, and when the spacing is wide, the etching proceeds at the bottom of the microrods. This is known to be related to the size of the space where the etchant penetrates into the space between the microrods.

따라서, 도 5에서 마이크로 로드의 높이 및 마이크로 로드들 사이의 간격의 조절을 통해 마이크로 로드의 높이의 조절이 충분히 가능함을 알 수 있다.
Therefore, it can be seen that the adjustment of the height of the micro rod is sufficiently possible through the adjustment of the height of the micro rod and the gap between the micro rods in FIG. 5.

제2 실시예Second Embodiment

도 11은 본 발명의 제2 실시예에 따른 마이크로 팁 구조물을 도시한 단면도이다.11 is a cross-sectional view showing a micro tip structure according to a second embodiment of the present invention.

도 11을 참조하면, 유전체 기판(330)은 다수의 비아 플러그(340)로 관통된다. 즉, 도전물로 구성된 비아 플러그(340)는 유전체 기판(330)을 관통하여 형성된다. 비아 플러그(340)의 상부에는 마이크로 팁(400)이 구비된다. 상기 마이크로 팁(400)의 각각은 이웃하는 마이크로 팁들과 실질적으로 동일한 형상을 가지고, 상호간에 규칙적인 배열을 가짐이 바람직하다. 마이크로 팁(400)은 뾰쪽한 형상을 가지고, 유전체 기판(330)으로부터 돌출된 형상을 가진다. 다만, 유전체 기판(330)과 마이크로 팁(400)의 재질은 서로 상이하다.Referring to FIG. 11, the dielectric substrate 330 is penetrated by a plurality of via plugs 340. That is, the via plug 340 made of a conductive material is formed through the dielectric substrate 330. The micro tip 400 is provided on the via plug 340. Each of the micro tips 400 preferably has substantially the same shape as neighboring micro tips, and has a regular arrangement therebetween. The micro tip 400 has a pointed shape and protrudes from the dielectric substrate 330. However, the materials of the dielectric substrate 330 and the micro tip 400 are different from each other.

마이크로 팁(400) 상부에는 도전층(410)이 형성된다. 상기 도전층(410)은 도전성 물질이라면 어느 것이나 가능할 것이다. 다만, 도포의 대상이 되는 마이크로 팁(400)의 재질에 따라 달리 선택될 수 있다. 예컨대, 마이크로 팁(400)이 실리콘 재질인 경우, 상기 도전층(410)은 도전성 산화물 또는 금속물이 될 수 있다. 도전성 산화물로는 ITO, IZO 또는 AZO 등이 있다. 또한, 금속물은 다양하게 선택될 수 있으며, 단일 금속층 또는 다층의 금속층들로 구성될 수 있다.The conductive layer 410 is formed on the micro tip 400. The conductive layer 410 may be any conductive material. However, it may be selected differently depending on the material of the micro tip 400 to be applied. For example, when the micro tip 400 is made of silicon, the conductive layer 410 may be a conductive oxide or a metal material. Examples of the conductive oxides include ITO, IZO, and AZO. In addition, the metal material may be variously selected and may be composed of a single metal layer or multiple metal layers.

또한, 도전층(410) 상부에는 보호막(420)이 구비된다. 상기 보호막(420)은 절연성 물질이라면 어느 것이나 가능할 것이다. 보호막(420)은 외부로부터 마이크로 팁(400) 또는 도전층(410)을 보호한다. 또한, 보호막(420)은 마이크로 팁(400)의 말단 부위에 도포된 도전층(410)을 노출시킨다. 즉, 마이크로 팁(400) 말단 부위에는 보호막(420)이 도포되지 않는다. 보호막(420)의 재질은 마이크로 팁(400)이 적용되는 환경에 따라 적절히 선택되며, 하부의 도전층(410)의 재질에 따라서도 적절히 선택될 수 있다. 바람직하기로는 화학적으로 안정하고, 물리적으로 소정의 경도를 가진 산화물 또는 질화물이 사용된다.In addition, a passivation layer 420 is provided on the conductive layer 410. The passivation layer 420 may be any insulating material. The passivation layer 420 protects the micro tip 400 or the conductive layer 410 from the outside. In addition, the passivation layer 420 exposes the conductive layer 410 applied to the distal portion of the micro tip 400. That is, the protective film 420 is not applied to the end portion of the micro tip 400. The material of the passivation layer 420 may be appropriately selected depending on the environment in which the micro tip 400 is applied, and may be appropriately selected depending on the material of the lower conductive layer 410. Preferably, oxides or nitrides which are chemically stable and which have a physically predetermined hardness are used.

또한, 각각의 마이크로 팁(400) 상에 도포되는 도전층(410)은 이웃하는 마이크로 팁 상에 도포된 도전층과 물리적으로 분리된다. 따라서, 마이크로 팁(400) 상에 형성된 도전층(410)은 마이크로 팁(400) 각각에 대해 전기적으로 독립적인 거동을 수행할 수 있다.In addition, the conductive layer 410 applied on each micro tip 400 is physically separated from the conductive layer applied on the neighboring micro tip. Therefore, the conductive layer 410 formed on the micro tip 400 may perform an electrically independent behavior with respect to each of the micro tips 400.

상기 도전층(410)은 비아 플러그(340)에 전기적으로 연결된다. 이는 도전층(410)이 비아 플러그(340)와 직접 접촉함에 의해 달성된다. 따라서, 상기 도전층(410)은 비아 플러그(340)를 통해 유전체 기판(330)의 배면에 전기적 신호를 전달할 수 있으며, 유전체 기판(330)의 배면으로부터 인가되는 전기적 신호를 전달받을 수 있다.The conductive layer 410 is electrically connected to the via plug 340. This is accomplished by the conductive layer 410 in direct contact with the via plug 340. Accordingly, the conductive layer 410 may transmit an electrical signal to the rear surface of the dielectric substrate 330 through the via plug 340, and may receive an electrical signal applied from the rear surface of the dielectric substrate 330.

도 12 내지 도 23은 본 발명의 제2 실시예에 따라 마이크로 팁 구조물의 제조방법을 설명하기 위한 단면도들이다.12 to 23 are cross-sectional views illustrating a method of manufacturing a micro tip structure according to a second embodiment of the present invention.

도 12를 참조하면, 제1 기판(300) 상에 홈부(310)가 형성된다. 홈부(310)의 형성은 전형적인 식각 공정을 통해 수행된다. 즉, 제1 기판(300) 상에 포토레지스트를 도포하고, 포토리소그래피 공정을 이용한 패터닝이 수행된다. 이어서, 패턴화된 포토레지스트를 식각 마스크로 이용하여 식각 공정을 수행한다. 이를 통해 제1 기판(300) 상에 함몰된 홈부(310)가 형성된다. 이후에 잔류하는 포토레지스트는 제거된다.Referring to FIG. 12, a groove 310 is formed on the first substrate 300. Formation of the groove 310 is performed through a typical etching process. That is, a photoresist is coated on the first substrate 300 and patterning is performed using a photolithography process. Subsequently, an etching process is performed using the patterned photoresist as an etching mask. As a result, the groove 310 recessed on the first substrate 300 is formed. The remaining photoresist is then removed.

또한, 상기 제1 기판(300)은 식각 공정이 용이한 재질로 선택된다. 따라서, 상기 제1 기판(300)은 부도체 또는 반도체일 수 있다. 예컨대, 식각 공정에 따른 공정 변수가 일반적으로 알려진 실리콘 재질이 제1 기판으로 선택될 수 있다.In addition, the first substrate 300 is selected as a material that is easy to etch. Therefore, the first substrate 300 may be an insulator or a semiconductor. For example, a silicon material in which a process variable according to an etching process is generally known may be selected as the first substrate.

도 13을 참조하면, 홈부(310)의 형성으로 인해 돌출된 제1 기판(300)의 표면에 제2 기판(320)을 배치시킨다. 상기 제2 기판(320)은 제1 기판(300)보다 낮은 융점을 가지고, 유전체 또는 부도체의 특성을 가짐이 바람직하다. 예컨대, 상기 제1 기판(300)이 실리콘인 경우, 상기 제2 기판(320)은 유리 기판임이 바람직하다.Referring to FIG. 13, the second substrate 320 is disposed on the surface of the first substrate 300 protruding due to the formation of the groove 310. The second substrate 320 has a lower melting point than the first substrate 300 and preferably has characteristics of a dielectric or an insulator. For example, when the first substrate 300 is silicon, the second substrate 320 is preferably a glass substrate.

또한, 상기 제1 기판(300)과 제2 기판(320)은 접합 공정을 통해 물리적인 접합이 수행될 수 있다. 접합은 다양한 방법을 통해 수행되는바, 양극 접합 공정을 통해 수행될 수 있다. 즉, 제1 기판(300)과 제2 기판(320) 사이에 소정의 전압이 인가되고, 소정의 온도에서 외력을 가하면 접합이 수행된다. 온도의 범위는 선택되는 기판들의 재질에 따라 달리 설정된다. 예컨대, 제1 기판(300)이 실리콘 기판이고, 제2 기판(320)이 유리 기판인 경우, 약 300℃ 내지 500℃의 온도에서 800V 정도의 전압을 인가하고, 400N 정도의 외력을 인가하여 실리콘과 유리의 접합을 유도할 수 있다.In addition, the first substrate 300 and the second substrate 320 may be physically bonded through a bonding process. Bonding may be performed through various methods, and may be performed through an anode bonding process. That is, a predetermined voltage is applied between the first substrate 300 and the second substrate 320, and bonding is performed when an external force is applied at a predetermined temperature. The range of temperature is set differently depending on the material of the substrates selected. For example, when the first substrate 300 is a silicon substrate and the second substrate 320 is a glass substrate, a voltage of about 800 V is applied at a temperature of about 300 ° C. to 500 ° C., and an external force of about 400 N is applied to the silicon. It can lead to the bonding of and glass.

계속해서 도 14를 참조하면, 제1 기판(300)에 접합된 제2 기판(320)을 가열하고, 제2 기판(320)의 일부가 제1 기판(300)의 홈부(310)를 매립하도록 한다. 예컨대, 제2 기판(320)이 유리인 경우, 유리는 특정 온도 이상에서 유동성을 가지고, 제1 기판(300)의 홈부(310)로 리플로우된다. 14, the second substrate 320 bonded to the first substrate 300 is heated, and a portion of the second substrate 320 fills the groove 310 of the first substrate 300. do. For example, when the second substrate 320 is glass, the glass has fluidity at a specific temperature or higher and reflows into the groove 310 of the first substrate 300.

상기 유리 등의 제2 기판(320)을 가열하여 리플로우시키는 공정은 다수개의 단계들로 이루어질 수 있다. 예컨대, 제1 단계에서는 상온에서 약 1000℃까지 약 3시간에 걸쳐 승온된다. 이어서 제2 단계에서는 약 1000℃에서 약 5시간 가량 유지되며, 마지막 제3 단계에서는 약 1000℃에서 상온까지 약 3시간에 걸쳐 강온된다. 이를 통해 제1 기판(300)의 홈부(310)는 제2 기판의 일부로 채워진다.The process of heating and reflowing the second substrate 320 such as glass may be performed in a plurality of steps. For example, in the first step, the temperature is raised to about 1000 ° C. over about 3 hours. Subsequently, the second step is maintained at about 1000 ° C. for about 5 hours, and in the final third step, the temperature is lowered over about 3 hours from about 1000 ° C. to room temperature. Through this, the groove 310 of the first substrate 300 is filled with a portion of the second substrate.

계속해서, 제2 기판(320)의 표면에 대한 평탄화 공정이 수행된다. 따라서, 제2 기판(320)의 일부는 상부로부터 제거되고, 상기 제1 기판(300)의 돌출 부위가 노출될 때까지 진행된다. 따라서, 제1 기판(300)의 홈부(310)를 매립하는 제2 기판의 일부만이 잔류하게 된다. 상기 도 14에서는 잔류하는 제2 기판의 일부의 각 요소들이 분리된 것으로 도시되나, 이는 단면도 상으로 나타나는 현상이며 평면도 상에서는 잔류하는 제2 기판의 일부가 소정의 패턴을 가지고 연속된 형상으로 나타난다. 즉, 제1 기판(300)의 돌출 부위는 독립된 아일랜드 형상을 가지거나, 특정의 배선의 형상을 가지며, 제1 기판(300)의 돌출 부위들 사이에 형성된 홈부를 매립하는 제2 기판의 일부는 상호간에 연결된 형상으로 제공될 수 있다. 따라서, 이를 유전체 기판(330)이라 명명한다. 즉, 유전체 기판(330)은 제1 기판(300)의 홈부를 매립하는 양상으로 형성된다. 또한, 유전체 기판(330)은 제2 기판과 동일 재질임이 명확하다.Subsequently, a planarization process on the surface of the second substrate 320 is performed. Accordingly, a part of the second substrate 320 is removed from the top and proceeds until the protruding portion of the first substrate 300 is exposed. Therefore, only a part of the second substrate filling the groove 310 of the first substrate 300 remains. In FIG. 14, each element of a part of the remaining second substrate is shown as being separated, but this is a phenomenon shown in a cross-sectional view, and in the plan view, a part of the remaining second substrate appears in a continuous shape with a predetermined pattern. That is, the protruding portion of the first substrate 300 may have an independent island shape, or may have a specific wiring shape, and a part of the second substrate may fill a groove formed between the protruding portions of the first substrate 300. It may be provided in a shape connected to each other. Thus, this is referred to as dielectric substrate 330. That is, the dielectric substrate 330 is formed to fill the groove portion of the first substrate 300. In addition, it is apparent that the dielectric substrate 330 is made of the same material as the second substrate.

도 15를 참조하면, 유전체 기판(330) 사이에 형성된 아일랜드 타입의 제1 기판(300)의 돌출 부위를 제거한다. 제1 기판(300)의 돌출 부위의 제거는 통상의 식각 공정을 통해 달성된다. 또한, 상기 돌출 부위의 제거는 유전체 기판(330)과 실질적으로 동일한 깊이로 진행되거나, 유전체 기판(330)보다 더 깊이 진행됨이 바람직하다.Referring to FIG. 15, the protruding portion of the island type first substrate 300 formed between the dielectric substrates 330 is removed. Removal of the protruding portion of the first substrate 300 is accomplished through a conventional etching process. In addition, the removal of the protruding portion may be performed at substantially the same depth as the dielectric substrate 330, or may proceed deeper than the dielectric substrate 330.

이어서 유전체 기판(330) 사이에 형성된 이격 공간은 도전성 금속물로 매립된다. 이를 통해 비아 플러그(340)가 형성된다. 따라서, 비아 플러그(340)는 유전체 기판(330)을 관통하며 형성된다. 또한, 비아 플러그(340)는 식각이 이루어진 제1 기판(300)의 표면과 접하며 형성된다.Subsequently, the space formed between the dielectric substrates 330 is filled with a conductive metal material. Through this, the via plug 340 is formed. Thus, the via plug 340 is formed through the dielectric substrate 330. In addition, the via plug 340 is formed in contact with the surface of the first substrate 300 is etched.

도 16을 참조하면, 제1 기판(300) 상에 마스크층(350)이 형성된다. 상기 마스크층(350)의 재질에 대한 특별한 한정은 없다. 다만, 제1 기판(300)의 재질과 상이한 식각 메커니즘을 가지는 물질이라면 어느 것이나 사용가능할 것이다. 예컨대, 상기 제1 기판(300)이 실리콘 재질인 경우, 마스크층(350)은 실리콘 질화물 또는 실리콘 산화물일 수 있다. 또한, 상기 도 16에서 마스크층(350)의 형성은 상기 도 15에 도시된 제1 기판(300)의 배면에서 이루어진 것이다. 다만, 도 16에서는 용이한 이해를 위해 도 15에 개시된 구조물을 뒤집어서 표현한 것에 불과하다.Referring to FIG. 16, a mask layer 350 is formed on the first substrate 300. There is no particular limitation on the material of the mask layer 350. However, any material may be used as long as the material has an etching mechanism different from that of the material of the first substrate 300. For example, when the first substrate 300 is made of silicon, the mask layer 350 may be silicon nitride or silicon oxide. In addition, the mask layer 350 is formed in the back surface of the first substrate 300 illustrated in FIG. 15. However, in FIG. 16, only the structure disclosed in FIG. 15 is inverted for easy understanding.

계속해서, 마스크층(350) 상부에 포토레지스트 패턴(360)이 형성된다. 먼저, 마스크층(360) 상부에 포토레지스트를 스핀 코팅으로 도포하고, 통상의 포토리소그래피 공정을 이용하여 패터닝을 수행한다. 따라서, 국부적으로 마스크층(350)의 표면을 노출시키는 포토레지스트 패턴(360)이 형성된다.Subsequently, a photoresist pattern 360 is formed on the mask layer 350. First, a photoresist is coated on the mask layer 360 by spin coating, and patterning is performed using a conventional photolithography process. Accordingly, the photoresist pattern 360 is formed to locally expose the surface of the mask layer 350.

도 17을 참조하면, 포토레지스트 패턴(360)을 식각 마스크로 이용하여 노출된 마스크층(350)에 대한 식각을 수행한다. 오픈된 마스크층(350)은 제거되고, 하부의 제1 기판(300)의 표면은 노출된다. 또한, 상기 도 3에 개시된 포토레지스터 패턴(360) 하부의 마스크층(350)은 잔류한다. 식각을 통해 제1 기판(300)의 일부가 노출되면, 잔류하는 포토레지스트 패턴은 제거된다. 따라서, 제1 기판(300) 상의 일부 영역에는 패터닝된 마스크층(350)이 잔류한다.Referring to FIG. 17, the exposed mask layer 350 is etched using the photoresist pattern 360 as an etching mask. The open mask layer 350 is removed, and the surface of the lower first substrate 300 is exposed. In addition, the mask layer 350 under the photoresist pattern 360 disclosed in FIG. 3 remains. When a portion of the first substrate 300 is exposed through etching, the remaining photoresist pattern is removed. Therefore, the patterned mask layer 350 remains in a portion of the first substrate 300.

이어서, 마스크층(350)을 식각 마스크로 이용하여 제1 기판(300)에 대한 식각이 수행된다. 상기 식각은 이방성 건식 식각임이 바람직하다. 특히, 상기 식각은 RIE(reactive ion etching) 공정을 이용함이 바람직하다. 예컨대, 제1 기판(300)이 실리콘이며, 마스크층(350)이 실리콘 산화물인 경우, 에천트로 SF₆이 이용된다. 연속적인 식각이 지속될 경우, 식각되는 부위의 측면이 손상을 받으므로 C₄F₈과 같은 폴리머를 도핑하고, 식각되는 부위의 측면을 보호한다. 이어서, 폴리머를 식각하고, SF₆을 에천트로 이용하여 식각을 수행한다. 이와같이 측면의 보호, 식각의 수행 등의 반복 동작을 통해 제1 기판(300) 표면에 대해 수직 프로파일을 가지는 마이크로 로드(370)를 형성할 수 있다.Subsequently, etching is performed on the first substrate 300 using the mask layer 350 as an etching mask. The etching is preferably anisotropic dry etching. In particular, the etching is preferably using a reactive ion etching (RIE) process. For example, when the first substrate 300 is silicon and the mask layer 350 is silicon oxide, SF ₆ is used as an etchant. If continuous etching is continued, the side of the portion to be etched is damaged, so doping a polymer such as C ₄ F ₈ and protecting the side of the portion to be etched. Subsequently, the polymer is etched and etching is performed using SF ₆ as an etchant. As described above, the microrod 370 having a vertical profile with respect to the surface of the first substrate 300 may be formed through repeated operations such as protecting side surfaces and performing etching.

즉, 제1 기판(300)의 표면 일부에 대한 식각을 통해 제1 기판(300)의 표면은 리세스되며, 마스크층(350)에 의해 잔류하는 부위는 수직 프로파일을 가지는 마이크로 로드(370)로 형성된다. 따라서, 마이크로 로드(370)를 제외한 제1 기판의 구성물은 모두 제거되고, 제1 기판과 접하는 유전체 기판(330)의 표면이 노출된다.That is, the surface of the first substrate 300 is recessed by etching a portion of the surface of the first substrate 300, and the portion remaining by the mask layer 350 is a micro rod 370 having a vertical profile. Is formed. Accordingly, all components of the first substrate except for the microrods 370 are removed, and the surface of the dielectric substrate 330 in contact with the first substrate is exposed.

상기 도 17에서 상기 마이크로 로드(370)는 비아 플러그(340) 상에 형성됨이 바람직하다. 또한, 비아 플러그(340)가 가지는 폭보다 좁은 폭을 가지고, 하부의 비아 플러그(340)의 일부가 노출되도록 형성됨이 바람직하다.In FIG. 17, the microrod 370 is preferably formed on the via plug 340. In addition, the via plug 340 may have a width narrower than that of the via plug 340 and may be formed to expose a portion of the lower via plug 340.

또한, 도 16의 단계는 하나의 단계로 대체될 수 있다. 즉, 별도의 마스크층의 도입없이 기판 상에 포토레지스트를 도포하고, 이를 패터닝하여 상기 도 17와 같은 형상을 얻을 수도 있다. 즉, 패터닝된 포토레지스트를 식각 마스크로 이용하여 마이크로 로드를 직접 형성할 수도 있다.In addition, the step of FIG. 16 may be replaced by one step. That is, a photoresist may be applied onto a substrate without introducing a separate mask layer and patterned to obtain a shape as shown in FIG. 17. That is, the microrods may be directly formed by using the patterned photoresist as an etching mask.

도 18을 참조하면, 마이크로 로드(370)에 대한 식각을 통해 마이크로 팁(400)이 형성된다. 마이크로 팁(400)을 형성하기 위해서는 상기 도 17에 개시된 구조물에 대해 등방성 식각이 수행된다. 상기 등방성 식각은 습식 식각 또는 건식 식각이 이용될 수 있다. 특히, 등방성 RIE 식각을 이용할 경우, 비교적 매끄러운 표면과 이웃하는 마이크로 팁과 형상과 크기가 동일한 다수의 마이크로 팁들을 얻을 수 있다. 등방성 RIE 식각은 에천트인 SF₆를 상기 도 17의 구조물에 공급함을 통해 달성될 수 있다. 특히, 마이크로 로드들 사이의 간격이 좁은 경우, 마이크로 로드의 상위 부분이 공격을 받아 식각이 수행되며, 간격이 넓은 경우, 마이크로 로드의 하위 부분이 에천트의 공격을 받아 식각이 수행된다. 이에 관해서는 제1 실시예의 도 9 및 도 10에서 설명된 바와 동일하다. 중복된 기재를 피하기 위해 도 9 및 도 10의 내용에 대한 설명은 본 실시예에서 생략키로 한다.Referring to FIG. 18, the micro tip 400 is formed by etching the micro rod 370. In order to form the micro tip 400, isotropic etching is performed on the structure of FIG. 17. The isotropic etching may be wet etching or dry etching. In particular, using isotropic RIE etching, it is possible to obtain a relatively smooth surface and multiple micro tips that are the same shape and size as the neighboring micro tips. Isotropic RIE etching may be achieved by supplying an etchant SF ₆ to the structure of FIG. 17. In particular, when the gap between the microrods is narrow, the upper portion of the microrods is attacked to perform etching, and when the gap is wide, the lower portion of the microrods is attacked by the etchant and the etching is performed. This is the same as described in Figs. 9 and 10 of the first embodiment. In order to avoid overlapping descriptions, descriptions of the contents of FIGS. 9 and 10 will be omitted in the present embodiment.

또한, 상술한 과정의 등방성 식각을 통해 마이크로 로드로부터 마이크로 팁(400)이 형성된다. 따라서, 마이크로 팁(400)은 제1 기판으로부터의 리세스에 의해 잔류하는 마이크로 로드의 식각을 통해 형성된 것이다. 따라서, 마이크로 팁(400)은 제1 기판의 재질과 동일함은 자명하다 할 것이다.In addition, the micro tip 400 is formed from the micro rod through the isotropic etching of the above-described process. Accordingly, the micro tip 400 is formed through etching of the micro rod remaining by the recess from the first substrate. Therefore, it will be apparent that the micro tip 400 is the same as the material of the first substrate.

도 19를 참조하면, 마이크로 팁(400)이 형성된 유전체 기판(330) 및 비아 플러그(340) 상에 도전층(410) 및 보호막(420)을 순차적으로 형성한다. 따라서, 도전층(410)은 마이크로 팁(400)의 전면을 감싸고, 마이크로 팁(400) 사이에 노출된 유전체 기판(330) 표면을 도포하는 양상으로 형성된다. 또한, 도전층(410)의 상부에는 보호막(420)이 형성된다. 또한, 도전층(410)은 비아 플러그(340)의 일부 노출된 표면상에도 형성된다. 따라서, 상기 도전층(410)은 비아 플러그(340)와 전기적으로 연결된다.Referring to FIG. 19, the conductive layer 410 and the passivation layer 420 are sequentially formed on the dielectric substrate 330 and the via plug 340 on which the micro tip 400 is formed. Accordingly, the conductive layer 410 surrounds the front surface of the micro tip 400 and is formed to apply an exposed surface of the dielectric substrate 330 between the micro tips 400. In addition, a passivation layer 420 is formed on the conductive layer 410. The conductive layer 410 is also formed on the partially exposed surface of the via plug 340. Thus, the conductive layer 410 is electrically connected to the via plug 340.

도전층(410)의 재질은 도전성 재질이라면 특별한 한정이 없을 것이나. 하부의 유전체 기판(330) 또는 마이크로 팁(400)과의 접합성을 고려하여 선택될 수 있다. 즉, 도전층(410)은 ITO, IZO 또는 AZO 등의 도전성 산화물로 구성될 수 있으며, 일반적인 금속으로 구성될 수 있다. 이외에도 상기 도전층(410)은 금속물의 다중층으로 형성될 수 있다. 예컨대, 텅스텐 또는 이의 합금으로 1차 도전층이 형성되고, 1차 도전층 상부에 금 또는 이의 합금으로 2차 도전층이 형성되어 적어도 2층의 도전물로 형성될 수도 있다.If the material of the conductive layer 410 is a conductive material is not particularly limited. It may be selected in consideration of the adhesion to the lower dielectric substrate 330 or the micro tip 400. That is, the conductive layer 410 may be made of a conductive oxide such as ITO, IZO, or AZO, and may be made of a general metal. In addition, the conductive layer 410 may be formed of multiple layers of metal. For example, a primary conductive layer may be formed of tungsten or an alloy thereof, and a secondary conductive layer may be formed of gold or an alloy thereof on the primary conductive layer to be formed of at least two conductive materials.

또한, 상기 보호막(420)은 부도체의 특성을 가진 물질이라면 어느 것이나 사용가능할 것이나, 도전층(410)과의 접합성 및 식각 선택비에 따라 적절히 선택될 수 있다. 상기 도전층(410)이 금속물로 형성된 경우, 상기 보호막은 산화물 또는 질화물로 구성됨이 바람직하다.In addition, any protective material 420 may be used as long as the material has a non-conductive property, but may be appropriately selected depending on the adhesion to the conductive layer 410 and the etching selectivity. When the conductive layer 410 is formed of a metal material, the protective film is preferably composed of an oxide or nitride.

도 20을 참조하면, 상기 도 19에 개시된 구조물에 대해 포토레지스트(430)를 도포한다. 포토레지스트(430)의 도포는 마이크로 팁들(400) 사이의 이격공간을 매립하는 양상으로 전개된다. 또한, 포토레지스트(430)는 마이크로 팁(400)의 최상위 부위를 완전히 덮지 않도록 도포된다. 따라서, 마이트로 팁들(400) 사이의 이격공간에 도포된 포토레지스트(430)의 높이는 마이크로 팁(400)의 말단부의 높이보다 낮도록 설정된다. 따라서, 마이크로 팁(400)의 말단부에 일부 도포되는 포토레지스트의 두께는 다른 부위에 도포된 포토레지스트이 두께보다 훨씬 낮은 양상을 가진다.Referring to FIG. 20, a photoresist 430 is applied to the structure disclosed in FIG. 19. Application of the photoresist 430 is developed to fill the space between the micro tips 400. In addition, the photoresist 430 is applied so as not to completely cover the top portion of the micro tip 400. Therefore, the height of the photoresist 430 applied to the spaced space between the tips 400 with the mite is set to be lower than the height of the distal end portion of the micro tip 400. Therefore, the thickness of the photoresist partially applied to the distal end of the micro tip 400 is much lower than the thickness of the photoresist applied to other portions.

도 21을 참조하면, 포토레지스트(430)가 도포된 영역에 대한 에치백 공정이 수행된다. 에치백을 통해 비교적 얇은 두께를 가지는 포토레지스트는 제거된다. 따라서, 마이크로 팁(400) 상부의 보호막 영역은 제거되고, 마이크로 팁(400)의 말단부에 도포된 도전층(410)이 노출된다.Referring to FIG. 21, an etch back process is performed on a region where the photoresist 430 is applied. The etch back removes the photoresist having a relatively thin thickness. Therefore, the protective layer region on the micro tip 400 is removed, and the conductive layer 410 applied to the distal end of the micro tip 400 is exposed.

도 22를 참조하면, 도포된 포토레지스트를 제거한다. 따라서, 마이크로 팁(400), 비아 플러그(340)의 일부 및 유전체 기판(330) 상에는 도전층(410)이 도포된다. 또한, 보호막(420)은 도전층(410) 상부에 도포되며, 마이크로 팁(400)의 말단부에 대응하는 영역에서 보호막은 제거된다. 따라서, 마이크로 팁(400)의 말단부에는 도전층(410)만 잔류한다. 따라서, 마이크로 팁(400)의 말단부 상에 노출된 도전층(410)에 의해 외부와 전기적 접촉이 발생될 수 있다.Referring to FIG. 22, the applied photoresist is removed. Accordingly, a conductive layer 410 is applied on the micro tip 400, a part of the via plug 340, and the dielectric substrate 330. In addition, the passivation layer 420 is applied on the conductive layer 410, and the passivation layer is removed in a region corresponding to the distal end of the micro tip 400. Therefore, only the conductive layer 410 remains at the distal end of the micro tip 400. Therefore, electrical contact with the outside may be generated by the conductive layer 410 exposed on the distal end of the micro tip 400.

또한, 상기 마이크로 팁(400)은 패터닝을 통해 규칙적인 배열을 가지며, 말단부가 뾰쪽한 팁의 형상을 가진다. 또한, 도전층(410)은 마이크로 팁(400)의 프로파일을 따라 형성되고, 도전층(410)의 상부에는 보호막(420)이 형성된다. In addition, the micro tip 400 has a regular arrangement through patterning, and has a tip shape with a distal tip. In addition, the conductive layer 410 is formed along the profile of the micro tip 400, and a protective film 420 is formed on the conductive layer 410.

도 23을 참조하면, 도전층(410)과 보호막(420)의 일부를 제거하여 유전체 기판(330)의 표면 일부를 노출시킨다. 상기 도 22에 도시된 구조물에 포토레지스트를 도포하고 통상의 리소그래피 공정을 이용하여 유전체 기판(330)이 형성된 영역을 오픈한다. 또한, 잔류하는 포토레지스트 패턴을 식각 마스크로 이용하여 식각 공정을 수행한다. 이를 통해 유전체 기판(330) 상에 형성된 도전층 및 보호막은 제거된다. 따라서, 유전체 기판(330)의 표면은 노출된다. Referring to FIG. 23, a portion of the surface of the dielectric substrate 330 is exposed by removing portions of the conductive layer 410 and the passivation layer 420. A photoresist is applied to the structure shown in FIG. 22 and the region in which the dielectric substrate 330 is formed is opened using a conventional lithography process. In addition, an etching process is performed using the remaining photoresist pattern as an etching mask. As a result, the conductive layer and the protective layer formed on the dielectric substrate 330 are removed. Thus, the surface of the dielectric substrate 330 is exposed.

결국, 아일랜드 타입의 비아 플러그(340) 상에 형성된 마이크로 팁(400)은 그 상부에 도포된 도전층(410)으로 인해 비아 플러그(340)와 전기적으로 연결된다. 비아 플러그(340)는 유전체 기판(330)을 관통하므로 유전체 기판(330)의 전면에 형성된 마이크로 팁(400)은 유전체 기판(330)의 배면과 전기적으로 연결된다.As a result, the micro tip 400 formed on the island type via plug 340 is electrically connected to the via plug 340 due to the conductive layer 410 applied thereon. Since the via plug 340 penetrates through the dielectric substrate 330, the micro tip 400 formed on the front surface of the dielectric substrate 330 is electrically connected to the rear surface of the dielectric substrate 330.

또한, 보호막(420) 및 도전층(410)의 분리 공정을 통해 각각의 마이크로 팁들(400)은 인접한 마이크로 팁과 전기적으로 절연된 상태를 유지할 수 있다. 이는 유전체 기판(330)을 관통하는 비아 플러그(340) 상에 배선 공정을 이용하여 개별적으로 마이크로 팁(400)을 전기적으로 제어할 수 있음을 의미한다.In addition, each of the micro tips 400 may be electrically insulated from the adjacent micro tips through the separation process of the passivation layer 420 and the conductive layer 410. This means that the micro tip 400 can be electrically controlled individually using a wiring process on the via plug 340 penetrating through the dielectric substrate 330.

또한, 각각의 마이크로 팁(400)은 인접한 마이크로 팁과 실질적으로 동일한 형상을 가지고, 규칙적인 배열을 가질 수 있다. 규칙적인 배열 형성의 여부는 비아 플러그의 형성 및 마이크로 로드의 형성 공정에 의해 결정된다. 따라서, 사용자는 적절한 패턴의 비아 플러그 및 마이크로 로드를 형성하여 원하는 패턴의 마이크로 팁을 형성할 수 있다.In addition, each micro tip 400 has a shape substantially the same as an adjacent micro tip, and may have a regular arrangement. Whether to form a regular array is determined by the formation of the via plug and the formation of the microrods. Thus, the user can form via plugs and micro rods in a suitable pattern to form a micro tip in a desired pattern.

도 24 내지 도 26은 본 발명의 제2 실시예에 따른 마이크로 팁 구조물의 다른 제조방법을 설명하기 위한 단면도들이다.24 to 26 are cross-sectional views illustrating another method of manufacturing the micro tip structure according to the second embodiment of the present invention.

먼저, 본 실시예의 도 18까지는 동일한 공정을 가진다. 따라서, 유전체 기판(330)을 관통하여 비아 플러그(340)가 형성되고, 비아 플러그(340) 상에는 마이크로 팁(400)이 형성된다.First, up to FIG. 18 of the present embodiment has the same process. Accordingly, the via plug 340 is formed through the dielectric substrate 330, and the micro tip 400 is formed on the via plug 340.

도 24를 참조하면, 상기 도 18에 개시된 구조물의 전면에 도전층(410)을 도포한다. 따라서, 도전층(410)은 마이크로 팁(400), 비아 플러그(340)의 노출된 영역 및 유전체 기판(330) 상에 형성된다.Referring to FIG. 24, a conductive layer 410 is coated on the entire surface of the structure disclosed in FIG. 18. Thus, conductive layer 410 is formed on micro tip 400, exposed regions of via plug 340, and dielectric substrate 330.

도 25를 참조하면, 통상의 패터닝 및 선택적 식각을 통해 유전체 기판(330) 상에 도포된 도전층을 제거한다. 이는 통상의 포토리소그래피 공정을 통해 용이하게 달성된다. 유전체 기판(330) 상에서의 도전층의 제거를 통해 마이크로 팁(400) 및 노출된 비아 플러그(340) 상에만 도전층(410)이 잔류한다.Referring to FIG. 25, the conductive layer applied on the dielectric substrate 330 is removed through conventional patterning and selective etching. This is readily accomplished through conventional photolithography processes. The removal of the conductive layer on the dielectric substrate 330 leaves the conductive layer 410 only on the micro tip 400 and the exposed via plug 340.

이어서, 보호막(420)을 도포한다. 보호막(420) 및 도전층(410)의 재질은 전술한 바와 동일하다.Next, the protective film 420 is applied. The material of the protective film 420 and the conductive layer 410 is the same as described above.

도 26을 참조하면, 마이크로 팁(400)의 말단 부위의 보호막(420)을 제거한다. 따라서, 마이크로 팁(400)의 말단 부위에는 도전층(410)이 노출된다.Referring to FIG. 26, the protective film 420 at the distal portion of the micro tip 400 is removed. Therefore, the conductive layer 410 is exposed at the distal portion of the micro tip 400.

마이크로 팁(400)의 말단 부위의 보호막의 제거는 상기 도 20 내지 도 22에서 설명된 바와 동일하다.Removal of the protective film at the distal portion of the micro tip 400 is the same as described in Figures 20 to 22 above.

즉, 포토레지스트의 도포 및 식각을 통해 마이크로 팁(400)의 말단 부위에 형성된 보호막의 제거가 수행되고, 잔류하는 포토레지스트의 제거를 통해 상기 도 26에 개시된 구조물을 얻을 수 있다.That is, the removal of the protective film formed at the distal portion of the micro tip 400 is performed through the application and etching of the photoresist, and the structure disclosed in FIG. 26 may be obtained by removing the remaining photoresist.

상기 도 26에서 각각의 마이크로 팁들(400)은 상호간에 분리된 상태로 형성된다. 또한, 각각의 마이크로 팁들(400)은 비아 플러그(340) 상에 형성된다. 또한, 마이크로 팁(400)의 상부에는 도전층(410)이 형성되며, 도전층(410) 상에는 보호막(420)이 형성된다. In FIG. 26, the micro tips 400 are formed to be separated from each other. In addition, each micro tip 400 is formed on a via plug 340. In addition, a conductive layer 410 is formed on the micro tip 400, and a protective film 420 is formed on the conductive layer 410.

특히, 도전층(420)은 마이크로 팁(400) 및 노출된 비아 플러그(340) 상에 형성되며, 인접한 마이크로 팁 상에 도포된 다른 도전층과 분리된다. 마이크로 팁(400)의 말단부에 도포된 도전층(410)은 외부로 노출된다. 이를 통해 마이크로 팁(400)을 이용하여 작업 대상물과 전기적 접촉을 달성할 수 있다.In particular, conductive layer 420 is formed on micro tip 400 and exposed via plug 340 and is separate from other conductive layers applied on adjacent micro tips. The conductive layer 410 applied to the distal end of the micro tip 400 is exposed to the outside. Through this, the micro tip 400 may be used to achieve electrical contact with the workpiece.

상술한 본 발명의 제2 실시예에 따르면, 미세 구조의 마이크로 팁은 다수개로 구비되며, 서로 동일한 사이즈와 형상을 가진다. 또한, 마이크로 팁에 도포된 도전층을 통해 작업 대상물과 전기적으로 접촉될 수 있다. 마이크로 팁 및 도포된 도전층은 이웃하는 다른 마이크로 팁과 전기적으로 절연된다. 또한, 마이크로 팁은 하부에 배치된 비아 플러그와 전기적으로 연결된다. 비아 플러그는 유전체 기판을 관통하므로 마이크로 팁은 유전체 기판의 배면과 전기적으로 연결될 수 있다. 따라서, 유전체 기판 상에 적절한 배선 공정을 통해 다양한 전기적 연결을 실현할 수 있다.According to the second embodiment of the present invention described above, the micro-tip having a microstructure is provided in plural, and has the same size and shape. It can also be in electrical contact with the workpiece through the conductive layer applied to the micro tip. The micro tip and applied conductive layer are electrically insulated from other neighboring micro tips. In addition, the micro tip is electrically connected to a via plug disposed underneath. The via plug passes through the dielectric substrate so the micro tip can be electrically connected to the backside of the dielectric substrate. Therefore, various electrical connections can be realized through an appropriate wiring process on the dielectric substrate.

또한, 본 발명에서 사용되는 용어 마이크로 팁은 마이크로 사이즈를 가지는 팁만으로 한정되어 해석되지 않는다. 즉, 마이크로 팁은 미세 사이즈를 가지는 팁을 통칭하는 용어로 해석되어야 할 것이다. 예컨대, 마이크로 팁은 나노 사이즈, 마이크로 사이즈 또는 밀리미터 사이즈를 가질 수 있을 것이다. 이외에도 당업자의 적용에 따라 마이크로 팁의 사이즈는 변경될 수 있을 것이다.In addition, the term micro tip used in the present invention is not limited to the tip having a micro size and is not interpreted. That is, the micro tip should be interpreted as a term collectively for a tip having a fine size. For example, the micro tip may have a nano size, micro size or millimeter size. In addition, the size of the microtip may be changed according to the application of those skilled in the art.

140, 370 : 마이크로 로드 150, 400 : 마이크로 팁
200, 410 : 도전층 210, 420 : 보호막
330 : 유전체 기판 340 : 비아 플러그140, 370: Micro Rod 150, 400: Micro Tip
200, 410: conductive layer 210, 420: protective film
330: dielectric substrate 340: via plug

Claims

A micro tip formed on the substrate and having a pointed shape;
A conductive layer formed on the micro tip; And
And a protective film formed on the conductive layer and exposing the conductive layer formed at an end of the micro tip.

The micro tip structure of claim 1, wherein the micro tip is made of the same material as the substrate.

The microtip structure of claim 1, wherein the microtip has the same shape as a neighboring microtip and has a regular arrangement.

The microtip structure of claim 1, wherein the substrate is silicon.

Forming a microrod through selective etching on the substrate;
Etching the micro rod to form a micro tip;
Sequentially forming a conductive layer and a protective film on the micro tip; And
Removing the protective film formed at the distal end of the micro tip to expose the conductive layer on the distal end of the micro tip.

The method of claim 5, wherein the forming of the microrods comprises:
Forming a mask layer on the substrate;
Selectively etching the mask layer to form a patterned mask layer;
And etching the substrate using the patterned mask layer as an etch mask to form the microrods.

The method of claim 5, wherein the etching of the microrods uses isotropic RIE etching.

The method of claim 5, wherein the removing of the protective film formed on the distal end of the micro tip,
Applying a photoresist filling the space between the micro tips; And
And removing the protective film formed on the end portion of the micro tip through an etch back process on the photoresist.

The method of claim 8, wherein the photoresist filling the space between the micro tips is set so that its height is lower than the height of the distal end of the micro tip.

The method of claim 5, wherein the forming of the microrods comprises:
Forming a photoresist pattern on the substrate; And
And etching the substrate by using the photoresist pattern as an etching mask to form the microrods.

Dielectric substrates;
A via plug penetrating the dielectric substrate and configured of a conductive material;
A micro tip formed on the via plug and having a pointed shape;
A conductive layer formed on the micro tip; And
A protective film formed on the conductive layer,
And the conductive layer is physically separated from other conductive layers formed on a neighboring micro tip, and the conductive layer formed at the distal end of the micro tip is exposed.

12. The microtip structure of claim 11, wherein the conductive layer is formed on an exposed surface of the via plug to be in electrical connection with the via plug.

12. The microtip structure of claim 11, wherein the conductive layer is formed for each micro tip and is physically separated from other conductive layers formed on neighboring micro tips.

12. The microtip structure as recited in claim 11, wherein said dielectric substrate is a glass substrate and said microtip is made of silicon.

Forming a dielectric substrate filling the groove portion on the patterned first substrate;
Filling gaps between the spaces of the dielectric substrate and forming a via plug penetrating the dielectric substrate;
Etching the opposite side of the groove of the first substrate to form a micro tip;
Sequentially forming a conductive layer and a protective film on the micro tip; And
Separating the conductive layers formed on each of the micro tips from each other.

The method of claim 15, wherein forming the dielectric substrate comprises:
Patterning the first substrate to form the grooves;
Disposing a second substrate on a groove of the first substrate;
Reflowing the second substrate and allowing a portion of the second substrate to bury the groove portion; And
And removing the second substrate on the groove portion through the planarization process of the second substrate to leave the dielectric substrate filling the groove portion.

The method of claim 15, wherein forming the via plug comprises:
Removing protrusions of the first substrate between the dielectric substrates; And
And embedding a conductive material in a portion from which the protruding portion of the first substrate is removed.

The method of claim 15, wherein forming the micro tip,
Forming a mask layer on an opposite side of the groove of the first substrate;
Patterning the mask layer;
Etching the first substrate on the exposed portion of the dielectric substrate using the patterned mask layer as an etch mask to form a microrod; And
And etching the microrods.

The method of claim 18, wherein the etching of the first substrate is performed to expose a portion of the surface of the via plug.

The method of claim 15, wherein the micro tip is formed on the via plug, and the conductive layer formed on the micro tip is electrically connected to the via plug.