KR20130065911A - 어레이형 신호 샘플링 장치 및 방법 - Google Patents

어레이형 신호 샘플링 장치 및 방법 Download PDF

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Abstract

본 발명은 어레이형 신호 샘플링 장치 및 방법에 관한 것으로, 본 발명에 따른 장치는 미리 정해진 주기에 대해 구간 별로 나누어 동작하는 복수 개의 신호 샘플링 모듈, 상기 복수 개의 신호 샘플링 모듈과 각각 연결되어 전파 신호를 송신하는 복수 개의 신호 송신부, 그리고 상기 복수 개의 신호 샘플링 모듈과 각각 연결되어 상기 송신된 전파 신호에 대한 응답 신호를 수신하는 복수 개의 신호 수신부를 포함한다. 본 발명에 의하면, 샘플링 클록을 지연하여 종래보다 용이하게 고해상도의 샘플링이 가능하고 대면적을 종래보다 적은 회수로 스캔하여 짧은 시간에 탐사할 수 있는 장점이 있다.

Description

어레이형 신호 샘플링 장치 및 방법{Array Type Signal Sampling Apparatus and Method}
본 발명은 신호 샘플링 장치 및 방법에 관한 것으로, 보다 자세하게는 FPGA(Field Programmable Gate Array) 내부에 존재하는 DCM(Digital Clock Manager)을 이용한 신호 샘플링 모듈을 복수 개 구비한 어레이형 신호 샘플링 장치 및 방법에 관한 것이다.
종래 샘플링 클록 발생기 회로는 도 1(a)에 예시한 것과 같이 인버터를 7개 사용하거나 도 1(b)에 예시한 것과 같이 링 발진기에 의해 샘플링 클록 신호를 발생하는 방식이 이용되었다.
그런데 이러한 종래 방식에 의할 경우 외부 클록의 주기에 따라 클록의 단계를 나누어 데이터 샘플링을 하게 된다. 그런데 외부 클록(CLK)의 주기가 늘어나게 될 경우, 그에 따라 샘플링 클록이 지연되게 되고, 그로 인해서 인버터의 수가 함께 늘어날 수 밖에 없는 문제점이 있었다.
한편 일반적으로 현장에서 지하 탐사 레이더(Ground-Penetrating Radar:GPR) 시스템을 이용하여 지하 탐사 작업을 수행할 때 1대의 지하 탐사 레이더 장치를 이용하여 넓은 면적을 탐사할 경우 여러 차례 왕복하면서 스캔을 해야 하므로 작업 시간이 많이 소요되는 문제점이 있었다.
따라서 본 발명이 해결하고자 하는 기술적 과제는 FPGA(Field Programmable Gate Array) 내부에 존재하는 DCM(Digital Clock Manager)을 이용하여 샘플링 클록을 지연하여 종래보다 용이하게 고해상도의 샘플링이 가능하고 대면적을 짧은 시간에 탐사할 수 있는 신호 샘플링 모듈을 복수 개 구비한 어레이형 신호 샘플링 장치 및 방법을 제공하는 것이다.
상기한 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 어레이형 신호 샘플링 장치는, 미리 정해진 주기에 대해 구간 별로 나누어 동작하는 복수 개의 신호 샘플링 모듈, 상기 복수 개의 신호 샘플링 모듈과 각각 연결되어 전파 신호를 송신하는 복수 개의 신호 송신부, 그리고 상기 복수 개의 신호 샘플링 모듈과 각각 연결되어 상기 송신된 전파 신호에 대한 응답 신호를 수신하는 복수 개의 신호 수신부를 포함하고, 상기 복수 개의 신호 송신부와 상기 복수 개의 신호 수신부는 탐사 대상을 스캔하는 방향을 종방향으로 할 때 횡방향으로 신호 송신부와 신호 수신부가 교차 배치되고, 상기 복수 개의 신호 샘플링 모듈은, 시스템 클록 신호를 입력받아 트리거 신호를 발생하는 트리거 신호 발생부, 상기 트리거 신호가 입력될 때마다 상기 시스템 클록 신호를 소정의 지연 시간만큼 지연시켜 시스템 지연 클록 신호를 발생하여 출력하는 클록 위상 지연부, 상기 시스템 지연 클록 신호에 따라 응답 신호에 대한 데이터 샘플링을 수행하는 아날로그 디지털 컨버터부, 상기 시스템 지연 클록 신호 중에서 i 번째로 발생한 시스템 지연 클록 신호(여기서, i=1, 2, …, m)에서 샘플링된 n개의 데이터를 메모리의 i 번째 열에 순서대로 저장하는 샘플링 데이터 저장부, 그리고 상기 메모리에 저장된 샘플링 데이터를 상기 메모리의 제1 번째 행에 저장된 데이터부터 제n 번째 행에 저장된 데이터까지 순서대로 출력하는 샘플링 데이터 출력부를 포함한다.
상기 장치는, 상기 소정의 지연 시간을 상기 트리거 신호가 입력될 때마다 소정 단위 시간만큼 증가시키는 클록 위상 지연 제어부를 더 포함할 수 있다.
상기 i 번째로 발생하는 시스템 지연 클록 신호는 상기 시스템 클록 신호에 대해 (i-1)×Δt 시간만큼 지연되어 출력될 수 있다.
상기 클록 위상 지연부는 FPGA(Field Programmable Gate Array)의 DCM(Digital Clock Manager)을 이용하여 구현될 수 있다.
상기한 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 어레이형 신호 샘플링 방법은, 복수 개의 신호 샘플링 모듈이 미리 정해진 주기에 대해 구간 별로 나누어 각각 신호 송신부와 신호 수신부를 동작시켜 전파 신호를 송신시키고, 상기 송신된 전파 신호에 대한 응답 신호를 수신하는 단계, 그리고 상기 복수 개의 신호 샘플링 모듈이 상기 응답 신호에 대한 샘플링 동작을 수행하는 단계를 포함하며, 상기 복수 개의 신호 송신부와 상기 복수 개의 신호 수신부는 탐사 대상을 스캔하는 방향을 종방향으로 할 때 횡방향으로 신호 송신부와 신호 수신부가 교차 배치되고, 상기 응답 신호에 대한 샘플링 동작을 수행하는 단계는, 시스템 클록 신호를 입력받아 트리거 신호를 발생하는 단계, 상기 트리거 신호가 입력될 때마다 상기 시스템 클록 신호를 소정의 지연 시간만큼 지연시켜 시스템 지연 클록 신호를 발생하여 출력하는 단계, 상기 시스템 지연 클록 신호에 따라 상기 응답 신호에 대한 데이터 샘플링을 수행하는 단계, 상기 시스템 지연 클록 신호 중에서 i 번째로 발생한 시스템 지연 클록 신호(여기서, i=1, 2, …, m)에서 샘플링된 n개의 데이터를 메모리의 i 번째 열에 순서대로 저장하는 단계, 그리고 상기 메모리에 저장된 샘플링 데이터를 상기 메모리의 제1 번째 행에 저장된 데이터부터 제n 번째 행에 저장된 데이터까지 순서대로 출력하는 단계를 포함한다.
상기 방법은, 상기 소정의 지연 시간을 상기 트리거 신호가 입력될 때마다 소정 단위 시간만큼 증가시키는 단계를 더 포함할 수 있다.
상기 i 번째로 발생하는 시스템 지연 클록 신호는 상기 시스템 클록 신호에 대해 (i-1)×Δt 시간만큼 지연되어 출력될 수 있다.
상기 시스템 지연 클록 신호를 발생하여 출력하는 단계는 FPGA(Field Programmable Gate Array)의 DCM(Digital Clock Manager)을 이용하여 구현될 수 있다.
본 발명에 의하면, 샘플링 클록을 지연하여 종래보다 용이하게 고해상도의 샘플링이 가능하고 대면적을 종래보다 적은 회수로 스캔하여 짧은 시간에 탐사할 수 있는 장점이 있다.
도 1은 종래의 샘플링 클록 발생기 회로 및 이를 이용한 데이터 수신기를 나타낸 도면이다.
도 2는 종래 방식에 따른 신호 샘플링 클록 신호의 파형을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 신호 샘플링 모듈을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 신호 샘플링 모듈에서의 신호 샘플링 동작을 설명하기 위해 제공되는 신호 파형도이다.
도 5는 본 발명의 일 실시예에 따른 신호 샘플링 모듈에서 사용되는 데이터 구조를 예시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 신호 샘플링 모듈을 통해 획득된 샘플링 데이터를 이용하여 구현된 수신 신호 파형도이다.
도 7은 본 발명의 일 실시예에 따른 신호 샘플링 모듈을 복수 개 구비한 어레이형 신호 샘플링 장치를 설명하기 위해 제공되는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 어레이형 신호 샘플링 장치의 동작을 설명하기 위해 제공되는 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 어레이형 신호 샘플링 장치가 면 단위의 공간 탐사를 수행하는 예를 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 어레이형 신호 샘플링 장치를 이용한 지하 탐사에서 얻어진 신호 샘플링 결과를 예시한 도면이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 신호 샘플링 모듈을 나타낸 도면이다.
도 3을 참고하면, 본 발명에 따른 신호 샘플링 모듈(100)은 트리거 신호 발생부(110), 클록 위상 지연부(120), 클록 위상 지연 제어부(130), 아날로그 디지털 컨버터부(140), 샘플링 데이터 저장부(150) 및 샘플링 데이터 출력부(160)를 포함할 수 있다. 그리고 신호 샘플링 모듈(100)은 FPGA(Field Programmable Gate Array)를 이용하여 구현될 수 있다.
도 4는 본 발명의 일 실시예에 따른 신호 샘플링 모듈에서의 신호 샘플링 동작을 설명하기 위해 제공되는 신호 파형도이다.
도 3 및 도 4를 참고하면, 먼저 트리거 신호 발생부(110)는 일반적인 오실레이터(도시하지 않음)로부터 시스템 클록 신호(CLKS)가 발생되어 입력되면 트리거 신호(trigger)를 발생시킨다.
도 4에서는 시스템 클록 신호(CLKS)가 n번 클록될 때마다 트리거 신호(trigger)가 발생되도록 구현된 경우가 예시되어 있다.
클록 위상 지연부(120)는 트리거 신호(trigger)가 입력될 때마다 시스템 클록 신호(CLKS)를 소정의 지연 시간만큼 지연시켜 시스템 지연 클록 신호(CLKD)를 발생하여 출력시킨다. 도 4에서는 첫 번째 발생한 시스템 지연 클록 신호(CLKD1)는 지연 시간을 '0'으로 하여 시스템 클록 신호 그대로 출력되고, 두 번째 발생한 시스템 지연 클록 신호(CLKD2)는 미리 설정된 지연 시간 'Δt' 만큼 시스템 클록 신호(CLKS)를 지연시켜서 출력된다. 그리고 마지막으로 m 번째 발생한 시스템 지연 클록 신호(CLKDm)는 '(m-1)×Δt' 만큼 시스템 클록 신호(CLKS)를 지연시켜서 출력되게 된다. 즉 i 번째로 발생한 시스템 지연 클록 신호(CLKDi)(여기서, i=1, 2, …, m)는 시스템 클록 신호(CLKS)에 대해 (i-1)×Δt 시간만큼 지연되어 출력되게 된다. 한편 클록 위상 지연부(120)는 FPGA(Field Programmable Gate Array)의 DCM(Digital Clock Manager)을 이용하여 구현될 수 있다.
클록 위상 지연 제어부(130)는 트리거 신호(trigger)가 입력될 때마다 시스템 지연 클록 신호(CLKD)를 시스템 클록 신호(CLKS)에 대해 지연시키는 지연 시간을 미리 정해진 단위 시간(Δt)만큼 증가시키도록 클록 위상 지연부(120)를 제어한다. 여기서 단위 시간(Δt)은 설계자에 의해 설정될 수 있다.
아날로그 디지털 컨버터부(140)는 시스템 지연 클록 신호(CLKD)에 따라 외부 입력 신호에 대한 데이터 샘플링을 수행한다. 보다 자세하게는 시스템 지연 클록 신호(CLKD)의 상승 에지마다 데이터 샘플링을 수행할 수 있으며, 도 4에서는 각 트리거 신호에 의해 발생되는 시스템 지연 클록 신호(CLKD)마다 n번씩 데이터 샘플링이 수행되도록 구현된 예가 도시되어 있다.
샘플링 데이터 저장부(150)는 시스템 지연 클록 신호(CLKD) 중에서 i 번째로 발생한 시스템 지연 클록 신호(CLKDi)(여기서, i=1, 2, …, m)에서 샘플링된 n개의 데이터를 메모리(도시하지 않음)의 i 번째 열에 순서대로 저장하는 기능을 수행한다.
도 5는 본 발명의 일 실시예에 따른 메모리 데이터 저장 구조를 예시한 도면이다.
도 5를 참고하면, 샘플링 데이터 저장부(150)는 1 번째로 발생한 시스템 지연 클록 신호(CLKD1)에서 샘플링된 n개의 데이터(DATA1 ,1, DATA1 ,2, … DATA1 ,N)를 메모리의 1번째 열에 순서대로 저장하고, 2 번째로 발생한 시스템 지연 클록 신호(CLKD2)에서 샘플링된 n개의 데이터(DATA2 ,1, DATA2 ,2, … DATA2 ,N)를 메모리의 2번째 열에 순서대로 저장하며, m 번째로 발생한 시스템 지연 클록 신호(CLKDm)에서 샘플링된 n개의 데이터(DATAm ,1, DATAm ,2, … DATAm ,N)를 메모리의 m 번째 열에 순서대로 저장한다.
샘플링 데이터 출력부(160)는 메모리에 저장된 샘플링 데이터를 메모리의 제1 번째 행에 저장된 데이터부터 제n 번째 행에 저장된 데이터까지 순서대로 출력하는 기능을 수행한다. 즉 DATA1 ,1, DATA2 ,1, …, DATAm ,1, DATA1 ,2, DATA2 ,2, …, DATAm,2, …, DATA1 ,N, DATA2 ,N, …, DATAm ,N 순서대로 샘플링 데이터를 취합하여 출력함으로써 도 6에 예시한 것과 같이 외부 입력 신호의 수신 파형이 복원될 수 있다.
도 7은 본 발명의 일 실시예에 따른 신호 샘플링 모듈을 복수 개 구비한 어레이형 신호 샘플링 장치를 설명하기 위해 제공되는 블록도이고, 도 8은 본 발명의 일 실시예에 따른 어레이형 신호 샘플링 장치의 동작을 설명하기 위해 제공되는 타이밍도이다.
도 7을 참고하면 본 발명에 따른 어레이형 신호 샘플링 장치는 주제어부(400), 복수 개의 신호 샘플링 모듈(100a, 100b, …, 100n), 복수 개의 신호 송신부(200a, 200b, …, 200n), 복수 개의 신호 수신부(300a, 300b, …, 300n)를 포함하고, 샘플링 데이터를 호스트 장치(500)에 제공할 수 있다.
호스트 장치(500)는 어레이형 신호 샘플링 장치에서 획득된 샘플링 데이터를 화면에 표시할 수 있으며, 개인용 데스크탑 컴퓨터, 노트북 뿐만 아니라 스마트폰, 웹 패드 등과 같은 무선 휴대 단말기 등을 포함할 수도 있다.
먼저 주제어부(400)는 도 8에 예시된 것과 같은 메인 트리거 신호의 주기를 신호 샘플링 모듈의 개수에 따라 시 분할하여 신호 샘플링 모듈(100a, 100b, …, 100n)을 분할된 시간 구간마다 각각 동작시킨다. 예컨대 메인 트리거 신호의 주기가 i 초(sec)인 경우 제1 신호 샘플링 모듈(100a)에서부터 동작시키고, 제1 신호 샘플링 모듈(100a)의 동작이 완료되면 다음 제2 신호 샘플링 모듈(100b)을 동작시키는 방식으로 순차적으로 제n 신호 샘플링 모듈(100n)까지 메인 트리거 신호의 주기동안 순차적으로 동작시킨다. 그리고 다시 메인 트리거 신호가 새로 입력되면 제1 신호 샘플링 모듈(100a)에서부터 제n 신호 샘플링 모듈(100n)까지 순차적으로 동작시킬 수 있다.
여기서 어레이형 신호 샘플링 장치에 장착할 수 있는 신호 샘플링 모듈(100a, 100b, …, 100n)의 개수(n)는 메인 트리거 신호의 주기가 길어질수록 늘어날 수 있으며, 아울러 신호 송신부(200a, 200b, …, 200n)에서 송신된 전파 신호가 매질에서 반사된 응답 신호를 신호 수신부(300a, 300b, …, 300n)가 수신하는데 걸리는 시간이 짧을수록 늘어날 수 있다. 따라서 어레이형 신호 샘플링 장치 설계자는 메인 트리거 신호의 주기와 신호 송수신 시간을 고려하여 신호 샘플링 모듈(100a, 100b, …, 100n)의 개수(n)를 조정할 수 있다.
한편 신호 샘플링 모듈(100a, 100b, …, 100n)은 주제어부(400)의 제어에 따라 신호 송신부(200a, 200b, …, 200n)를 구동하여 펄스 신호를 송신하고, 신호 수신부(300a, 300b, …, 300n)를 통해 수신되는 응답 신호에 대한 샘플링 동작을 도 3 내지 도 6에서 설명한 방법에 의해 각각 수행한다.
어레이형 신호 샘플링 장치가 탐사 대상을 스캔하는 방향을 종방향으로 가정하면, 신호 송신부(200a, 200b, …, 200n)와 신호 수신부(300a, 300b, …, 300n)는 횡방향으로 교차 배치될 수 있다. 그리고 신호 송신부(200a, 200b, …, 200n)와 신호 수신부(300a, 300b, …, 300n)는 각각 한 쌍이 신호 샘플링 모듈(100a, 100b, …, 100n)과 연결되어 전파 신호 송신 및 그에 따른 응답 신호 수신 동작을 수행할 수 있다.
도 9는 본 발명의 일 실시예에 따른 어레이형 신호 샘플링 장치가 면 단위의 공간 탐사를 수행하는 예를 나타낸 도면이다.
도 9를 참고하면, 복수 개의 신호 샘플링 모듈(100a, 100b, …, 100n)은 어레이형 신호 샘플링 장치가 탐사 대상을 스캔하는 방향에 대해 횡방향으로 구역을 나누어 각각 신호 송신부(200a, 200b, …, 200n)를 통해 송신 전파 신호를 방사하고 신호 수신부(300a, 300b, …, 300n)를 통해 반사된 응답 신호를 수신하는 동작을 교차로 수행함으로써, 어레이형 신호 샘플링 장치에서는 1회 스캔 방향으로 이동할 때 탐사 대상 지역에 대해서 면 단위로 신호 샘플링을 수행할 수 있다. 따라서 1회 스캔만으로도 종래 1대의 신호 샘플링 모듈을 이용하여 탐사할 때보다 n 배로 탐사 면적을 넓게 할 수 있다.
도 10은 본 발명의 일 실시예에 따른 어레이형 신호 샘플링 장치를 이용한 지하 탐사에서 얻어진 신호 샘플링 결과를 예시한 도면이다.
도 10에서는 3대의 신호 샘플링 모듈을 이용하여 탐사 대상 지역을 탐사하여 획득한 신호 샘플링 결과를 예시하였다. 종래에는 이와 같은 결과를 얻기 위해서는 3번의 스캔 동작을 수행하여야 했으나, 본 발명에 따른 어레이형 신호 샘플링 장치에 의하면 도 10에 예시한 것과 같은 신호 샘플링 결과를 1회 스캔만으로 획득할 수 있다.
본 발명의 실시예는 다양한 컴퓨터로 구현되는 동작을 수행하기 위한 프로그램 명령을 포함하는 컴퓨터로 읽을 수 있는 매체를 포함한다. 이 매체는 지금까지 설명한 어레이형 신호 샘플링 방법을 실행시키기 위한 프로그램을 기록한다. 이 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 이러한 매체의 예에는 하드디스크, 플로피디스크 및 자기 테이프와 같은 자기 매체, CD 및 DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 자기-광 매체, 롬, 램, 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 구성된 하드웨어 장치 등이 있다. 또는 이러한 매체는 프로그램 명령, 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수 있다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (8)

  1. 미리 정해진 주기에 대해 구간 별로 나누어 동작하는 복수 개의 신호 샘플링 모듈,
    상기 복수 개의 신호 샘플링 모듈과 각각 연결되어 전파 신호를 송신하는 복수 개의 신호 송신부, 그리고
    상기 복수 개의 신호 샘플링 모듈과 각각 연결되어 상기 송신된 전파 신호에 대한 응답 신호를 수신하는 복수 개의 신호 수신부를 포함하고,
    상기 복수 개의 신호 송신부와 상기 복수 개의 신호 수신부는 탐사 대상을 스캔하는 방향을 종방향으로 할 때 횡방향으로 신호 송신부와 신호 수신부가 교차 배치되고,
    상기 복수 개의 신호 샘플링 모듈은,
    시스템 클록 신호를 입력받아 트리거 신호를 발생하는 트리거 신호 발생부,
    상기 트리거 신호가 입력될 때마다 상기 시스템 클록 신호를 소정의 지연 시간만큼 지연시켜 시스템 지연 클록 신호를 발생하여 출력하는 클록 위상 지연부,
    상기 시스템 지연 클록 신호에 따라 응답 신호에 대한 데이터 샘플링을 수행하는 아날로그 디지털 컨버터부,
    상기 시스템 지연 클록 신호 중에서 i 번째로 발생한 시스템 지연 클록 신호(여기서, i=1, 2, …, m)에서 샘플링된 n개의 데이터를 메모리의 i 번째 열에 순서대로 저장하는 샘플링 데이터 저장부, 그리고
    상기 메모리에 저장된 샘플링 데이터를 상기 메모리의 제1 번째 행에 저장된 데이터부터 제n 번째 행에 저장된 데이터까지 순서대로 출력하는 샘플링 데이터 출력부를 포함하는 것을 특징으로 하는 어레이형 신호 샘플링 장치.
  2. 제 1 항에서,
    상기 소정의 지연 시간을 상기 트리거 신호가 입력될 때마다 소정 단위 시간만큼 증가시키는 클록 위상 지연 제어부를 더 포함하는 것을 특징으로 하는 어레이형 신호 샘플링 장치.
  3. 제 2 항에서,
    상기 i 번째로 발생하는 시스템 지연 클록 신호는 상기 시스템 클록 신호에 대해 (i-1)×Δt 시간만큼 지연되어 출력되는 것을 특징으로 하는 어레이형 신호 샘플링 장치.
  4. 제 3 항에서,
    상기 클록 위상 지연부는 FPGA(Field Programmable Gate Array)의 DCM(Digital Clock Manager)을 이용하여 구현되는 것을 특징으로 하는 어레이형 신호 샘플링 장치.
  5. 복수 개의 신호 샘플링 모듈이 미리 정해진 주기에 대해 구간 별로 나누어 각각 신호 송신부와 신호 수신부를 동작시켜 전파 신호를 송신시키고, 상기 송신된 전파 신호에 대한 응답 신호를 수신하는 단계, 그리고
    상기 복수 개의 신호 샘플링 모듈이 상기 응답 신호에 대한 샘플링 동작을 수행하는 단계를 포함하며,
    상기 복수 개의 신호 송신부와 상기 복수 개의 신호 수신부는 탐사 대상을 스캔하는 방향을 종방향으로 할 때 횡방향으로 신호 송신부와 신호 수신부가 교차 배치되고,
    상기 응답 신호에 대한 샘플링 동작을 수행하는 단계는,
    시스템 클록 신호를 입력받아 트리거 신호를 발생하는 단계,
    상기 트리거 신호가 입력될 때마다 상기 시스템 클록 신호를 소정의 지연 시간만큼 지연시켜 시스템 지연 클록 신호를 발생하여 출력하는 단계,
    상기 시스템 지연 클록 신호에 따라 상기 응답 신호에 대한 데이터 샘플링을 수행하는 단계,
    상기 시스템 지연 클록 신호 중에서 i 번째로 발생한 시스템 지연 클록 신호(여기서, i=1, 2, …, m)에서 샘플링된 n개의 데이터를 메모리의 i 번째 열에 순서대로 저장하는 단계, 그리고
    상기 메모리에 저장된 샘플링 데이터를 상기 메모리의 제1 번째 행에 저장된 데이터부터 제n 번째 행에 저장된 데이터까지 순서대로 출력하는 단계를 포함하는 것을 특징으로 하는 어레이형 신호 샘플링 방법.
  6. 제 5 항에서,
    상기 소정의 지연 시간을 상기 트리거 신호가 입력될 때마다 소정 단위 시간만큼 증가시키는 단계를 더 포함하는 것을 특징으로 하는 어레이형 신호 샘플링 방법.
  7. 제 6 항에서,
    상기 i 번째로 발생하는 시스템 지연 클록 신호는 상기 시스템 클록 신호에 대해 (i-1)×Δt 시간만큼 지연되어 출력되는 것을 특징으로 하는 어레이형 신호 샘플링 방법.
  8. 제 7 항에서,
    상기 시스템 지연 클록 신호를 발생하여 출력하는 단계는 FPGA(Field Programmable Gate Array)의 DCM(Digital Clock Manager)을 이용하여 구현되는 것을 특징으로 하는 어레이형 신호 샘플링 방법.
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