KR20130062041A - 웨이퍼 표시자 마킹 방법 - Google Patents

Abstract

본 발명은 개별 칩으로 분할된 웨이퍼의 불량 칩 분류를 위한 위한 웨이퍼 표시자 마킹 방법으로서, 본 발명의 목적은 웨이퍼 공정 중 웨이퍼 크랙(crack)과 같이 예기치 못한 공정 어택(attack)이 발생하더라도 이에 상관없이 불량이 발생된 칩의 위치 정보를 정확히 인식하여 불량 칩을 분류할 수 있도록 하는 웨이퍼 표시자 마킹 방법을 제공하는 것이다.
본 발명에 따른 웨이퍼 표시자 마킹 방법은, 웨이퍼의 일측 면에 접착비닐을 부착하는 단계와; 상기 접착비닐이 부착된 웨이퍼의 타측 면에 스크라이브 라인(Scribe Line)을 형성하는 단계와; 상기 스크라이브 라인을 따라 상기 웨이퍼를 복수의 개별 칩으로 분할하는 단계와; 상기 접착비닐에 상기 개별 칩으로 분할된 웨이퍼가 부착된 상태에서 상기 접착비닐을 사방으로 확장시키는 단계; 및 상기 접착비닐의 확장을 완전히 완료한 후에 상기 접착비닐에 적어도 두 개의 표시자를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

웨이퍼 표시자 마킹 방법{METHOD FOR MARKING A WAFER ALIGNMENT KEY}

본 발명은 개별 칩으로 분할된 웨이퍼의 불량 칩 분류를 위한 웨이퍼 표시자 마킹 방법으로서, 보다 상세하게는 웨이퍼 크랙(crack) 등이 발생하더라도 이에 상관없이 불량 칩의 위치 정보를 정확히 인식할 수 있도록 하는 웨이퍼 표시자 마킹 방법에 관한 것이다.

웨이퍼(Wafer)는 실리콘이나 갈륨비소 등의 단결정 잉곳(Ingot)을 얇게 썬 둥근 판으로서, 웨이퍼 상에는 일반적으로 일련의 반도체 공정을 통해 일정한 패턴들이 형성된다. 반도체 공정은 증착 및 식각등의 공정을 반복하여 다층의 물질층 패턴을 형성하는 공정으로, 마스크(레티클)상에 설계된 패턴들을 반도체 기판상에 구현하는 포토리소그라피 공정이 필수적으로 이용된다. 이러한 포토리소그라피 공정을 사용하여 다층의 물질층 패턴을 형성할 때, 하위 물질층과 상위 물질층을 정렬시키고 각 층간에 발생한 오정렬값을 측정하기 위하여 웨이퍼 표면 상에 "표시자 내지 얼라인먼트 키(alignment key)"라 불리우는 얼라인 수단을 형성하는 것이 일반적이다.

전술한 반도체 공정을 마친 웨이퍼는 뒷면에 접착비닐(접착테입)을 부착시킨 후 다이싱(Dicing) 공정을 거치면서 다수 개의 개별 칩으로 나뉘어지는데, 이렇게 수득되는 개별 반도체 칩에는 표면 결함 내지 오염과 같은 칩 불량이 없어야 하는 바, 개별 칩으로 분할된 웨이퍼는 불량 유무 검사를 수행하여 불량이 존재하는 개별 칩을 선별하는 분류작업이 이루어지게 된다. 이 때, 불량 칩 분류작업을 수행하기 위해서는 불량이 발생한 칩의 정확한 위치를 파악하는 것이 필요한데, 종래에는 도 1과 같이 웨이퍼에 형성된 얼라인먼트 키를 이용하여 이를 기준으로 불량 칩의 위치 정보 즉, 좌표값을 획득하고 있다.

도 1은 종래 웨이퍼 상의 불량 발생 지점의 좌표를 인식하기 위해 마킹된 얼라인먼트 키를 보여주는 일 예이다. 도 1에서 알 수 있듯이, 종래는 불량 칩 검사 및 분류를 위해 웨이퍼(1)에 직접 얼라인먼트 키(2a,2b)를 형성하되, 적어도 두 개의 얼라인먼트 키(2a,2b)를 형성하여 좌표 검출을 위한 기준으로 사용하였다. 이는, 웨이퍼(1)에 하나의 얼라인먼트 키(2a)만을 형성하게 되면 좌표 인식이 불가하기 때문이다.

그러나, 종래와 같이 웨이퍼에 얼라인먼트 키를 마킹하고 이를 이용하여 불량 칩의 좌표를 선별하는 방법에 따를 경우 다음과 같은 문제점이 발생하였다.

도 2는 접착비닐(3)이 부착된 웨이퍼에 크랙(4)이 발생된 일 예를 보여주는 도면이다. 도 2와 같이 웨이퍼 크랙(crack:4)과 같은 공정 어택(attack)으로 인해 기준점 역할을 하는 얼라인먼트 키(2b)가 하나라도 손상될 경우, 인식할 수 있는 얼라인먼트 키가 없으므로 좌표를 판별하지 못하여 불량 칩 선별이 불가능하게 되고 결국 해당 웨이퍼(1)를 폐기해야 하는 비효율적인 문제점이 있었다.

전술한 문제점을 보완하기 위하여 실제 반도체 공정에서는 도 3과 같이 여러 개의 얼라인먼트 키(5a,5b,5c,5d)를 웨이퍼에 마킹하는 방법을 사용하고 있다. 도 3은 종래 웨이퍼 상의 불량 발생 지점의 좌표를 인식하기 위해 마킹된 얼라인먼트 키(5a,5b,5c,5d)의 또 다른 실시예이다.

그러나, 도 3과 같이 많은 수의 얼라인먼트 키(5a,5b,5c,5d)를 웨이퍼(1)에 마킹하여 기준점으로 사용할 경우 다음과 같은 또 다른 문제점이 있었다. 즉, 종래는 얼라인먼트 키를 웨이퍼(1)에 직접 마킹하는 방식을 취함에 따라, 많은 수의 얼라인먼트 키(5a,5b,5c,5d)를 형성하게 되면 얼라인먼트 키(5a,5b,5c,5d)가 마킹된 칩은 더이상 양품의 칩으로 사용할 수 없게 되는 바, 생산 효율이 매우 저하되고 공정 비용이 증대되었다. 또한, 웨이퍼(1)에 얼라인먼트 키를 여러 개로 형성하더라도 모든 얼라인먼트 키(5a,5b,5c,5d)에 크랙이 발생할 확률은 여전히 존재하는 바 근본적인 해결책으로는 미흡한 한계가 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 웨이퍼 공정 중 웨이퍼 크랙(crack)과 같이 예기치 못한 공정 어택(attack)이 발생하더라도 이에 상관없이 불량이 발생된 칩의 위치 정보를 정확히 인식하여 불량 칩을 분류할 수 있도록 하는 웨이퍼 표시자 마킹 방법을 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명에 따른 웨이퍼 표시자 마킹 방법은, 웨이퍼의 일측 면에 접착비닐을 부착하는 단계와; 상기 접착비닐이 부착된 웨이퍼의 타측 면에 스크라이브 라인(Scribe Line)을 형성하는 단계와; 상기 스크라이브 라인을 따라 상기 웨이퍼를 복수의 개별 칩으로 분할하는 단계와; 상기 접착비닐에 상기 개별 칩으로 분할된 웨이퍼가 부착된 상태에서 상기 접착비닐을 사방으로 확장시키는 단계; 및 상기 접착비닐의 확장을 완전히 완료한 후에 상기 접착비닐에 적어도 두 개의 표시자를 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 따른 웨이퍼 표시자 마킹 방법에 의하면, 웨이퍼 공정 중 웨이퍼 크랙(crack)과 같이 예기치 못한 공정 어택(attack)이 발생하더라도 이에 상관없이 불량이 발생된 칩의 위치 정보를 정확히 획득하고 불량 칩을 선별할 수 있는 바, 반도체 칩 생산 효율은 증대시키고 공정 비용은 절감할 수 있는 현저한 효과가 있다.

또한, 종래는 특정 얼라인먼트 키가 손상되는 것을 보완하기 위하여 많은 수의 얼라인먼트 키를 웨이퍼에 형성할 경우 해당 얼라인먼트 키가 마킹된 부분은 양품의 칩으로 사용할 수 없게 되는 바, 그 마킹 개수에 제한이 따르고 칩 생산성이 저하되는 문제점이 발생하였으나, 본 발명의 웨이퍼 표시자 마킹 방법에 따르면 필요에 따라 그 개수에 제한없이 표시자를 형성할 수 있고, 표시자를 마킹하더라도 종래와 같이 양품으로 사용할 수 없게 되는 칩이 발생하지 않아 단위 웨이퍼 당 반도체 칩 수득율을 향상시킬 수 있는 현저한 효과가 있다.

도 1은 종래 웨이퍼 상의 불량 발생 지점의 좌표를 인식하기 위해 마킹된 얼라인먼트 키를 보여주는 일 예.
도 2는 웨이퍼에 크랙이 발생된 일 예를 보여주는 도면.
도 3은 종래 웨이퍼 상의 불량 발생 지점의 좌표를 인식하기 위해 마킹된 얼라인먼트 키의 또 다른 실시예.
도 4는 본 발명에 따른 웨이퍼 표시자를 마킹하기 위한 다이싱 공정 흐름도.
도 5는 도 4의 공정을 거치면서 마킹 완료된 본 발명의 바람직한 실시예 따른 표시자를 도시한 일 예.
도 6은 본 발명에 따른 표시자의 마킹 방법의 또 다른 실시예.

본 발명에 따른 웨이퍼 표시자 마킹 방법은 웨이퍼 공정 중 웨이퍼 크랙(crack)과 같이 예기치 못한 공정 어택(attack)이 발생하더라도 이에 상관없이 불량이 발생된 칩의 위치 정보를 정확히 파악할 수 있도록 하는 기술 특징을 제시한다.

이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예, 장점 및 특징에 대하여 상세히 설명하도록 한다.

도 4는 본 발명에 따른 웨이퍼 표시자를 마킹하기 위한 다이싱 공정 흐름도이고, 도 5는 도 4의 공정을 거치면서 마킹 완료된 본 발명의 바람직한 실시예 따른 표시자를 도시한 일 예이고, 도 6은 본 발명에 따른 표시자의 마킹 방법의 또 다른 실시예이다.

일반적으로 반도체 공정을 마친 웨이퍼는 뒷면에 접착테입 내지 접착비닐(20)을 부착시킨 후 다이싱(dicing) 공정을 거치면서 다수 개의 개별 칩으로 나뉘어지는데, 이렇게 수득되는 개별 칩에는 표면 결함 내지 오염과 같은 칩 불량이 없어야 하는 바, 개별 칩으로 분할된 웨이퍼는 불량 유무 검사를 수행하여 불량 칩을 선별하는 분류작업이 행해진다. 이 때, 불량 칩 분류작업을 수행하기 위해서는 불량이 발생한 칩의 정확한 위치를 파악하는 것이 필요한데, 본 발명에 따른 표시자는 웨어퍼 다이싱(dicing) 공정 후 불량 칩의 위치 정보(즉, 좌표)를 획득하기 위한 수단에 해당한다.

이처럼 웨이퍼 다이싱 공정 후 불량 칩 위치를 인식하기 위한 본 발명의 표시자(alignment key)를 마킹하는 방법에 대하여 설명하면 다음과 같다.

(1) 증착 및 에칭과 같은 반도체 공정을 마친 웨이퍼(도 4(a))를 다이싱 공정에 투입하기 전에, 도 4(b)와 같이 웨이퍼(10) 뒷면에 접착비닐(20)을 부착한다. 웨이퍼(10)의 일면 상에 부착되는 접착비닐(20)은 웨이퍼(10)를 개별 칩(12)으로 절단시 상호 분리된 칩들이 이탈되지 않고 고정될 수 있도록 하는 수단에 해당한다.

또한, 본 발명의 접착비닐(20)은 적어도 웨이퍼(10) 보다 큰 면적의 접착비닐(20)을 사용하는 것이 바람직한데, 보다 구체적으로는 접착비닐(20)의 소정 영역은 웨이퍼(10)와 접착되며 웨이퍼(10)의 전(全)면적을 뒤덮고(이하, "내부 영역"이라 함), 나머지 테두리부는 웨이퍼(10)의 원주를 벗어나 웨이퍼(10)가 접착되지 않는 영역(이하, "외부 영역(21)"이라 함)이 확보될 수 있도록 한다.

(2) 도 4(c)와 같이, 접착비닐(20)이 부착된 웨이퍼(10)의 일면에 반대되는 타면 상에, 웨이퍼(10)를 복수의 개별 칩(12)으로 분할하는 스크라이브 라인(Scribe Line: 11)을 매트릭스 형태로 형성한다. 이때, 상기 스크라이브 라인(11)은 레이져(Laser) 또는 다이아몬드팁(Diamond Tip: 6)을 사용하여 형성할 수 있다.

(3) 도 4(d)와 같이, 블레이드(Blade:7) 등을 이용하여 웨이퍼(10)를 쪼개는 공정을 수행하면, 웨이퍼(10)는 도 4(c)에서 형성한 스크라이브 라인(11)을 따라 다수 개의 웨이퍼 조각으로 분리되어 전자·전기 기구에 사용되는 반도체 칩이 복수로 수득된다. 이때, 다수로 분리된 웨이퍼 조각(즉, 개별 칩:12)은 상호 절단된 상태를 형성하되 도 4(e)와 같이 접착비닐(20)에 부착되어 고정된 상태로 존재하게 된다.

(4) 웨이퍼(10)를 다수 개의 개별 칩(12)으로 절단하는 다이싱 공정이 완료되면, 도 4(f)와 같이 접착비닐(20)을 상·하·좌·우 전(全)방향으로 늘리는 접착비닐(20) 확장 공정을 행한다. 이는, 접착비닐(20)을 사방으로 확장시키면 상호 절단된 상태로 접착비닐(20)에 부착 고정되어 있는 각 개별 칩(12)의 칩 간 간격이 넓어지게 되고, 이에 따라 다이싱 공정의 후속으로 진행되는 개별 칩 불량 검사 및 분류 작업을 용이하게 수행할 수 있기 때문이다.

(5) 도 4에서 설명 및 도시한 다이싱 공정 및 접착비닐(20) 확장 공정이 모두 완료되면, 불량 칩의 좌표를 인식하기 위한 표시자(alignment key: 30)를 마킹하는 공정이 연이어 행해짐으로써 도 5와 같은 표시자 마킹 형태를 이루게 된다.

도 5를 참조하면, 본 발명에 따른 표시자(30)는 종래 웨이퍼에 직접 형성하였던 얼라인먼트 키(alignment key)와 달리 웨이퍼(10)의 일면에 부착되는 접착비닐(20)에 형성되는 것을 주요 기술 특징으로 한다.

보다 구체적으로는, 본 발명의 표시자(30)는 다이싱 공정에서 채용된 접착비닐(20)에 마킹하되, 전술한 접착비닐(20)의 확장이 완전히 완료된 후에 형성하는 것이 바람직하다. 이는 접착비닐(20)의 확장 전 또는 확장 도중에 표시자(30)를 형성하게 되면, 표시자(30)를 형성한 이후의 접착비닐(20) 확장 과정에서 표시자(30)의 위치가 틀어질 수 있기 때문이다.

또한, 본 발명의 표시자(30)는 좌표 인식을 위한 최소한의 개수 즉, 적어도 두 개 이상으로 형성된다. 특히, 종래는 얼라인먼트 키를 웨이퍼 상에 직접 마킹하는 방식을 취함에 따라, 많은 수의 얼라인먼트 키를 형성하게 되면 얼라인먼트 키가 마킹된 칩은 더이상 양품으로 사용할 수 없게 되는 바, 그 마킹 가능한 얼라인먼트 키의 개수가 제한될 수 밖에 없었다. 그러나, 본 발명의 표시자(30)는 웨이퍼(10)가 아닌 접착비닐(20)에 표시되는 바 필요에 따라 그 개수에 제한없이 표시자(30)를 형성할 수 있는 장점이 있다.

또한, 본 발명의 바람직한 실시예에 따른 표시자(30a,30b,30c,30d)는 도 4(g)와 같이 접착비닐(20)의 테두리부(21)에 웨이퍼(10)의 원주를 따라 상·하/좌·우로 총 4 개로 형성하였다. 접착비닐(20)의 "테두리부"란 접착비닐(20)에 있어서 웨이퍼(10)가 부착된 영역을 제외한 외부 영역(21)을 지칭한다. 이처럼 본 발명의 표시자(30a,30b,30c,30d)는 접착비닐(20)의 테두리부에 마킹하는 것이 바람직한데, 이는 본 발명의 표시자(30a,30b,30c,30d)를 웨이퍼(10)가 부착된 영역 상의 접착비닐(20)에 마킹할 경우, 표시자 형성 과정에서 웨이퍼(10)에 가해지는 충격 내지 오염 등으로 예기치 않은 칩 불량이 발생하는 것을 방지함에 유리하기 때문이다.

즉, 본 발명의 표시자는 접착비닐(20)의 테두리부에 형성하는 것이 가장 바람직하나 반드시 이에 한정하지는 않으며, 예컨데 웨이퍼(10)가 부착된 내부 영역 상의 접착비닐(20) 표면에 표시자를 형성하거나, 또는 도 6과 같이 웨이퍼(10)가 부착된 내부 영역 상의 접착비닐(20) 표면에 일부 표시자(30g,30h)를 형성하고 접착비닐(20) 외부 영역(21)에 나머지 표시자(30e,30f)를 형성할 수도 있음은 물론이다.

접착비닐(20)에 본 발명의 표시자(30)를 마킹하는 방법으로는 스탬프(Stamp)를 이용해 접착비닐(20) 표면에 잉크 표식을 찍어 표시하거나, 프린팅(Printing) 방식을 이용해 표식을 인쇄하거나 또는 레이져(Laser)를 이용해 표식을 형성하는 등 다양한 방식으로 달성 가능하다.

(6) 전술한 본 발명의 표시자(30) 마킹이 모두 완료되면, 접착비닐(20)에 표시된 복수의 표시자(30)를 기준 좌표로 하여 탐침(probe) 장비에서 개별 칩(12)의 위치 좌표를 판별하고 불량 유무를 검사하게 된다. 불량이 발생한 칩이 검출되면 해당 불량 칩의 위치 정보(즉, 좌표)를 파악하여 소팅 장비(Sorter)로 전송하면 소팅 장비에서는 해당 불량 칩을 선별해낼 수 있게 된다.

상기에서 설명 및 도시된 바와 같이, 종래 불량 칩 선별을 위한 마킹 방법에 의할 경우에는, 크랙 등의 이유로 웨이퍼(10)에 마킹된 얼라인먼트 키가 손상될 경우 불량 칩을 선별할 수 없어서 웨이퍼(10) 전체를 폐기해야 하는 비효율적인 면이 있었으나, 본 발명의 웨이퍼 표시자 마킹 방법에 따르면 공정 중 웨이퍼 크랙(crack)과 같이 예기치 못한 공정 어택(attack)이 발생하더라도 이에 상관없이 불량이 발생된 칩의 위치 정보를 정확히 획득할 수 있어 양품의 반도체 칩 생산 효율 및 비용 절감 측면에서 매우 뛰어난 강점을 제공하게 된다.

상기에서 본 발명의 바람직한 실시예가 특정 용어들을 사용하여 설명 및 도시되었지만 그러한 용어는 오로지 본 발명을 명확히 설명하기 위한 것일 뿐이며, 본 발명의 실시예 및 기술된 용어는 다음의 청구범위의 기술적 사상 및 범위로부터 이탈되지 않고서 여러가지 변경 및 변화가 가해질 수 있는 것은 자명한 일이다. 이와 같이 변형된 실시예들은 본 발명의 사상 및 범위로부터 개별적으로 이해되어져서는 안되며, 본 발명의 청구범위 안에 속한다고 해야 할 것이다.

10: 웨이퍼 11: 스크라이브 라인
12: 개별 칩 20: 접착비닐
21: 접착비닐 외부 영역 30a 내지 30h: 표시자

Claims (5)

1. 개별 칩으로 분할된 웨이퍼의 불량 칩 분류를 위한 위한 웨이퍼 표시자 마킹 방법으로서,
   웨이퍼의 일측 면에 접착비닐을 부착하는 단계; 및
   상기 접착비닐에 적어도 두 개의 표시자를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 표시자 마킹 방법.
   
2. 제1 항에 있어서,
   상기 접착비닐이 부착된 웨이퍼의 타측 면에 스크라이브 라인(Scribe Line)을 형성하는 단계;
   상기 스크라이브 라인을 따라 상기 웨이퍼를 복수의 개별 칩으로 분할하는 단계; 및
   상기 접착비닐에 상기 개별 칩으로 분할된 웨이퍼가 부착된 상태에서 상기 접착비닐을 사방으로 확장시키는 단계를 더 포함하고,
   상기 표시자는,
   상기 접착비닐의 확장을 완전히 완료한 후에 형성하는 것을 특징으로 하는 웨이퍼 표시자 마킹 방법.
   
3. 제2 항에 있어서,
   상기 접착비닐에 마킹된 표시자를 기준 좌표로 하여 상기 개별 칩의 각 위치 좌표를 판별하는 것을 특징으로 하는 웨이퍼 표시자 마킹 방법.
   
4. 제1 항에 있어서,
   상기 접착비닐은,
   상기 웨이퍼와 접착되며 웨이퍼의 전(全)면적을 뒤덮는 내부 영역; 및
   적어도 웨이퍼의 원주를 벗어나 웨이퍼가 접착되지 않는 외부 영역으로 이루어지고,
   상기 표시자는,
   상기 접착비닐의 상기 외부 영역에 형성된 것을 특징으로 하는 웨이퍼 표시자 마킹 방법.
5. 제1 항에 있어서,
   상기 표시자는, 스탬프(Stamp)를 이용해 접착비닐 표면에 잉크 표식을 찍어 표시하거나, 프린팅(Printing) 방식을 이용해 표식을 인쇄하거나, 또는 레이져(Laser)를 이용해 표식을 형성하는 것을 특징으로 하는 웨이퍼 표시자 마킹 방법.

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