KR20130055261A - 박막 트랜지스터, 그 제조방법 및 이를 포함하는 유기 발광 표시장치 - Google Patents
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Abstract
본 발명은 박막 트랜지스터, 그 제조방법 및 이를 포함하는 유기 발광 표시장치에 관한 것이다.
본 발명에 따른 박막 트랜지스터는 기판 상에 형성되는 활성층; 상기 활성층 상에 형성되는 게이트 절연막; 상기 게이트 절연막 상의 일부 영역에 형성되며, 이격부를 두고 서로 이격된 제1 게이트 영역과 제2 게이트 영역을 포함하는 게이트 전극; 상기 게이트 절연막 및 게이트 전극 상에 형성되며, 상기 이격부 주위의 상기 게이트 절연막 및 게이트 전극의 일부분이 노출되는 개구부가 형성되는 층간 절연막; 상기 층간 절연막 상에 형성되고 상기 개구부를 통해 상기 제1 게이트 영역과 상기 제2 게이트 영역과 연결되는 게이트 연결전극; 및 상기 층간 절연막 상에 형성되는 소스 및 드레인 전극을 포함한다.
본 발명의 실시예들에 따르면 구동 마진이 우수하며, 활성층에 미도핑 또는 저농도의 영역을 구비하면서도 공간적 손실이 없는 박막 트랜지스터 및 유기 발광 표시장치를 제조할 수 있다. 또한 본 발명의 실시예들에 따르면 활성층에 미도핑 또는 저농도의 영역을 형성할 때 공정이 추가하지 않고 박막 트랜지스터를 제조할 수 있고, 이로부터 생산효율을 높이고 제조단가를 낮출 수 있다.
본 발명에 따른 박막 트랜지스터는 기판 상에 형성되는 활성층; 상기 활성층 상에 형성되는 게이트 절연막; 상기 게이트 절연막 상의 일부 영역에 형성되며, 이격부를 두고 서로 이격된 제1 게이트 영역과 제2 게이트 영역을 포함하는 게이트 전극; 상기 게이트 절연막 및 게이트 전극 상에 형성되며, 상기 이격부 주위의 상기 게이트 절연막 및 게이트 전극의 일부분이 노출되는 개구부가 형성되는 층간 절연막; 상기 층간 절연막 상에 형성되고 상기 개구부를 통해 상기 제1 게이트 영역과 상기 제2 게이트 영역과 연결되는 게이트 연결전극; 및 상기 층간 절연막 상에 형성되는 소스 및 드레인 전극을 포함한다.
본 발명의 실시예들에 따르면 구동 마진이 우수하며, 활성층에 미도핑 또는 저농도의 영역을 구비하면서도 공간적 손실이 없는 박막 트랜지스터 및 유기 발광 표시장치를 제조할 수 있다. 또한 본 발명의 실시예들에 따르면 활성층에 미도핑 또는 저농도의 영역을 형성할 때 공정이 추가하지 않고 박막 트랜지스터를 제조할 수 있고, 이로부터 생산효율을 높이고 제조단가를 낮출 수 있다.
Description
본 발명은 박막 트랜지스터, 그 제조방법 및 이를 포함하는 유기 발광 표시장치에 관한 것이다.
유기 발광 표시장치(organic light emitting diode display) 및 액정 표시장치(liquid crystal display)와 같은 평판형 표시장치들은 스위칭 소자, 구동 소자로 박막 트랜지스터(thin film transistor)를 사용한다.
박막 트랜지스터를 저온에서 형성할 수 있는 기술이 개발됨에 따라 박막 트랜지스터는 투명 플라스틱이나 글라스 등과 같은 플렉시블 기판에 형성된다. 플렉시블 기판이 사용되면서 평면표시장치를 다양한 형태로 변형할 수 있어서 그 활용 범위를 넓힐 수 있다.
유기 발광 표시장치에 사용되는 구동 박막 트랜지스터는 선택된 화소 내의 유기 발광 소자의 유기 발광층을 발광시키기 위해 구동 전원을 화소 전극에 인가하는 소자로서, 구동 게이트 전극, 구동 소스 전극, 구동 드레인 전극, 활성층 등을 포함하여 구성된다. 구동 박막 트랜지스터의 게이트 전극은 일반적으로 하나로 형성되지만, 경우에 따라서는 두 개로 분할된 형태로 형성된 이른바 듀얼 게이트로 구성될 수 있다.
듀얼 게이트 구조의 구동 박막 트랜지스터를 제조하는 경우, 양쪽 분할된 게이트 전극을 연결시키는 연결 패턴을 형성시켜야 하는데 그와 같은 패턴을 형성시킬 경우 공간적 손실이 따르게 된다. 따라서 고해상도 패널을 구현하기 어렵다는 문제점이 있었다.
그리고 종래에는 구동 마진(driving range)을 확보하기 위해 분할된 게이트 금속 사이에 존재하는 활성층의 채널 영역에 불순물을 도핑하지 않은 미도핑 영역을 형성하거나 낮은 농도로 불순물이 주입되는 라이트 도핑(light doping) 영역을 형성하였는데, 이렇게 하기 위해서는 활성층의 소스와 드레인 영역에 도핑을 실시할 때 도핑 마스크를 통해 도핑을 방지해야 하기 때문에 추가 증착 공정 또는 추가 사진 공정 등이 필요하게 된다.
본 발명의 일측면은 구동 마진이 우수하며, 활성층에 미도핑 또는 저농도의 영역을 구비하면서도 공간적 손실이 없는 박막 트랜지스터 및 이를 포함하는 유기발광 표시장치를 제공하는 것이다.
또한 본 발명의 다른 일측면은 활성층에 미도핑 또는 저농도의 영역을 형성할 때 추가적인 공정이 필요 없는 박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명에 따른 박막 트랜지스터는 기판 상에 형성되는 활성층; 상기 활성층 상에 형성되는 게이트 절연막; 상기 게이트 절연막 상의 일부 영역에 형성되며, 이격부를 두고 서로 이격된 제1 게이트 영역과 제2 게이트 영역을 포함하는 게이트 전극; 상기 게이트 절연막 및 게이트 전극 상에 형성되며, 상기 이격부 주위의 상기 게이트 절연막 및 게이트 전극의 일부분이 노출되는 개구부가 형성되는 층간 절연막; 상기 층간 절연막 상에 형성되고 상기 개구부를 통해 상기 제1 게이트 영역과 상기 제2 게이트 영역과 연결되는 게이트 연결전극; 및 상기 층간 절연막 상에 형성되는 소스 및 드레인 전극을 포함한다.
본 발명에 따른 박막 트랜지스터 제조방법은 기판 상에 소스 및 드레인 영역과 채널 영역으로 구분되는 활성층을 형성하는 단계; 상기 활성층 상에 게이트 절연막을 형성하는 단계; 상기 채널 영역과 중첩되도록 상기 게이트 절연막 상의 일부 영역에 게이트 전극을 형성하는 단계; 상기 게이트 절연막 및 게이트 전극을 덮는 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 소스 및 드레인 전극과 게이트 연결전극을 형성하는 단계; 포함하며, 상기 소스 및 드레인 전극과 게이트 연결전극을 형성하는 단계는 상기 소스 및 드레인 전극과 게이트 연결전극을 형성하면서, 상기 게이트 전극을 이격부를 두고 분리시켜 복수의 게이트 전극 영역을 형성하는 단계를 포함하고, 상기 각 게이트 전극 영역은 상기 게이트 연결전극에 의해 접속된다.
본 발명에 따른 유기 발광 표시장치는 기판 상에 형성되는 활성층; 상기 활성층 상에 형성되는 게이트 절연막; 상기 게이트 절연막 상의 일부 영역에 형성되며, 이격부를 두고 서로 이격된 제1 게이트 영역과 제2 게이트 영역을 포함하는 게이트 전극; 상기 게이트 절연막 및 게이트 전극 상에 형성되며, 상기 이격부 주위의 상기 게이트 절연막 및 게이트 전극의 일부분이 노출되는 개구부가 형성되는 층간 절연막; 상기 층간 절연막 상에 형성되고 상기 개구부를 통해 상기 제1 게이트 영역과 상기 제2 게이트 영역과 연결되는 게이트 연결전극; 및 상기 층간 절연막 상에 형성되는 소스 및 드레인 전극을 포함하는 박막 트랜지스터와, 상기 박막 트랜지스터 위에 형성되어 있는 화소 전극, 상기 화소 전극 위에 형성되어 있는 유기 발광층, 상기 유기 발광층 위에 형성되어 있는 대향 전극을 포함한다.
본 발명의 실시예들에 따르면 구동 마진이 우수하며, 활성층에 미도핑 또는 저농도의 영역을 구비하면서도 공간적 손실이 없는 박막 트랜지스터 및 유기 발광 표시장치를 제조할 수 있다.
또한 본 발명의 실시예들에 따르면 활성층에 미도핑 또는 저농도의 영역을 형성할 때 공정이 추가하지 않고 박막 트랜지스터를 제조할 수 있고, 이로부터 생산효율을 높이고 제조단가를 낮출 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도 및 단면도이다.
도 2a, 도 3a, 도 4a 및 도 5a는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조방법을 순차적으로 나타내는 평면도이다.
도 2b, 도 3b, 도 4b 및 도 5b는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조방법을 순차적으로 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유기 발광 표시장치의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유기 발광 표시장치의 일부를 나타내는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구동전압-구동전류 특성을 나타내는 그래프이다.
도 2a, 도 3a, 도 4a 및 도 5a는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조방법을 순차적으로 나타내는 평면도이다.
도 2b, 도 3b, 도 4b 및 도 5b는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조방법을 순차적으로 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유기 발광 표시장치의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유기 발광 표시장치의 일부를 나타내는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구동전압-구동전류 특성을 나타내는 그래프이다.
이하에서는 도면을 참조하면서 본 발명에 따른 박막 트랜지스터, 그 제조방법 및 이를 포함하는 유기 발광 표시장치에 관하여 구체적으로 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 “상에” 있다고 할 때, 이는 다른 부분 “바로 상에” 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 “포함” 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, “~상에”라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도 및 단면도이며, 도 2a, 도 3a, 도 4a 및 도 5a는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조방법을 순차적으로 나타내는 평면도이고, 도 2b, 도 3b, 도 4b 및 도 5b는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조방법을 순차적으로 나타내는 단면도이다. 여기서 도 1b는 도 1a의 절단선 Ib-Ib을 잘라 도시한 단면도이며, 마찬가지로 도 2b 내지 도 5b 또한 각각 도 2a 내지 도 5a의 절단선을 잘라 도시한 단면도이다.
먼저 도 1a 및 도 1b을 참조하면서 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조를 적층 순서에 따라 설명한다.
본 발명의 일 실시예에 따른 박막 트랜지스터(10)는 활성층(120), 게이트 절연막(130), 게이트 전극(140), 층간 절연막(150), 게이트 연결전극(162 : 162a, 162b, 162c, 162d), 소스 및 드레인 전극(172, 174)을 포함하여 구성된다.
활성층(120)은 기판(110) 위에 형성되는데, 기판(110)은 투명한 절연성 기판으로 형성될 수 있다. 상기 절연성 기판은 유리, 석영, 세라믹, 및 플라스틱을 포함한다. 기판(110)이 플라스틱으로 만들어질 경우 플렉서블(flexible)한 기판으로 형성될 수도 있다. 그러나 이에 한정되는 것은 아니며, 기판(110)이 금속성 기판으로 형성될 수도 있으며, 상기 금속성 기판은 스테인리스 강을 포함한다.
기판(110) 상에는 버퍼층(미도시)이 형성될 수 있다. 버퍼층은 질화규소(SiNX)의 단일막 또는 질화규소(SiNX)와 산화규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다. 버퍼층은 불순 원소 또는 수분과 같이 불필요한 성분의 침투를 방지하고 표면을 평탄화하는 역할을 할 수 있다. 버퍼층은 기판의 종류 및 공정 조건에 따라 사용되거나 생략될 수 있다.
기판(110) 위에는 활성층(120)이 형성된다. 활성층(120)은 반도체 물질로 이루어지는데, 기판(110) 상에 형성된 반도체 물질을 패터닝함으로써 형성된다. 활성층(120)은 다결정 규소막으로 형성될 수 있으며, 다른 예로 비정질 규소막으로 형성될 수도 있다.
활성층(120)은 소스 영역(122), 채널 영역(124) 및 드레인 영역(126)으로 구획될 수 있다. 채널 영역(124)은 소스 영역(122)과 드레인 영역(126)을 연결한다. 소스 영역(122) 및 드레인 영역(126)에는 고농도로 불순물이 도핑되며, 채널 영역(124)은 불순물이 도핑되지 않거나(미도핑), 소스 영역(122) 및 드레인 영역(126)보다 낮은 농도로 불순물이 도핑될 수 있다.
활성층(120) 상에 게이트 절연막(130)이 형성된다. 게이트 절연막(130)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소(SiNx), 및 산화규소(SiO2) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 절연 물질 중 하나 이상을 포함할 수 있다.
게이트 절연막(130)의 일부 영역 상에 게이트 전극(140)이 형성된다. 게이트 전극(140)은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성될 수 있는데, 반드시 이에 한정되지 않으며, 도전성 폴리머를 포함한 다양한 도전성 물질이 게이트 전극(140)으로 사용될 수 있다. 게이트 전극(140)은 활성층(120)의 채널 영역(124)에 대응되는 영역을 커버하도록 형성된다. 게이트 전극(140)은 게이트 절연막(130) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층을 형성한 후 포토리소그래피공정과 식각 공정으로 패터닝함으로써 형성될 수 있다.
게이트 전극(140)은 이격부(140c)를 두고 이격된 제1 게이트 영역(140a)과 제2 게이트 영역(140b)으로 형성되어, 제1 게이트 영역(140a)과 제2 게이트 영역(140b)이 마주보는 듀얼 게이트 구조로 형성된다. 이격부(140c)는 소정 길이(ℓ)로 형성되어 제1 게이트 영역(140a)과 제2 게이트 영역(140b)를 도면상의 수평방향으으로 이격시킨다. 이러한 게이트 전극(140)의 형성방법은 후술할 박막 트랜지스터 제조방법에서 설명한다.
층간 절연막(150)이 게이트 절연막(130) 및 게이트 전극(140) 위에 형성된다. 층간 절연막(150)은 절연물질로 이루어질 수 있으며, 예를 들면 SiO2 또는 SiN로 이루어질 수 있다. 층간 절연막(150)은 상하로 관통 형성된 개구부(152)를 구비하여, 게이트 전극(140)의 일부 영역 및 이격부(140c)를 두고 수평방향으로 이격된 제1 게이트 영역(140a)과 제2 게이트 영역(140b) 사이로 게이트 절연막(130)이 노출되도록 형성된다.
소스 및 드레인 전극(172, 174)은 층간 절연막(150) 상에 스퍼터링 등의 증착방법으로 소스 및 드레인 금속층(160)을 형성한 후 포토리소그래피 공정과 식각 공정을 통해 패터닝함으로써 형성된다. 소스 및 드레인 전극(172, 174)은 각각 층간 절연막(150) 및 게이트 절연막(130)에 형성된 관통홀들을 통해 활성층(120)의 소스 및 드레인 영역(122, 126)에 각각 연결된다.
게이트 연결전극(162 : 162a, 162b, 162c, 162d)은 층간 절연막(150) 상에 형성되어 개구부(152)를 통해 제1 게이트 영역(140a)과 제2 게이트 영역(140b)를 연결한다. 게이트 연결전극(162)은 제 1 내지 제4 연결부(162a ~ 162d)로 구분될 수 있다. 제1 게이트 영역(140a)은 개구부(152)의 측벽을 따라 연장 형성된 제1 연결부(162a)와 접속되고, 제2 게이트 영역(140b)은 개구부(152)의 다른 쪽 측벽을 따라 연장 형성된 제2 연결부(162b)과 접속된다. 그리고 제1 연결부(162a)와 제2 연결부(162b)는 제3 연결부(162c, 도 1a의 빗금 영역)에 의해 접속되면서, 결국 제1 게이트 영역(140a)과 제2 게이트 영역(140b)이 연결된다. 제3 연결부(162c)는 제4 연결부(162d)와 접속되어 게이트 전극(140)을 다른 구성요소와 연결할 수 있는데, 예컨대 축전 소자(30)와 연결할 수 있다(도 7 참조).
게이트 연결전극(162)은 소스 및 드레인 전극을 패터닝할 때 동시에 패터닝함으로써 형성되는데, 이로 인해 소스 및 드레인 전극과 동일한 재질로 구성되며, 개구부(152) 부분에 연장 형성된 제1 및 제2 연결부(162a, 162b)를 제외한 나머지 부분(162c, 162d)은 소스 및 드레인 전극(172, 174)과 동일한 평면 상에 형성된다.
이와 같이, 서로 이격된 제1 게이트 영역(140a)과 제2 게이트 영역(140b)을 소스 전극 및 드레인 전극(172, 174)과 동일한 층에 형성되는 게이트 연결 전극(162)으로 연결함으로써 게이트 전극이 형성되는 층의 공간적 손실을 최소화할 수 있다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유기 발광 표시장치의 단면도로서, 도 7의 절취선을 따라 도시한 단면도이다.
본 발명의 일 실시예에 따른 유기 표시 발광장치는 도 6에 도시된 바와 같이, 상기와 설명한 바와 같은 박막 트랜지스터(10) 위에 패시베이션막(180), 평탄화막(182)이 차례로 적층 형성되고, 화소 전극(190), 화소 전극(190) 위에 형성되어 있는 유기 발광층(194), 유기 발광층(194) 위에 형성되어 있는 대향 전극(196)을 포함하여 구성된다.
평탄화막(182)은 그 위에 형성될 유기 발광층의 발광 효율을 높이기 위해 단차를 없애고 평탄화시키는 역할을 한다. 또한, 평탄화막(182)은 드레인 전극(174)의 일부를 노출시키는 전극 컨택홀을 갖는다. 평탄화막(182)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질 등으로 만들 수 있다. 또한, 본 발명에 따른 실시예는 전술한 구조에 한정되는 것은 아니며, 경우에 따라 패시베이션막(180)과 평탄화막(182) 중 어느 하나는 생략될 수도 있다.
평탄화막(182) 위에 유기 전계 발광 소자의 애노드 전극이 되는 화소 전극(190)이 형성된다. 화소 전극(190)은 평탄화막(182)의 컨택홀을 통해 드레인 전극(174)과 연결된다. 평탄화막(182) 위에는 화소 전극(190)을 드러내는 개구부를 갖는 화소 정의막(Pixel Define Layer, 192)이 형성된다. 화소 전극(190)은 화소 정의막(192)의 개구부에 대응하도록 배치되는데, 화소 전극(190)이 반드시 화소 정의막(192)의 개구부에만 배치되는 것은 아니며, 화소 전극(190)의 일부가 화소 정의막(192)과 중첩되도록 화소 정의막(192) 아래에 배치될 수 있다. 화소 정의막(192)은 폴리아크릴계 수지(polyacrylates resin) 및 폴리이미드계(polyimides) 등의 수지 또는 실리카 계열의 무기물 등으로 만들 수 있다.
화소 전극(190) 위에는 유기 발광층(194)이 형성되고, 유기 발광층(194) 상에는 캐소드 전극이 되는 대향 전극(196)이 형성된다. 이와 같이, 화소 전극(190), 유기 발광층(194), 및 대향 전극(196)을 포함하는 유기 발광 소자(40)가 형성된다.
유기 발광층(194)은 저분자 유기물 또는 고분자 유기물로 이루어진다. 또한, 유기 발광층(194)은 발광층과, 정공 주입층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL), 및 전자 주입층(electron-injection layer, EIL)을 중 하나 이상을 포함하는 다중막으로 형성될 수 있다. 이들 모두를 포함할 경우, 정공 주입층이 양극인 화소 전극(190) 상에 배치되고, 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층된다.
또한, 도 6에서 유기 발광층(194)은 화소 정의막(192)의 개구부 내에만 배치되었으나, 본 발명에 따른 실시예가 이에 한정되는 것은 아니다. 따라서 유기 발광층(194)은 화소 정의막(192)의 개구부 내에서 화소 전극(190) 위에 형성될 뿐만 아니라 화소 정의막(192)과 대향 전극(196) 사이에도 배치될 수 있다. 구체적으로, 유기 발광층(194)은 발광층과 함께 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 및 전자 주입층(EIL) 등과 같은 여러 막을 더 포함할 수 있다. 이 때, 발광층을 제외한 나머지 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 및 전자 주입층(EIL)들은 제조 과정에서 오픈 마스크(open mask)를 사용하여 대향 전극(196)과 마찬가지로 화소 전극(190) 위에 뿐만 아니라 화소 정의막(190) 위에도 형성될 수 있다. 즉, 유기 발광층(194)에 속한 여러 막 중 하나 이상의 막이 화소 정의막(192)과 대향 전극(196) 사이에 배치될 수 있다.
화소 전극(190)과 대향 전극(196)은 각각 투명한 도전성 물질로 형성되거나 반투과형 또는 반사형 도전성 물질로 형성될 수 있다. 화소 전극(190) 및 대향 전극(196)을 형성하는 물질의 종류에 따라, 유기 발광 표시장치는 전면 발광형, 배면 발광형 또는 양면 발광형이 될 수 있다.
투명한 도전성 물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In2O3(Indium Oxide) 등의 물질을 사용할 수 있다. 반사형 물질 및 반투과형 물질로는 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 물질을 사용할 수 있다.
대향 전극(196) 위에는 밀봉 부재(미도시)가 표시 기판(110)에 대해 대향 배치된다. 밀봉 부재는 유리 및 플라스틱 등과 같은 투명한 물질로 만들어진다. 밀봉 부재는 가장자리를 따라 형성된 실런트를 통해 표시 기판(110)과 서로 합착 밀봉된다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터가 형성된 유기 발광 표시장치의 일부를 나타내는 평면도이다.
도 7을 참조하여, 유기 발광 표시장치의 구조를 살펴보면, 표시 기판(110)은 하나의 화소마다 각각 형성된 스위칭 박막 트랜지스터(20), 구동 박막 트랜지스터(10), 축전 소자(30), 그리고 화소 전극(190), 유기 발광층(194) 및 대향 전극(196)을 포함하는 유기 발광 소자(organic light emitting diode, OLED, 40)를 포함한다. 그리고 표시 기판(110)은 일 방향을 따라 배치되는 게이트 라인(142)과, 게이트 라인(142)과 절연 교차되는 데이터 라인(210) 및 공통 전원 라인(220)을 더 포함한다. 여기서, 하나의 화소는 게이트 라인(141), 데이터 라인(210) 및 공통 전원 라인(220)을 경계로 정의될 수 있으나, 반드시 이에 한정되는 것은 아니다.
유기 발광 소자(40)는 화소 전극(190)과, 화소 전극(190) 상에 형성된 유기 발광층(194과, 유기 발광층(194) 상에 형성된 대향 전극(196)을 포함한다. 여기서, 화소 전극(190)은 정공 주입 전극인 양(+)극이며, 대향 전극(196)은 전자 주입 전극인 음(-)극이 된다. 그러나 본 발명에 따른 실시예가 반드시 이에 한정되는 것은 아니며, 유기 발광 표시장치의 구동 방법에 따라 화소 전극(190)이 음극이 되고, 대향 전극(196)이 양극이 될 수도 있다. 화소 전극(190) 및 대향 전극(196)으로부터 각각 정공과 전자가 유기 발광층(194) 내부로 주입된다. 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
축전 소자(30)는 층간 절연막(150)을 사이에 두고 배치된 제1 축전판(302)과 제2 축전판(304)을 포함한다. 여기서, 층간 절연막(150)은 유전체가 된다. 축전 소자(30)에서 축전된 전하와 양 축전판(302, 304) 사이의 전압에 의해 축전용량이 결정된다.
스위칭 박막 트랜지스터(20)는 스위칭 반도체층(202), 스위칭 게이트 전극(204), 스위칭 소스 전극(206) 및 스위칭 드레인 전극(208)을 포함하고, 구동 박막 트랜지스터(10)는 반도체층(120), 복수의 게이트 전극 영역을 갖는 게이트 전극(140), 소스 및 드레인 전극(172, 174)을 포함한다.
스위칭 박막 트랜지스터(20)는 발광시키고자 하는 화소를 선택하는 스위칭 소자로 사용된다. 스위칭 게이트 전극(204)은 게이트 라인(142)에 연결된다. 스위칭 소스 전극(206)은 데이터 라인(210)에 연결된다. 스위칭 드레인 전극(208)은 스위칭 소스 전극(210)으로부터 이격 배치되며 제1 축전판(302)과 연결된다.
구동 박막 트랜지스터(10)는 선택된 화소 내의 유기 발광 소자(40)의 유기 발광층(194)을 발광시키기 위한 구동 전원을 화소 전극(190)에 인가한다. 게이트 전극(140)은 게이트 연결전극(162)의 제4 연결부(162d)를 통해 제1 축전판(302)과 연결된다. 소스 전극(172) 및 제2 축전판(304)은 각각 공통 전원 라인(220)과 연결된다. 드레인 전극(174)은 전극 컨택홀(contact hole, 184)을 통해 유기 발광 소자(40)의 화소 전극(190)과 연결된다.
이와 같은 구조에 의하여, 스위칭 박막 트랜지스터(20)는 게이트 라인(142)에 인가되는 게이트 전압에 의해 작동하여 데이터 라인(210)에 인가되는 데이터 전압을 구동 박막 트랜지스터(10)로 전달하는 역할을 한다. 공통 전원 라인(220)으로부터 구동 박막 트랜지스터(10)에 인가되는 공통 전압과 스위칭 박막 트랜지스터(20)로부터 전달된 데이터 전압의 차에 해당하는 전압이 축전 소자(30)에 저장되고, 축전 소자(30)에 저장된 전압에 대응하는 전류가 구동 박막 트랜지스터(10)를 통해 유기 발광 소자(40)로 흘러 유기 발광 소자(40)가 발광하게 된다.
이하, 도 1a 내지 도 5b를 참조하면서 본 발명의 일 실시예에 따른 박막 트랜지스터 제조방법을 설명한다.
먼저, 도 2a 및 도 2b에 도시된 바와 같이 기판(110) 상에 활성층(120)을 형성시킨다. 활성층(120)은 기판(110) 상에 형성된 반도체 물질을 패터닝함으로써 형성되는데, 기판(110) 상에 반도체 물질을 증착하고, 증착된 반도체 물질을 포토리소그래피 공정 및 식각 공정을 거쳐 소정 패턴으로 형성될 수 있다.
다음으로, 활성층(120) 상에 게이트 절연막(130)을 형성시킨다. 게이트 절연막(130)은 활성층(120) 위에 질화 규소(SiNx), 및 산화규소를 포함하는 절연 물질을 증착방법으로 형성될 수 있다.
다음으로, 게이트 절연막(130) 상의 일부 영역에 게이트 전극(140)을 형성시킨다. 게이트 전극(140)은 게이트 절연막(130) 상에 증착 방법, 일례로 스퍼터링을 통해 게이트 금속층을 형성한 후 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성될 수 있다. 게이트 전극(140)은 활성층(120)의 채널 영역(124)과 중첩되도록 패터닝하여 형성된다.
다음으로, 게이트 절연막(130) 및 게이트 전극(140)을 덮는 층간 절연막(150)을 형성시킨다. 층간 절연막(150)은 SiO2 또는 SiN 등의 절연물질을 증착 등의 방법으로 형성시킬 수 있다.
다음으로, 도 4a 및 도 4b에 도시된 바와 같이, 층간 절연막(150) 상에 소스 및 드레인 전극(172, 174)과 게이트 연결전극(162)을 형성시킨다. 소스 및 드레인 전극(172, 174)과 게이트 연결전극(162)은 동일한 공정에 의해 함께 형성시키는데, 소스 및 드레인 전극(172, 174)의 형성 방법은 해당 분야의 공지된 기술과 동일하므로, 게이트 연결전극(162)의 형성 방법을 중심으로 설명한다.
소스 및 드레인 전극(172, 174)과 게이트 연결전극(162)을 형성하면서 게이트 전극을 이격부(140c)를 두고 분리시켜 복수의 게이트 전극 영역을 형성시킨다. 게이트 전극(140)은 제1 게이트 전극(140a)와 제2 게이트 전극(140b)로 분리되어 형성되고, 분리된 제1 게이트 전극(140a)와 제2 게이트 전극(140b)는 게이트 연결전극(162)에 의해 서로 연결되어 있다(도 5b 참조).
게이트 연결전극(162)는 먼저, 도 3a 및 3b에 도시된 바와 같이 층간 절연막(150)을 패터닝하여, 상하로 관통하며 소정 영역을 갖는 개구부(152)를 형성시킨다. 개구부(152)는 포토리소그래피 공정과 식각 공정을 통해 층간 절연막(150)에 형성할 수 있다. 개구부(152)를 통해 게이트 전극(140)의 일부 영역, 예컨대 도 3a 및 도 3b에서와 같이 게이트 전극(140)의 중심부를 노출시킨다.
개구부(152)를 형성한 후, 소스 및 드레인 전극 및 게이트 연결전극(162)을 형성하기 위한 소스 및 드레인 금속층(160)을 증착시킨다. 증착은 공지된 다양한 증착방법, 일례로 스퍼터링에 의해 실시할 수 있다. 소스 및 드레인 금속층(160)은 도 3에 도시된 바와 같이 층간 절연막(150) 및 개구부(152)에 의해 노출된 게이트 전극(140) 상에, 그리고 개구부(152) 측벽을 따라 형성된다.
소스 및 드레인 금속층(160)을 패터닝하여, 소스 및 드레인 전극(172, 174) 패턴과 게이트 연결전극(162) 패턴을 형성시킨다. 소스 및 드레인 전극(172, 174) 패턴과 게이트 연결전극(162) 패턴은 동일한 공정에 의해 형성된다. 소스 및 드레인 전극(172, 174)과 게이트 연결전극(162)은 포토리소그래피 공정과 식각 공정을 통해 소정의 패턴을 갖도록 패터닝할 수 있다. 게이트 연결전극(162)의 형상 및 패턴은 앞서 설명한 바와 같다.
소스 및 드레인 전극(172, 174) 패턴과 게이트 연결전극(162) 패턴을 형성할 때, 게이트 전극(140)의 일부 영역이 노출되도록 게이트 연결전극(162) 패턴을 형성시키고, 노출된 게이트 전극(140)을 패터닝하여 상기 복수의 게이트 전극 영역을 형성시킬 수 있다. 이 때, 소스 및 드레인 금속층(160)이 노출된 게이트 전극(140)과 접속할 수 있도록, 식각되어 형성되는 소스 및 드레인 금속층 노출영역(164)은 개구부(152)의 영역보다 작게 형성되는 것이 바람직하다.
그리고 도 5b에 도시된 바와 같이 소스 및 드레인 금속층(160) 상에 형성된 마스크 패턴(165)을 그대로 두고, 노출된 게이트 전극(140)을 식각하여 게이트 전극(140)이 이격부(140c)를 두고 이격되도록 분리한다. 즉, 식각 공정을 통해 게이트 전극(140)을 분리하여 제1 게이트 전극(140a) 및 제2 게이트 전극(140b)을 형성시킨다. 게이트 전극(140)이 제1 게이트 전극(140a) 및 제2 게이트 전극(140b)으로 분리되더라도, 제1 게이트 전극(140a) 및 제2 게이트 전극(140b)은 게이트 연결전극(162)에 의해 연결되어 있다. 소스 및 드레인 전극(172, 174)을 형성하기 위한 마스크 패턴(165)을 그대로 사용하므로, 게이트 전극(140)를 분리하기 위한 별도의 공정 없이 복수의 게이트 전극 영역을 소스 및 드레인 전극(172, 174)과 게이트 연결전극(162)을 형성하는 단계에서 함께 형성시킬 수 있다.
활성층(120)의 소스 및 드레인 영역(122, 126)에 도전성 불순물을 도핑할 수이 있는데, 복수의 게이트 전극 영역을 형성하기 전에 실시하는 것이 바람직하다. 복수의 게이트 전극 영역을 형성하기 전에 도전성 불순물을 도핑하는 경우, 도전성 불순물이 게이트 전극(140)을 통과하지 못해 채널 영역(140)에 도전성 불순물이 도핑되지 않는다. 즉, 복수의 게이트 전극 영역을 형성하기 전에 도전성 불순물을 도핑하면, 이격된 게이트 전극 영역 사이를 통해 도전성 불순물이 활성층(120)에 도핑되는 것을 막을 수 있다. 게이트 전극(140)이 형성된 게이트 절연막(130)을 통해 도전성 불순물을 이온 주입한다. 이 때 이온 주입 에너지는 도전성 불순물이 게이트 절연막(130)은 통과하되, 게이트 전극(140) 및 게이트 절연막(130)을 동시에 통과하지 못할 정도의 세기를 갖는 것이 바람직하다. 도전성 불순물은, 예를 들면 N+ 타입일 수 있다. 도전성 불순물은 활성층(120)에서 게이트 전극(140)과 중첩되지 않은 영역, 즉 소스 및 드레인 영역(122, 126)에 고농도 불순물 영역을 형성시킨다. 게이트 전극(140)과 중첩되는 영역, 즉 채널 영역(124)은 도전성 불순물(50)이 주입되지 않는다.
게이트 전극(140)을 수평방향으로 분리시켜 이격되도록 형성시킨 후, 도 1b에 도시된 바와 같이 게이트 전극(140)이 이격된 영역을 통해 활성층(120)에 도전성 불순물(D)을 도핑시킬 수 있다. 이 때 도전성 불순물(D)은 활성층(120)의 채널영역(124) 중 게이트 전극(140)과 중첩되지 않은 영역(124a)에 도핑되며, 채널 영역에 도핑된 도전성 불순물의 농도는 상기 소스 및 드레인 영역(122, 126)에 도전성 불순물의 농도보다 낮을 수 있다.
이하에서는, 본 발명의 일 실시예에 따라 제조된 박막 트랜지스터에 효과에 대해 설명한다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구동전압-구동전류 특성을 나타내는 그래프이다.
듀얼 게이트가 아닌 싱글 게이트로 형성된 박막 트랜지스터(비교예)와, 본 발명의 일 실시예에 따른 박막 트랜지스터(실험예 1 내지 3)의 구동 마진을 비교하기로 한다. 실험예 1은 제1 게이트 전극(140a)과 제2 게이트 전극(140b)의 이격거리 ℓ를 3 μm, 실험예 2는 이격거리 ℓ를 4 μm, 실험예 3은 이격거리 ℓ를 5 μm로 형성하였다.
도 8에서 구동전류 1 nA(점선 m)와 500 nA(점선 n)에서의 구동 전압의 차이를 구동 마진이라고 정의하면, 비교예은 대략 1.7 V, 실험예 1은 3. 58 V, 실험예 2는 4. 68 V, 실험예 3은 5.70 V의 구동 마진을 갖는다.
이를 정리하면 아래 표 1과 같다.
| 비교예 | 실험예 1 | 실험예 2 | 실험예 3 | |
| ℓ의 길이(μm) | - | 3 | 4 | 5 |
| 구동 마진(V) | 1.7 | 3.58 | 4.68 | 5.70 |
<비교예 및 실험예의 ℓ의 길이에 따른 구동 마진>
싱글 게이트 전극으로 형성된 박막 트랜지스터를 사용하거나, 듀얼 게이트 전극으로 형성된 박막 트랜지스터를 사용하더라도 높은 구동 마진을 확보하기 어렵다. 구동 마진은 표 1에서 알 수 있듯이 이격거리 ℓ이 짧아질수록 낮아지는데, 고해상도를 위해 이격거리 ℓ을 3 μm 이하로 하면 비교예에서는 1.6 ~ 2.0 V의 구동 마진을 갖는다. 반면, 본 발명의 실시예에 따른 박막 트랜지스터에 의하면 이격거리 ℓ을 3 μm 이하로 하더라도 3 V 이상의 구동 마진을 가질 수 있다.
본 실시예 및 본 명세서에 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 다양한 변형 예와 구체적인 실시 예는 모두 본 발명의 권리범위에 포함되는 것이 자명하다고 할 것이다.
110 : 기판 120 : 활성층
122 : 소소 영역 124 : 채널 영역
126 : 드레인 영역 130 : 게이트 절연막
140 : 게이트 전극 142 : 게이트 배선
140a : 제1 게이트 전극 140b : 제2 게이트 전극
150 : 층간 절연막 152 : 개구부
160 : 소스 및 드레인 금속층 162 : 게이트 연결전극
160a : 제1 연결부 160b : 제2 연결부
160c : 제3 연결부
122 : 소소 영역 124 : 채널 영역
126 : 드레인 영역 130 : 게이트 절연막
140 : 게이트 전극 142 : 게이트 배선
140a : 제1 게이트 전극 140b : 제2 게이트 전극
150 : 층간 절연막 152 : 개구부
160 : 소스 및 드레인 금속층 162 : 게이트 연결전극
160a : 제1 연결부 160b : 제2 연결부
160c : 제3 연결부
Claims (15)
- 기판 상에 형성되는 활성층;
상기 활성층 상에 형성되는 게이트 절연막;
상기 게이트 절연막 상의 일부 영역에 형성되며, 이격부를 두고 서로 이격된 제1 게이트 영역과 제2 게이트 영역을 포함하는 게이트 전극;
상기 게이트 절연막 및 게이트 전극 상에 형성되며, 상기 이격부 주위의 상기 게이트 절연막 및 게이트 전극의 일부분이 노출되는 개구부가 형성되는 층간 절연막;
상기 층간 절연막 상에 형성되고 상기 개구부를 통해 상기 제1 게이트 영역과 상기 제2 게이트 영역과 연결되는 게이트 연결전극; 및
상기 층간 절연막 상에 형성되는 소스 및 드레인 전극을 포함하는 박막 트랜지스터. - 청구항 1에 있어서,
상기 게이트 연결전극은 상기 소스 및 드레인 전극과 동일한 평면상에 형성되는 박막 트랜지스터. - 청구항 1에 있어서,
상기 게이트 연결전극은,
상기 개구부의 일측벽을 따라 연장되어 상기 제1 게이트 영역과 접속되는 제1 연결부;
상기 개구부의 다른 일측벽을 따라 연장되어 상기 제2 게이트 영역과 접속되는 제2 연결부; 및
상기 층간 절연막 상에 형성되어 상기 제1 연결부와 제2 연결부를 연결하는 제3 연결부
를 포함하는 박막 트랜지스터. - 청구항 1에 있어서,
상기 활성층은 도전성 불순물이 도핑되는 소스 및 드레인 영역과 채널 영역으로 구분되고,
상기 채널 영역은 미도핑되거나 상기 소스 및 드레인 영역보다 낮은 농도의 불순물이 도핑되는 박막 트랜지스터. - 기판 상에 소스 및 드레인 영역과 채널 영역으로 구분되는 활성층을 형성하는 단계;
상기 활성층 상에 게이트 절연막을 형성하는 단계;
상기 채널 영역과 중첩되도록 상기 게이트 절연막 상의 일부 영역에 게이트 전극을 형성하는 단계;
상기 게이트 절연막 및 게이트 전극을 덮는 층간 절연막을 형성하는 단계; 및
상기 층간 절연막 상에 소스 및 드레인 전극과 게이트 연결전극을 형성하는 단계; 포함하며,
상기 소스 및 드레인 전극과 게이트 연결전극을 형성하는 단계는
상기 소스 및 드레인 전극과 게이트 연결전극을 형성하면서, 상기 게이트 전극을 이격부를 두고 분리시켜 복수의 게이트 전극 영역을 형성하는 단계를 포함하고,
상기 각 게이트 전극 영역은 상기 게이트 연결전극에 의해 접속되는 박막 트랜지스터 제조방법. - 청구항 5에 있어서,
상기 소스 및 드레인 전극과 게이트 연결전극을 형성하는 단계는
상기 게이트 전극의 일부 영역이 노출되도록 상기 층간 절연막을 패터닝하여 개구부를 형성하는 단계;
상기 층간 절연막 및 상기 개구부에 의해 노출된 게이트 전극 상에 소스 및 드레인 금속층을 증착시키는 단계; 및
상기 소스 및 드레인 금속층을 패터닝하여 소스 및 드레인 전극 패턴과 게이트 연결전극 패턴을 형성하는 단계;
를 포함하고,
상기 복수의 게이트 전극 영역은 상기 소스 및 드레인 전극 패턴과 게이트 연결전극 패턴을 형성하는 단계에서 함께 형성되는 박막 트랜지스터 제조방법. - 청구항 6에 있어서,
상기 소스 및 드레인 전극 패턴과 게이트 연결전극 패턴을 형성하는 단계는,
상기 게이트 전극의 일부 영역이 노출되도록 상기 게이트 연결전극 패턴을 형성하고,
상기 노출된 게이트 전극을 패터닝하여 상기 복수의 게이트 전극 영역을 형성하는 박막 트랜지스터 제조방법. - 청구항 7에 있어서,
상기 게이트 전극의 일부 영역이 노출되도록 상기 게이트 연결전극 패턴을 형성할 때,
상기 증착된 소스 및 드레인 금속층 상에 마스크 패턴을 형성하여 소스 및 드레인 전극과 게이트 연결전극으로 식각하며,
상기 복수의 게이트 전극 영역을 형성할 때,
상기 마스크 패턴이 형성된 상태에서 상기 노출된 게이트 전극을 식각하는 박막 트랜지스터 제조방법. - 청구항 5에 있어서,
상기 복수의 게이트 전극 영역을 형성하기 전에,
상기 활성층의 소스 및 드레인 영역에 도전성 불순물을 도핑하는 박막 트랜지스터 제조방법. - 청구항 9에 있어서,
상기 게이트 전극을 이격부를 두고 분리시켜 복수의 게이트 전극 영역을 형성시킨 후,
상기 게이트 전극과 중첩되지 않는 채널 영역에 도전성 불순물을 도핑시키는 단계를 포함하는 박막 트랜지스터 제조방법. - 청구항 10에 있어서,상기 채널 영역에 도핑된 도전성 불순물의 농도는 상기 소스 및 드레인 영역에 도전성 불순물의 농도보다 낮은 박막 트랜지스터 제조방법.
- 기판 상에 형성되는 활성층;
상기 활성층 상에 형성되는 게이트 절연막;
상기 게이트 절연막 상의 일부 영역에 형성되며, 이격부를 두고 서로 이격된 제1 게이트 영역과 제2 게이트 영역을 포함하는 게이트 전극;
상기 게이트 절연막 및 게이트 전극 상에 형성되며, 상기 이격부 주위의 상기 게이트 절연막 및 게이트 전극의 일부분이 노출되는 개구부가 형성되는 층간 절연막;
상기 층간 절연막 상에 형성되고 상기 개구부를 통해 상기 제1 게이트 영역과 상기 제2 게이트 영역과 연결되는 게이트 연결전극; 및
상기 층간 절연막 상에 형성되는 소스 및 드레인 전극을 포함하는 박막 트랜지스터와,
상기 박막 트랜지스터 위에 형성되어 있는 화소 전극, 상기 화소 전극 위에 형성되어 있는 유기 발광층, 상기 유기 발광층 위에 형성되어 있는 대향 전극을 포함하는 유기 발광 표시장치. - 청구항 1에 있어서,
상기 게이트 연결전극은 상기 소스 및 드레인 전극과 동일한 평면상에 형성되는 유기 발광 표시장치. - 청구항 1에 있어서,
상기 게이트 연결전극은,
상기 개구부의 일측벽을 따라 연장되어 상기 제1 게이트 영역과 접속되는 제1 연결부;
상기 개구부의 다른 일측벽을 따라 연장되어 상기 제2 게이트 영역과 접속되는 제2 연결부;
상기 층간 절연막 상에 형성되어 상기 제1 연결부와 제2 연결부를 연결하는 제3 연결부
를 포함하는 유기 발광 표시장치. - 청구항 1에 있어서,
상기 활성층은 도전성 불순물이 도핑되는 소스 및 드레인 영역과 채널 영역으로 구분되고,
상기 채널 영역은 미도핑되거나 상기 소스 및 드레인 영역보다 낮은 농도의 불순물이 도핑되는 유기 발광 표시장치.
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Legal Events
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| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |