KR20130046678A - Method of forming bump for package on package type substrate - Google Patents
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Abstract
Description
본 발명은 범프 형성 기술에 관한 것으로서, 보다 자세하게는 패키지 온 패키지 기판의 범프 형성방법에 관한 것이다.The present invention relates to a bump forming technique, and more particularly, to a bump forming method of a package on package substrate.
전자산업의 발달에 따라 반도체의 칩의 소형화, 다기능화, 고성능화, 대용량화가 급속이 이루어지고 있다. 그리고 이에 따라 패키징(packaging) 기술은 최종적으로 디바이스의 전기적 성능, 신뢰성, 생산성 및 전자 시스템의 소형화를 결정짓는 핵심기술로서 그 중요성이 더해 가고 있다. 패키징 기술이란 웨이퍼 공정에서 만들어진 개개의 칩을 최종적으로 제품화하는 일련의 공정을 의미하는 것으로서, 기판 상에 하나의 전자소자가 실장되는 추세에서 하나의 기판 상에 여러 개의 전자소자를 중첩하여 실장하는 스택(Stack) 패키지 기판까지 등장하게 되었다. 또한 패키징 기술의 발전에 따라 패키지 기판의 설계도 진화하게 되었고, 고성능화와 고집적화의 요구에 부응하여 SiP(System in Package)가 탄생하였으며, 이러한 SiP는 PiP(Package in Package), PoP(Package on Package) 등 여러 가지 형태로 발전되어 가고 있다. 특히, 시장에서 요구되는 고성능, 고밀도 패키지 기판을 실현하기 위한 방안에 대한 연구개발이 활발하게 진행되고, 그에 대한 수요가 증가 함에 따라 패키지 기판을 형성하는 여러 가지 방법 중에 패키지 기판 위에 패키지 기판을 적층하는 패키지 온 패키지(Package on Package, 이하, PoP)가 대안으로 떠오르게 되었다.With the development of the electronics industry, the miniaturization, multifunction, high performance, and large capacity of semiconductor chips are rapidly increasing. As a result, packaging technology is increasingly important as a key technology that ultimately determines the electrical performance, reliability, productivity, and miniaturization of electronic devices. Packaging technology refers to a series of processes for finally manufacturing individual chips made in a wafer process. In the trend of mounting one electronic device on a substrate, a stack stacking several electronic devices on one substrate is stacked. (Stack) Package board also appeared. In addition, with the development of packaging technology, the design of package substrates has evolved, and SiP (System in Package) has been created in response to the demand for high performance and high integration. It is developing in many forms. In particular, research and development on the method for realizing the high performance and high density package substrate required in the market is actively progressed, and as the demand thereof increases, among the various methods of forming the package substrate, the package substrate is laminated on the package substrate. Package on Package (PoP) has emerged as an alternative.
패키지 온 패키지는, 상부 패키지 기판과 하부 패키지 기판을 서로 접속시키는 방식으로서, 이에 사용되는 패키지 기판에 범프를 형성하는 공정은, 종래에는, 한국공개특허 10-2010-0039953호에 개시된 범프 형성공정과 거의 유사하게 다음과 같이 제조되었다. 우선 패키지 기판상에 칩 실장을 위한 솔더범프를 형성하고, 리플로우 한 후 패키지 기판간의 접속을 수행하는 솔더볼(패키지 범프)을 패키지 기판과 결합한 후 리플로우 한다. 그리고 한국공개특허 10-2010-0039953호에 개시된 바와 같은, 단차가 형성된 코인헤드를 이용하여 상술한 솔더범프의 상면을 평탄화 하는 코이닝 공정을 수행함으로써 패키지 기판의 범프를 형성하게 된다. The package on package is a method of connecting the upper package substrate and the lower package substrate to each other, and the step of forming bumps on the package substrate used therein is conventionally performed with the bump forming process disclosed in Korean Patent Laid-Open No. 10-2010-0039953. Almost similarly it was prepared as follows. First, solder bumps for chip mounting are formed on the package substrate, and after reflow, solder balls (package bumps) for connecting the package substrates are combined with the package substrate and then reflowed. The bump of the package substrate is formed by performing a coining process of planarizing the upper surface of the solder bump using the coin head having a step, as disclosed in Korean Patent Laid-Open Publication No. 10-2010-0039953.
그러나, 상술한 방법에 의해 범프를 형성하는 경우, 패키지 범프를 형성한 후, 솔더범프만을 선택적으로 코이닝 하게 되는 바, 코이닝 되지 않아야 할 패키지 범프도 함께 코이닝 되는 문제점, 단차가 형성된 코인헤드를 이용해야 하는 바 얼라인(align) 과정에 의해 공정소요시간이 증가하는 문제점, 패키지 범프를 리플로우시 솔더범프의 형태가 변형되어 불량이 발생하는 문제점이 존재하였다.However, in the case of forming the bumps by the above-described method, after forming the package bumps, only the solder bumps are selectively coined, so that package bumps that should not be coined are also coined together, and a coin head having a step is formed. Due to the alignment process that requires the use of the process, the process time increases, and the defect of the solder bump is deformed when the package bump is reflowed.
본 발명은 상술한 종래의 문제점을 해결하기 위해 제안된 것으로서, 솔더범프의 코이닝 공정 후에 보호층을 형성하고, 패키지 범프를 형성함으로써, 패키지 범프의 코이닝 불량 가능성을 원천적으로 방지하고 솔더범프의 불량을 방지함으로써 보다 신뢰도 높은 패키지 기판을 제공할 수 있는, 패키지 온 패키지 기판의 범프 형성방법을 제공하는 데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned conventional problems, by forming a protective layer after the coin bumping process of solder bumps, and forming a package bump, thereby preventing the possibility of poor coining of the package bumps and An object of the present invention is to provide a bump forming method of a package on package substrate, which can provide a more reliable package substrate by preventing defects.
상술한 과제를 해결하기 위한 본 발명의 패키지 온 패키지 기판의 범프 형성방법은, 패키지 기판의 칩 실장영역상에 솔더범프를 형성하고, 상기 칩 실장영역상에 상기 솔더범프를 매립하는 보호층을 형성하고, 상기 패키지 기판 중 상기 칩 실장영역을 제외한 영역에 패키지 범프를 형성하고, 상기 보호층을 제거하는 것을 포함하여 이루어질 수 있다.In the bump formation method of the package-on-package board | substrate of this invention for solving the said subject, the solder bump is formed in the chip mounting area of a package substrate, and the protective layer which fills the said solder bump is formed in the said chip mounting area. And forming a package bump in an area excluding the chip mounting area of the package substrate, and removing the protective layer.
본 발명의 패키지 온 패키지 기판의 범프 형성방법에 있어서, 상기 솔더범프를 형성하는 것은, 상기 패키지 기판의 칩 실장영역에 솔더를 결합하고, 상기 솔더를 리플로우(reflow) 하고, 상기 솔더를 코이닝(coining) 하는 것을 포함하여 이루어질 수 있다.In the bump forming method of the package-on-package substrate of the present invention, the forming of the solder bumps involves bonding solder to a chip mounting region of the package substrate, reflowing the solder, and coining the solder. and coining.
본 발명의 패키지 온 패키지 기판의 범프 형성방법에 있어서, 상기 솔더를 결합하는 것은, 상기 패키지 기판의 칩 실장영역에 볼 형상의 솔더를 마운팅하는 것을 포함하여 이루어질 수 있다.In the bump forming method of the package-on-package substrate of the present invention, coupling the solder may include mounting a ball-shaped solder on the chip mounting region of the package substrate.
또한, 상기 솔더를 결합하는 것은, 상기 패키지 기판상에 마스크를 위치시키고, 솔더페이스트를 인쇄하고, 상기 마스크를 제거하는 것을 포함하여 이루어질 수 있다.In addition, bonding the solder may include placing a mask on the package substrate, printing a solder paste, and removing the mask.
본 발명의 패키지 온 패키지 기판의 범프 형성방법에 있어서, 상기 솔더를 리플로우(reflow) 하는 것과 상기 솔더를 코이닝(coining) 하는 것 사이에, 상기 솔더를 디플럭스(deflux) 하는 것을 더 포함하여 이루어질 수 있다.In the bump forming method of the package-on-package substrate of the present invention, the method further includes defluxing the solder between reflowing the solder and coining the solder. Can be done.
본 발명의 패키지 온 패키지 기판의 범프 형성방법에 있어서, 상기 솔더범프의 높이는 1 내지 50 마이크로미터의 범위에서 형성될 수 있으나, 이에 한정되는 것은 아니다.In the bump forming method of the package on package substrate of the present invention, the height of the solder bumps may be formed in the range of 1 to 50 micrometers, but is not limited thereto.
본 발명의 패키지 온 패키지 기판의 범프 형성방법에 있어서, 상기 솔더범프의 폭은 1 내지 150 마이크로미터의 범위에서 형성될 수 있으나, 이에 한정되는 것은 아니다.In the bump forming method of the package on package substrate of the present invention, the width of the solder bumps may be formed in the range of 1 to 150 micrometers, but is not limited thereto.
본 발명의 패키지 온 패키지 기판의 범프 형성방법에 있어서, 상기 보호층을 형성하는 것은, 상기 솔더범프상에 배리어 필름을 부착하여 이루어질 수 있다.In the bump forming method of the package-on-package substrate of the present invention, the forming of the protective layer may be performed by attaching a barrier film on the solder bumps.
본 발명의 패키지 온 패키지 기판의 범프 형성방법에 있어서, 상기 보호층을 제거하는 것은, In the bump formation method of the package-on-package board | substrate of this invention, removing the said protective layer,
상기 보호층을 에칭함으로써 이루어질 수 있다.By etching the protective layer.
본 발명의 패키지 온 패키지 기판의 범프 형성방법에 있어서, 상기 패키지 범프를 형성하는 것은, 상기 패키지 기판 중, 상기 칩 실장영역을 제외한 영역에 솔더볼을 결합하고, 상기 솔더볼을 리플로우(reflow) 하는 것을 포함하여 이루어질 수 있다.In the bump forming method of the package-on-package substrate of the present invention, the forming of the package bumps includes bonding solder balls to a region other than the chip mounting region in the package substrate and reflowing the solder balls. It can be made, including.
본 발명의 패키지 온 패키지 기판의 범프 형성방법에 있어서, 상기 솔더볼을 리플로우(reflow) 하는 것 이후에, 상기 솔더볼을 디플럭스(deflux) 하는 것을 더 포함하여 이루어질 수 있다.In the bump forming method of the package-on-package substrate of the present invention, after reflowing the solder balls, the solder balls may further include defluxing the solder balls.
본 발명의 패키지 온 패키지 기판의 범프 형성방법에 있어서, 상기 패키지 범프의 높이는 상기 솔더범프의 높이 이상으로 형성됨이 바람직하며, 보다 구체적으로 50 내지 300 마이크로미터의 범위에서 형성될 수 있으나, 이에 한정되는 것은 아니다.In the bump forming method of the package-on-package substrate of the present invention, it is preferable that the height of the package bump is formed above the height of the solder bump, and more specifically, may be formed in the range of 50 to 300 micrometers, but is not limited thereto. It is not.
본 발명에 따르면, 패키지 범프 형성전에 솔더범프에 대한 코이닝 공정을 수행함으로써, 제조과정에서 패키지 범프가 코이닝 되는 불량을 사전에 차단할 수 있는 효과 및 이에 따른 신뢰도 높은 패키지 온 패키지 사양의 기판을 제공할 수 있는 효과가 있다.According to the present invention, by performing a coining process for the solder bumps before forming the package bumps, there is provided an effect of preventing the defects in the package bumps coined in the manufacturing process in advance, thereby providing a substrate of a package-package specification of high reliability It can work.
또한 본 발명에 따르면, 솔더범프와 패키지 범프간의 간격에 관계없이 간단한 공정으로 패키지 온 패키지 사양의 기판을 제조할 수 있는 효과가 있다.In addition, according to the present invention, regardless of the gap between the solder bumps and the package bumps there is an effect that can be manufactured in a package-on-package substrate in a simple process.
그리고 본 발명에 따르면, 제조과정에서 단차가 형성된 코이닝 헤드를 사용할 필요가 없게 되어, 코이닝 헤드와 기판간의 얼라인(align)에 소요되는 시간을 단축할 수 있게 되고, 결과적으로 제조공정 소요시간을 단축할 수 있는 효과도 갖는다.In addition, according to the present invention, there is no need to use a coining head having a step formed in the manufacturing process, so that the time required for alignment between the coining head and the substrate can be shortened. It also has the effect of shortening.
도 1은 본 발명에 따른 패키지 온 패키지 기판의 범프 형성방법을 나타낸 순서도이다.
도 2는 본 발명의 실시예에 따른 패키지 온 패키지 기판의 범프 형성방법을 나타낸 제조공정도이다.
도 3은 본 발명을 이용하여 제조된 패키지 온 패키지 기판을 도시한 것이다.1 is a flowchart illustrating a bump forming method of a package on package substrate according to the present invention.
2 is a manufacturing process diagram illustrating a bump forming method of a package on package substrate according to an exemplary embodiment of the present invention.
3 illustrates a package on package substrate fabricated using the present invention.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the embodiments described herein and the configurations shown in the drawings are only a preferred embodiment of the present invention, and that various equivalents and modifications may be made thereto at the time of the present application. DETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid obscuring the subject matter of the present invention. The following terms are terms defined in consideration of functions in the present invention, and the meaning of each term should be interpreted based on the contents throughout the present specification. The same reference numerals are used for parts having similar functions and functions throughout the drawings.
도 1은 본 발명에 따른 패키지 온 패키지 기판의 범프 형성방법을 나타낸 순서도이다.1 is a flowchart illustrating a bump forming method of a package on package substrate according to the present invention.
도 1을 참조하면, 본 발명에 따른 패키지 온 패키지(Package On Package, POP) 기판의 범프 형성방법은, 패키지 기판의 칩 실장영역상에 솔더범프를 형성하고(S1), 칩 실장영역상에 솔더범프를 매립하는 보호층을 형성하고(S3), 패키지 기판 중, 칩 실장영역을 제외한 부분에 패키지 범프를 형성하고(S5), 보호층을 제거하는 과정(S7)을 포함하여 이루어질 수 있다.Referring to FIG. 1, in the bump forming method of a package on package (POP) substrate according to the present invention, solder bumps are formed on a chip mounting region of the package substrate (S1) and solder is formed on the chip mounting region. The method may include forming a protective layer filling the bump (S3), forming a package bump in a portion of the package substrate except for the chip mounting region (S5), and removing the protective layer (S7).
S1단계의 패키지 기판은, 패키지 온 패키지(Package on Package) 제조시 사용되는 기판으로서, 실장되는 칩과의 접속을 위한 회로패턴 및 다른 패키지 기판과의 접속을 위한 회로패턴이 구비되어 있다. S1단계에서는 이러한 패키지 기판 중, 칩 실장영역상에 칩과 회로패턴간의 전기적 접속을 위한 솔더범프를 형성하게 된다. 이러한 본 발명의 솔더범프는 추후 상부에 칩 실장시, 칩과 회로패턴간의 전기적 접속을 수행하는 역할을 하게 된다. 여기서 솔더범프의 형성은, 패키지 기판의 칩 실장영역에 솔더를 결합하고, 솔더를 가열하여 유동성을 갖는 상태로 리플로우(reflow)하고, 리플로우된 구형의 솔더를 코이닝(coining)하여 상면을 평평한 원기둥 형태로 성형함으로써 이루어질 수 있다.The package substrate of step S1 is a substrate used in the manufacture of a package on package, and is provided with a circuit pattern for connection with a chip to be mounted and a circuit pattern for connection with another package substrate. In the step S1, solder bumps for electrical connection between the chip and the circuit pattern are formed on the chip mounting area of the package substrate. The solder bump of the present invention serves to perform electrical connection between the chip and the circuit pattern when the chip is mounted on the upper part. Here, the solder bump is formed by bonding the solder to the chip mounting region of the package substrate, reflowing the solder in a state of fluidity by heating the solder, and coining the reflowed spherical solder. It can be made by molding into a flat cylindrical shape.
이때, 패키지 기판의 칩 실장영역에 솔더를 결합하는 것은, 볼 형상의 솔더를 패키지 기판의 칩 실장영역에 마운팅(mounting)하는 방식으로 이루어질 수 있으며, 이러한 경우 솔더 마운팅 전에, 패키지 기판의 상면에 스퀴즈(squeeze)를 사용하여 플럭스(flux)를 도포하는 과정을 선행함으로써 솔더와 패키지 기판간의 접착이 원활하게 이루어지도록 할 수 있으나, 이에 제한되는 것은 아니다. In this case, the bonding of the solder to the chip mounting region of the package substrate may be performed by mounting a ball-shaped solder on the chip mounting region of the package substrate. In this case, squeeze the upper surface of the package substrate before solder mounting. (Squeeze) can be used to prioritize the flux (flux) to facilitate the adhesion between the solder and the package substrate, but is not limited thereto.
또는 패키지 기판의 칩 실장영역상에 형성된 회로패턴과 대응되는 위치에 소정의 홀이 형성된 마스크(메탈마스크 또는 필름마스크)를 위치시키고, 마스크 상부면에 솔더페이스트를 스퀴지(squeeze)로 인쇄하여 홀 내부에 솔더페이스트를 충진시킨 후, 마스크를 제거하는 방식으로 이루어질 수도 있다. 물론 이러한 경우도 상술한 플럭스 도포과정이 선행될 수 있다. 다만, 상술한 내용은 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법을 통해, 패키지 기판의 칩 실장영역에 솔더를 결합할 수 있다고 할 것이다.Alternatively, a mask (metal mask or film mask) in which a predetermined hole is formed is positioned at a position corresponding to the circuit pattern formed on the chip mounting region of the package substrate, and a solder paste is printed on the upper surface of the mask by a squeegee. After filling the solder paste, the mask may be removed. Of course, in such a case, the above-described flux application process may be preceded. However, the above description is just one example, and it can be said that the solder can be coupled to the chip mounting region of the package substrate through all methods that are currently developed and commercialized or can be implemented according to future technology development.
이후, 패키지 기판의 칩 실장영역에 결합된 솔더를 가열하여 유동성을 갖는 상태로 리플로우(reflow)하고, 리플로우 된 솔더를 코이닝(coining)하여 상면이 평평한 형태의 솔더범프를 형성하게 된다. 이때 형성되는 솔더범프는, 높이는 1 내지 50 마이크로미터의 범위에서 형성됨이 바람직하며, 높이는 1 내지 150 마이크로미터의 범위에서 형성되는 것이 바람직하나, 이에 한정되는 것은 아니다.Thereafter, the solder coupled to the chip mounting region of the package substrate is heated to reflow to have a fluidity, and the reflowed solder is coined to form solder bumps having a flat top surface. At this time, the solder bump is formed, the height is preferably formed in the range of 1 to 50 micrometers, the height is preferably formed in the range of 1 to 150 micrometers, but is not limited thereto.
한편, 상술한 리플로우 공정과 코이닝 공정 사이에, 플럭스를 제거하는 디플럭스(deflux)공정이 더 수행됨이 바람직하다. 플럭스(flux)를 제거함으로써 제품의 수명단축을 방지하고 불량률을 감소시키기 위함이다.Meanwhile, it is preferable that a deflux process for removing flux is further performed between the above-described reflow process and coining process. By eliminating flux, it is to prevent shortening of product life and to reduce defective rate.
이후 S3단계에서는, S1단계에서 제조한 솔더범프를 매립하는 보호층을 칩 실장영역상에 형성하게 된다. 이러한 보호층은, 추후 패키지 범프 형성시 솔더범프를 보호하는 역할을 하게 되며, 이러한 보호층 형성에 따라 코이닝 된 솔더범프의 무너짐, 솔더범프의 형상변형 등의 솔더범프 불량발생을 방지할 수 있게 된다. Subsequently, in step S3, a protective layer for embedding the solder bumps manufactured in step S1 is formed on the chip mounting area. The protective layer serves to protect solder bumps in the formation of package bumps in the future, and prevents solder bump defects such as collapse of coined solder bumps and deformation of solder bumps according to the formation of the protective layers. do.
상술한 보호층의 형태는 필름형태의 배리어 필름으로 이루어질 수 있으며, 그 재질에는 제한이 없다. 예컨대 폴리에틸렌, 폴리염화비닐, 폴리비닐알코올, 폴리염화비닐리덴, 폴리아미드 등 현재 개발되어 상용화 되었거나 향후 기술발전에 따라 구현 가능한 모든 필름재질로 본 발명의 보호층을 구성할 수 있다고 할 것이다.The above-described protective layer may be formed of a barrier film in the form of a film, and the material thereof is not limited. For example, polyethylene, polyvinyl chloride, polyvinyl alcohol, polyvinylidene chloride, polyamide, etc. It will be said that the protective layer of the present invention can be made of any film material that is currently developed and commercialized or can be implemented according to future technological developments.
보호층을 형성한 후, S5단계에서는 패키지 기판 중, 칩 실장영역을 제외한 영역상에 패키지 범프를 형성한다. 이러한 패키지 범프는 추후 패키지 기판의 적층을 통해 패키지 온 패키지(Package On Package)제조시, 패키지 기판간의 전기적 접속을 수행하는 역할을 하는 부분이다. 패키지 범프의 형성은 솔더범프의 형성과정과 유사하게 이루어질 수 있다.After forming the protective layer, in step S5, package bumps are formed on a region other than the chip mounting region in the package substrate. The package bump is a part that performs electrical connection between the package substrates during the manufacture of a package on package through later stacking of package substrates. Formation of the package bumps may be similar to that of forming solder bumps.
예컨대, 패키지 기판 중 칩 실장영역을 제외한 부분에 솔더볼을 결합하고, 결합한 솔더볼을 가열하여 유동성을 갖는 상태로 리플로우(reflow)함으로써 이루어질 수 있으며, 이외에도 솔더범프의 형성과 유사하게 마스크 적층 및 솔더페이스트 스퀴지(squeeze) 인쇄, 마스크 제거의 순서로 이루어질 수도 있다. 또한, 패키지 범프 형성 전에 플럭스(flux)도포과정이 선행될 수 있으며, 이러한 경우 리플로우(reflow) 공정 후 디플럭스(deflux) 공정이 더 수행될 수 있음은 솔더범프의 경우와 동일하다. 이때, 본 발명에 따르면 패키지 범프 형성 전에, 솔더범프를 보호하는 보호층을 미리 형성함에 따라, 패키지 범프 형성시 수행되는 리플로우 공정에도 불구하고, 솔더범프와 패키지 범프간의 간격에 관계 없이 솔더범프의 무너짐 또는 형상변형을 방지하고 솔더범프의 코이닝 형상을 유지할 수 있게 된다. 이에 따라 결과적으로 범프불량을 방지할 수 있게 되어 보다 신뢰도 높은 제품을 제공할 수 있게 된다. 또한, 본 발명에 따르면 솔더범프의 코이닝 공정을 패키지 범프 형성 전에 수행하는 바, 패키지 범프가 코이닝 되는 불량발생 가능성을 원천적으로 차단할 수 있게 되어 보다 신뢰도 높은 제품을 제공할 수 있는 효과도 갖게 된다.For example, the solder ball may be bonded to a portion of the package substrate except for the chip mounting area, and the bonded solder ball may be heated to reflow in a state of fluidity. In addition, mask stacking and solder paste may be similar to the formation of solder bumps. It may be made in the order of squeegee printing, mask removal. In addition, the flux coating process may be preceded before the package bumps are formed, and in this case, the deflux process may be further performed after the reflow process, as in the case of solder bumps. In this case, according to the present invention, before the package bump is formed, the protective layer protecting the solder bump is formed in advance, despite the reflow process performed during the formation of the package bump, regardless of the gap between the solder bump and the package bump. This prevents collapse or deformation and maintains the coining shape of the solder bumps. As a result, bump defects can be prevented, resulting in a more reliable product. In addition, according to the present invention, since the coin bumping process of the solder bumps is performed before the package bumps are formed, the possibility of defects in coining the package bumps can be blocked at the source, thereby providing a more reliable product. .
한편, S5단계에서 형성되는 패키지 범프의 높이는, 솔더범프의 높이 및 솔더범프상에 실장될 칩의 높이의 합보다 크거나 같도록 형성되는 것이 바람직하다. 추후 패키지 온 패키지 제조시, 칩이 상부 패키지 기판과 하부 패키지 기판 사이의 공간에 수용될 수 있도록 하기 위함이다. 예컨대, 본 발명의 패키지 범프 높이는 50내지 300 마이크로미터의 범위에서 형성되는 것이 바람직하나, 이에 한정되는 것은 아니며, 적절하게 설계변경 가능하다 할 것이다.On the other hand, the height of the package bump formed in step S5, it is preferable to be formed to be greater than or equal to the sum of the height of the solder bump and the height of the chip to be mounted on the solder bump. This is to allow the chip to be accommodated in the space between the upper package substrate and the lower package substrate in the later package-on package manufacturing. For example, the package bump height of the present invention is preferably formed in the range of 50 to 300 micrometers, but is not limited thereto, and may be appropriately changed in design.
패키지 범프 형성 후, S7단계에서는 솔더범프를 보호하고 있는 보호층을 제거하게 되며, 이러한 보호층의 제거는 에칭(etching) 등 공지의 방법을 통해 수행될 수 있다. After the package bumps are formed, the protective layer protecting the solder bumps is removed in step S7, and the removal of the protective layer may be performed by a known method such as etching.
상술한 과정을 포함하여 이루어지는 본 발명의 패키지 온 패키지 범프 형성방법은, 솔더범프 형성 후 패키지 범프를 형성하게 되는 바, 선택적 코이닝(selective coining) 공정을 생략할 수 있게 되어, 패키지 범프가 코이닝 되는 불량을 사전 차단할 수 있는 효과 및 이에 따른 불량률이 감소되고 신뢰도가 향상된 패키지 온 패키지 제품을 제조할 수 있는 효과를 갖게 된다. 아울러 솔더범프 형성 후 솔더범프를 보호하는 보호층을 형성함에 따라 솔더범프의 불량발생을 방지하고 안정적으로 제조공정을 수행할 수 있는 효과 및 보다 신뢰도가 향상된 패키지 온 패키지 제품을 제조할 수 있는 효과도 갖게 된다.Package on the package bump forming method of the present invention comprising the above-described process, to form the package bump after the solder bump formed, it is possible to omit the selective coining (selective coining) process, the package bump coining It is possible to block the defects in advance, thereby reducing the defective rate and have the effect of manufacturing a package-on-package product with improved reliability. In addition, by forming a protective layer that protects the solder bumps after the formation of the solder bumps, it is possible to prevent solder bump defects and to perform the manufacturing process stably, and to produce more reliable package-on-package products. Will have
도 2는 본 발명의 실시예에 따른 패키지 온 패키지 기판의 범프 형성방법을 나타낸 제조공정도이다.2 is a manufacturing process diagram illustrating a bump forming method of a package on package substrate according to an exemplary embodiment of the present invention.
도 1 내지 도 2를 참조하면, 우선 도 2의 (a)에 도시된 바와 같이 칩 실장영역(A)이 구비된 패키지 기판(110)을 준비한다. 여기서 패키지 기판(110)은 패키지 온 패키지(Package on Package) 제조시 사용되는 기판으로서, 도면에는 미도시 되었으나, 실장되는 칩과의 접속을 위한 회로패턴 및 다른 패키지 기판과의 접속을 위한 회로패턴이 구비되어 있음은 도 1의 설명에서 상술한 바와 같다.1 to 2, first, as shown in FIG. 2A, a
이후 도 2의 (b)에 도시된 바와 같이, 패키지 기판(110)의 칩 실장영역(A)상에 볼 형상의 솔더(130)를 마운트(mount)하고, 솔더(130)를 가열하여 유동성을 갖는 상태로 리플로우(reflow)한다. 이때 솔더(130)를 마운트 하기 전에 플럭스(flux) 도포가 선행될 수 있으며, 이러한 경우 리플로우(reflow) 이후 디플럭스(deflux) 과정이 더 수행될 수 있음은 도 1의 설명에서 상술한 바와 같다. 또한, 도면에는 볼 형태의 솔더(130)를 칩 실장영역(A)상에 마운트 함으로써 패키지 기판(110)과 솔더(130)를 결합하는 것으로 도시되어 있으나, 이는 하나의 예시일 뿐이며, 마스크를 이용하여 솔더페이스트를 스퀴지(squeeze)로 인쇄하고, 마스크를 제거 후 리플로우(reflow)를 수행할 수도 있음은 도 1의 설명에서 상술한 바와 같다.Thereafter, as shown in FIG. 2B, a ball-shaped
이후 도 2의 (c)에 도시된 바와 같이 코이닝(coining) 과정을 수행하여 솔더(130)의 상면을 평평한 형태로 만들어 본 발명의 솔더범프를 형성하게 된다. 이때 코이닝(coining) 과정에서 사용되는 코이닝 헤드(coining head, 210)는, 종래와 달리 단차가 형성될 필요가 없으며, 평탄한 형상으로 이루어질 수 있다. 이에 따라, 종래와 달리 패키지 범프 형성 전에 코이닝(coining)을 수행하는 바, 코이닝 헤드(21)와 패키지 기판(110)간의 얼라인(align) 문제가 발생하지 않아 공정소요시간을 단축할 수 있으며, 패키지 범프가 코이닝되는 불량을 사전 차단할 수 있게 된다.Thereafter, as illustrated in FIG. 2C, a coin bumping process is performed to form a flat surface of the
코이닝 수행 후, 도 2의 (d)에 도시된 바와 같이 칩 실장영역(A)상에 솔더범프(140)를 매립하는 보호층(150)를 형성하게 된다. 이러한 보호층(150)은, 도 1의 설명에서 상술한 바와 같이, 추후 패키지 범프 형성과정에서 발생 가능한 솔더범프(140)의 무너짐 또는 형상변형을 방지하는 역할을 하게 된다.After coining, a
이후, 도 2의 (e)에 도시된 바와 같이, 패키지 기판(110) 중, 칩 실장영역(A)을 제외한 영역(C)에 패키지 범프(170)를 형성한다. 이때 패키지 범프(170)의 형성은, 상술한 C영역상에 솔더볼을 마운트하고 리플로우(reflow)하는 방식 또는 마스크를 이용하여 솔더페이스트 인쇄 후 마스크를 제거하고 리플로우 하는 방식으로 이루어질 수 있음은 도 1의 설명에서 상술한 바와 같다. 아울러, 솔더볼을 마운트 하기 전에 플럭스(flux) 도포가 선행될 수 있으며, 이러한 경우 리플로우(reflow) 수행 후 디플럭스(deflux) 과정이 더 수행될 수 있음은 도 1의 설명에서 상술한 바와 같다. 이러한 본 발명에 따르면, 솔더범프(140) 형성 후, 보호층(150)을 형성하고 패키지 범프(170)를 형성하는 바, 솔더범프(140)와 패키지 범프(170)간의 피치(B)에 관계없이 범프불량 발생가능성을 방지할 수 있는 이점을 갖게 된다.Thereafter, as illustrated in FIG. 2E, the
패키지 범프 형성 후, 보호층을 제거하면, 도 2의 (f)에 도시된 바와 같은 패키지 기판을 얻을 수 있게 되며, 추후 솔더범프(140)상에 반도체 칩과 같은 칩을 실장하고, 패키지 범프(170)를 이용하여 패키지 기판간의 접속을 수행하게 되면 패키지 온 패키지(package on package) 제품을 제조할 수 있게 된다.If the protective layer is removed after the package bumps are formed, a package substrate as shown in FIG. 2 (f) can be obtained. Then, a chip such as a semiconductor chip is mounted on the solder bumps 140, and the package bumps ( When the connection between the package substrates is performed using 170, a package on package product may be manufactured.
도 3은 본 발명을 이용하여 제조된 패키지 온 패키지 기판을 도시한 것으로서, 보다 구체적으로는 본 발명을 이용하여 범프를 형성한 패키지 기판(10)을 하부 패키지 기판으로 이용한 경우를 도시한 것이다. 도 2 및 3을 참조하면, 도 2의 (f)에 도시된 패키지 기판의 솔더범프(140)상에 칩(190)을 실장하여 하부 패키지 기판(10)을 형성하고, 상부 패키지 기판(20)과 하부 패키지 기판(10)을 패키지 범프(170)를 매개로 접합하여 전기적 접속을 수행하도록 하면, 도 3에 도시된 바와 같은 패키지 온 패키지 기판을 제조할 수 있게 된다.3 illustrates a package on package substrate manufactured using the present invention, and more specifically, illustrates a case in which a
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, Those skilled in the art will appreciate that many suitable modifications and variations are possible in light of the present invention. Accordingly, all such suitable modifications and variations and equivalents should be considered to be within the scope of the present invention.
110: 패키지 기판
130: 솔더
140: 솔더범프
150: 보호층
170: 패키지 범프
190: 칩
210: 코이닝 헤드110: package substrate
130: solder
140: solder bump
150: protective layer
170: package bump
190: chip
210: coining head
Claims (13)
상기 칩 실장영역상에 상기 솔더범프를 매립하는 보호층을 형성하고,
상기 패키지 기판 중, 상기 칩 실장영역을 제외한 영역에 패키지 범프를 형성하고,
상기 보호층을 제거하는 것을 포함하여 이루어지는 패지기 온 패키지 기판의 범프 형성방법.
Solder bumps are formed on the chip mounting area of the package substrate,
Forming a protective layer filling the solder bumps on the chip mounting region;
Package bumps are formed in a region of the package substrate other than the chip mounting region,
And removing the protective layer.
상기 솔더범프를 형성하는 것은,
상기 패키지 기판의 칩 실장영역에 솔더를 결합하고,
상기 솔더를 리플로우(reflow) 하고,
상기 솔더를 코이닝(coining) 하는 것을 포함하여 이루어지는 패키지 온 패키지 기판의 범프 형성방법.
The method according to claim 1,
Forming the solder bumps,
Bonding solder to the chip mounting region of the package substrate,
Reflow the solder,
A bump forming method of a package on package substrate comprising coining the solder.
상기 솔더를 결합하는 것은,
상기 패키지 기판의 칩 실장영역에 볼 형상의 솔더를 마운팅하는 것을 포함하여 이루어지는 패키지 온 패키지 기판의 범프 형성방법.
The method according to claim 2,
Joining the solder,
And forming a ball-shaped solder in the chip mounting region of the package substrate.
상기 솔더를 결합하는 것은,
상기 패키지 기판상에 마스크를 위치시키고,
솔더페이스트를 인쇄하고,
상기 마스크를 제거하는 것을 포함하여 이루어지는 패키지 온 패키지 기판의 범프 형성방법.
The method according to claim 2,
Joining the solder,
Placing a mask on the package substrate,
Print solder paste,
Removing the mask; and forming a bump in a package on package substrate.
상기 솔더를 리플로우(reflow) 하는 것과 상기 솔더를 코이닝(coining) 하는 것 사이에,
상기 솔더를 디플럭스(deflux) 하는 것을 더 포함하여 이루어지는 패키지 온 패키지 기판의 범프 형성방법.
The method according to claim 2,
Between reflowing the solder and coining the solder,
And bumping the solder (deflux).
상기 솔더범프의 높이는,
1 내지 50 마이크로미터의 범위에서 형성되는 패키지 온 패키지 기판의 범프 형성방법.
The method according to claim 1,
The height of the solder bumps,
A bump forming method of a package on package substrate formed in the range of 1 to 50 micrometers.
상기 솔더범프의 폭은,
1 내지 150 마이크로미터의 범위에서 형성되는 패키지 온 패키지 기판의 범프 형성방법.
The method according to claim 1,
The width of the solder bumps,
A bump forming method of a package on package substrate formed in the range of 1 to 150 micrometers.
상기 보호층을 형성하는 것은,
상기 솔더범프상에 배리어 필름을 부착하여 이루어지는 패키지 온 패키지 기판의 범프 형성방법.
The method according to claim 1,
Forming the protective layer,
A bump forming method of a package on package substrate formed by attaching a barrier film on the solder bumps.
상기 보호층을 제거하는 것은,
상기 보호층을 에칭하여 이루어지는 패키지 온 패키지 기판의 범프 형성방법.
The method according to claim 1,
Removing the protective layer,
A bump forming method of a package on package substrate formed by etching the protective layer.
상기 패키지 범프를 형성하는 것은,
상기 패키지 기판 중, 상기 칩 실장영역을 제외한 영역에 솔더볼을 결합하고,
상기 솔더볼을 리플로우(reflow) 하는 것을 포함하여 이루어지는 패키지 온 패키지 기판의 범프 형성방법.
The method according to claim 1,
Forming the package bump,
Bonding solder balls to a region excluding the chip mounting region of the package substrate,
A bump forming method of a package on package substrate comprising reflowing the solder ball.
상기 솔더볼을 리플로우(reflow) 하는 것 이후에,
상기 솔더볼을 디플럭스(deflux) 하는 것을 더 포함하여 이루어지는 패키지 온 패키지 기판의 범프 형성방법.
The method of claim 10,
After reflowing the solder balls,
And bumping the solder ball (deflux).
상기 패키지 범프의 높이는,
상기 솔더범프의 높이 이상으로 형성되는 패키지 온 패키지 기판의 범프 형성방법.
The method according to claim 1,
The height of the package bumps,
A bump forming method of a package on package substrate formed above the height of the solder bumps.
상기 패키지 범프의 높이는,
50 내지 300 마이크로미터의 범위에서 형성되는 패키지 온 패키지 기판의 범프 형성방법.The method of claim 12,
The height of the package bumps,
A bump forming method of a package on package substrate formed in the range of 50 to 300 micrometers.
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|---|---|---|---|
| KR1020110111207A KR101870444B1 (en) | 2011-10-28 | 2011-10-28 | Method of forming bump for package on package type substrate |
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|---|---|---|---|---|
| JP2002134890A (en) * | 2000-10-19 | 2002-05-10 | Ibiden Co Ltd | Method for manufacturing printed wiring board |
| KR100751286B1 (en) * | 2006-04-11 | 2007-08-23 | 삼성전기주식회사 | Method for manufacturing semiconductor mounting substrate and semiconductor package |
| KR20100039953A (en) | 2008-10-09 | 2010-04-19 | 삼성전기주식회사 | Coin head and bump formation method which use this |
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- 2011-10-28 KR KR1020110111207A patent/KR101870444B1/en active IP Right Grant
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