KR20130038582A - Semiconductor chip package having voltage generating circuit with reduced power noise - Google Patents

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KR20130038582A
KR20130038582A KR1020110103018A KR20110103018A KR20130038582A KR 20130038582 A KR20130038582 A KR 20130038582A KR 1020110103018 A KR1020110103018 A KR 1020110103018A KR 20110103018 A KR20110103018 A KR 20110103018A KR 20130038582 A KR20130038582 A KR 20130038582A
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강선원
김치욱
황상준
우현정
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Abstract

PURPOSE: A semiconductor chip package including a voltage generating circuit with reduced power noises is provided to improve the reliability of a data access operation by minimizing power noises using a noise canceller. CONSTITUTION: A voltage generating circuit(230) generates a supply voltage for an internal circuit by receiving an external power voltage. An IC chip(200) includes a connection terminal connected to the output node of the supply voltage of the voltage generating circuit. A noise canceller(120) is electrically connected to the connection terminal to cancel power noises from the supply voltage. A mounting substrate mounts the IC chip for packaging the IC chip.

Description

파워 노이즈가 줄어든 전압 발생회로를 구비한 반도체 칩 패키지{semiconductor chip package having voltage generating circuit with reduced power noise} Semiconductor chip package having voltage generating circuit with reduced power noise

본 발명은 집적회로 칩의 파워 노이즈 제거에 관한 것으로, 보다 구체적으로 외부 전원전압을 수신하여 내부 회로에 필요한 전압을 제공하는 회로에서의 파워 노이즈를 줄이기 위한 반도체 칩 패키지에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to power noise rejection of integrated circuit chips, and more particularly, to a semiconductor chip package for reducing power noise in a circuit that receives an external power supply voltage and provides a voltage required for an internal circuit.

다이나믹 랜덤 억세스 메모리(이하 디램)등과 같은 반도체 메모리를 포함하는 집적회로 칩들은 패키징된 후에 외부로부터 전원을 수신하여 동작된다. 외부 전원전압 공급 터미널을 통해 인가되는 외부 전원전압(External Voltage)은 외부 환경이나 집적회로 칩들의 동작 시에 발생되는 노이즈 등에 의해 전압 레벨이 변동될수 있다. 그러나 외부 전원전압의 레벨은 필요에 따라 자유롭게 변경되기가 어렵다. Integrated circuit chips including semiconductor memories such as dynamic random access memory (DRAM) and the like are operated by receiving power from the outside after being packaged. The external power voltage applied through the external power supply terminal may vary in voltage due to an external environment or noise generated during operation of integrated circuit chips. However, the level of the external power supply voltage is difficult to change freely as necessary.

많은 수의 집적회로 칩들에는 외부 전원전압을 칩 내부에 필요한 전원전압의 레벨로 변환하기 위한 IVC(Internal Voltage Converter)등과 같은 전압 발생회로가 구비되어 있다. Many integrated circuit chips have a voltage generating circuit such as an internal voltage converter (IVC) for converting an external power supply voltage to a level of power supply voltage required inside the chip.

IVC는 반도체 소자의 동작에 적합한 전압들을 비교적 자유롭게 만들 수 있다. IVC는 네거티브 피드백(Negative Feedback)을 통해 외부 전원전압이 변화하더라도 이에 무관하게 내부 전압을 안정적으로 유지할 수 있다. IVC를 활용하면 반도체 소자의 동작 파라메터(Parameter)가 편리하게 제어될 수 있다.IVC can make voltages relatively suitable for operation of semiconductor devices. Negative feedback enables the IVC to maintain the internal voltage stably even if the external supply voltage changes. By utilizing IVC, operating parameters of semiconductor devices can be conveniently controlled.

결국, IVC와 같은 전압 발생회로는 다양한 전원 전압을 갖는 제품에 대응이 가능하고 소모 전력의 감소에도 도움을 준다. 그러나, 전압 발생회로에 연결된 내부 회로의 고속화에 따라 발생하는 파워 노이즈에 대해 취약한 면이 있다.
As a result, voltage generation circuits such as IVC can cope with products with various supply voltages and help reduce power consumption. However, there is a side that is vulnerable to power noise generated by the speed of the internal circuit connected to the voltage generating circuit.

본 발명이 해결하고자 하는 기술적 과제는, 집적회로 칩 내의 전압 발생회로에서 발생되는 파워 노이즈를 제거 또는 최소화할 수 있는 반도체 칩 패키지를 제공함에 있다. SUMMARY The present invention has been made in an effort to provide a semiconductor chip package capable of removing or minimizing power noise generated in a voltage generation circuit in an integrated circuit chip.

본 발명이 해결하고자 하는 다른 기술적 과제는, 반도체 메모리 장치의 내부 전압 발생회로에서 발생되는 파워 노이즈를 제거 또는 최소화할 수 있는 반도체 칩 패키지를 제공함에 있다.
Another object of the present invention is to provide a semiconductor chip package capable of removing or minimizing power noise generated in an internal voltage generation circuit of a semiconductor memory device.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 일 양상에 따른 반도체 칩 패키지는:In accordance with an aspect of the present disclosure, there is provided a semiconductor chip package.

외부 전원전압을 수신하여 내부 회로에 사용될 공급 전압을 발생하는 전압 발생회로와, 상기 전압 발생회로의 상기 공급 전압의 출력 노드에 연결된 연결 터미널을 구비하는 집적회로 칩; 및 An integrated circuit chip having a voltage generation circuit for receiving an external power supply voltage and generating a supply voltage for use in an internal circuit, and a connection terminal connected to an output node of the supply voltage of the voltage generation circuit; And

상기 공급 전압에 대한 파워 노이즈를 줄이기 위해 상기 연결 터미널에 전기적으로 연결된 노이즈 제거기를 구비하며, 칩 패키징을 위해 상기 집적회로 칩을 탑재하는 탑재 기판을 포함한다. And a mounting substrate having a noise canceller electrically connected to the connection terminal to reduce power noise to the supply voltage, and mounting the integrated circuit chip for chip packaging.

본 발명에 따른 일실시 예에서, 상기 전압 발생회로는 주변회로나 셀 어레이에 필요한 내부 전압을 발생하는 내부 전압 컨버터일 수 있다. In one embodiment according to the present invention, the voltage generating circuit may be an internal voltage converter for generating an internal voltage required for a peripheral circuit or a cell array.

본 발명에 따른 일실시 예에서, 상기 전압 발생회로는 상기 외부 전원전압 이상의 고전압을 발생하는 고전압 발생회로일 수 있다. In one embodiment according to the present invention, the voltage generating circuit may be a high voltage generating circuit for generating a high voltage above the external power supply voltage.

본 발명에 따른 일실시 예에서, 상기 전압 발생회로는 백 바이어스 전압을 발생하는 백 바이어스 전압 발생회로일 수 있다. In one embodiment according to the present invention, the voltage generation circuit may be a back bias voltage generation circuit for generating a back bias voltage.

본 발명에 따른 일실시 예에서, 상기 노이즈 제거기는 상기 파워 노이즈를 제거하기 위한 디커플링 소자일 수 있다. In one embodiment according to the present invention, the noise canceller may be a decoupling element for removing the power noise.

본 발명에 따른 일실시 예에서, 상기 디커플링 소자는 상기 탑재 기판의 상부에 형성되는 디커플링 커패시터일 수 있다. In one embodiment according to the present invention, the decoupling element may be a decoupling capacitor formed on the mounting substrate.

본 발명에 따른 일실시 예에서, 상기 디커플링 소자는 상기 탑재 기판의 내부에 형성되는 디커플링 커패시터일 수 있다. In one embodiment according to the present invention, the decoupling element may be a decoupling capacitor formed in the mounting substrate.

본 발명에 따른 일실시 예에서, 상기 디커플링 소자는 상기 탑재 기판의 하부에 형성되는 디커플링 커패시터일 수 있다. In one embodiment according to the present invention, the decoupling element may be a decoupling capacitor formed under the mounting substrate.

본 발명에 따른 일실시 예에서, 상기 디커플링 커패시터는 상기 연결 터미널에 와이어 본딩을 통해 연결될 수 있다. In one embodiment according to the present invention, the decoupling capacitor may be connected to the connection terminal through wire bonding.

본 발명에 따른 일실시 예에서, 상기 디커플링 커패시터는 상기 연결 터미널에 플립 칩 본딩을 통해 연결될 수 있다. In one embodiment according to the present invention, the decoupling capacitor may be connected to the connection terminal through flip chip bonding.

상기 디커플링 소자는 SMT 실장 또는 임베디드 실장 방식으로 탑재될 수 있다. The decoupling element may be mounted in an SMT mounting or an embedded mounting method.

본 발명에 따른 일실시 예에서, 상기 디커플링 소자는 필름 타입 커패시터나 실리콘 커패시터일 수 있다. In one embodiment according to the present invention, the decoupling element may be a film type capacitor or a silicon capacitor.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 또 다른 양상에 따른 반도체 칩 패키지는:In accordance with still another aspect of the present disclosure, there is provided a semiconductor chip package.

외부 전원전압을 수신하여 분배하는 외부 전압 공급회로와, 상기 외부 전압 공급회로로부터 분배된 외부 전원전압을 수신하여 내부 회로에 사용될 공급 전압을 발생하는 전압 발생회로와, 상기 외부 전압 공급회로의 입력 노드에 연결된 제1 연결 터미널과 상기 전압 발생회로의 상기 공급 전압의 출력 노드에 연결된 제2 연결 터미널을 구비하는 집적회로 칩; 및 An external voltage supply circuit that receives and distributes an external power supply voltage, a voltage generation circuit that receives an external power supply voltage distributed from the external voltage supply circuit and generates a supply voltage for use in an internal circuit, and an input node of the external voltage supply circuit. An integrated circuit chip having a first connection terminal coupled to the second connection terminal coupled to an output node of the supply voltage of the voltage generation circuit; And

상기 외부 전원전압 및 상기 공급 전압에 대한 파워 노이즈를 줄이기 위해 상기 제1,2 연결 터미널에 각기 독립적으로 연결된 제1,2 노이즈 제거기들을 구비하며, 칩 패키징을 위해 상기 집적회로 칩을 탑재하는 탑재 기판을 포함한다. A mounting board having first and second noise cancellers independently connected to the first and second connection terminals to reduce power noise of the external power supply voltage and the supply voltage, and mounting the integrated circuit chip for chip packaging; It includes.

본 발명에 따른 일실시 예에서, 상기 전압 발생회로는 반도체 메모리의 주변회로나 메모리 셀 어레이에 필요한 내부 전압을 발생하는 내부 전압 컨버터일 수 있다. In one embodiment according to the present invention, the voltage generation circuit may be an internal voltage converter that generates an internal voltage required for a peripheral circuit of a semiconductor memory or a memory cell array.

본 발명에 따른 일실시 예에서, 상기 노이즈 제거기들은 상기 탑재 기판의 내부 또는 외부에 형성되는 디커플링 커패시터일 수 있다.
In one embodiment according to the present invention, the noise cancellers may be decoupling capacitors formed inside or outside the mounting substrate.

본 발명의 실시 예적인 구성에 따르면, 집적회로 칩 내의 전압 발생회로에서 발생되는 파워 노이즈가 탑재 기판에 형성되는 노이즈 제거기에 의해 효율적으로 제거 또는 최소화된다. 따라서, 디램 등과 같은 반도체 메모리 장치의 내부 전압 컨버터에 본 발명이 적용될 경우에 내부 회로는 보다 안정적인 내부 전압을 받을 수 있다. 따라서, 반도체 메모리 장치의 데이터 억세스 동작에 대한 신뢰성이 개선된다.
According to the exemplary embodiment of the present invention, power noise generated in the voltage generation circuit in the integrated circuit chip is efficiently removed or minimized by the noise canceller formed in the mounting substrate. Therefore, when the present invention is applied to an internal voltage converter of a semiconductor memory device such as a DRAM, the internal circuit may receive a more stable internal voltage. Therefore, the reliability of the data access operation of the semiconductor memory device is improved.

도 1은 본 발명의 실시 예에 따른 반도체 칩 패키지의 회로 연결 구성도,
도 2는 도 1의 변형 실시 예에 따른 회로 연결 구성도,
도 3은 도 1에 따른 반도체 칩 패키지의 단면 구조를 보인 예시도,
도 4는 도 3에 따른 반도체 칩 패키지의 예시적 기능 회로 블록도,
도 5는 도 3에 따른 반도체 칩 패키지에서 디커플링 커패시터들과 집적회로 칩내의 회로들간의 전기적 연결을 보인 예시도,
도 6은 도 5에 따른 디커플링 커패시터의 등가적 회로 연결 구성도,
도 7은 도 5중 IVC의 예시적 구체 회로도,
도 8은 도 7에 따른 전압들의 파형을 보여주는 그래프,
도 9는 본 발명이 예시적으로 적용되는 휘발성 메모리 칩의 패키지 구조를 보인 개략적 단면도, 및
도 10은 본 발명이 예시적으로 적용되는 불휘발성 메모리 칩의 패키지 구조를 보인 개략적 단면도.1 is a circuit diagram illustrating a semiconductor chip package according to an embodiment of the present invention;
FIG. 2 is a circuit connection diagram according to a modified embodiment of FIG. 1;
3 is an exemplary view illustrating a cross-sectional structure of a semiconductor chip package according to FIG. 1;
4 is an exemplary functional circuit block diagram of a semiconductor chip package according to FIG. 3;
5 illustrates an electrical connection between decoupling capacitors and circuits in an integrated circuit chip in the semiconductor chip package according to FIG. 3;
6 is an equivalent circuit connection diagram of the decoupling capacitor according to FIG. 5;
7 is an exemplary concrete circuit diagram of the IVC in FIG. 5;
8 is a graph showing waveforms of voltages according to FIG. 7;
9 is a schematic cross-sectional view showing a package structure of a volatile memory chip to which the present invention is illustratively applied;
10 is a schematic cross-sectional view showing a package structure of a nonvolatile memory chip to which the present invention is illustratively applied.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features, and advantages of the present invention will become more apparent from the following description of preferred embodiments with reference to the attached drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art, without intention other than to provide an understanding of the present invention.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다. In this specification, when it is mentioned that some element or lines are connected to a target element block, it also includes a direct connection as well as a meaning indirectly connected to the target element block via some other element.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다. In addition, the same or similar reference numerals shown in the drawings denote the same or similar components as possible. In some drawings, the connection relationship of elements and lines is shown for an effective explanation of the technical contents, and other elements or circuit blocks may be further provided.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, IVC 회로 및 반도체 패키지에 기본적 동작과 구조에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.Note that each embodiment described and illustrated herein may also include complementary embodiments thereof, and details regarding the basic operation and structure of the IVC circuit and the semiconductor package are not described in detail in order not to obscure the subject matter of the present invention. (note)

도 1은 본 발명의 실시 예에 따른 반도체 칩 패키지의 회로 연결 구성도이다. 도면을 참조하면, 반도체 칩 패키지는, 집적회로 칩(200)과 탑재 기판(100)을 포함한다. 1 is a circuit diagram illustrating a semiconductor chip package according to an embodiment of the present invention. Referring to the drawings, a semiconductor chip package includes an integrated circuit chip 200 and a mounting substrate 100.

상기 집적회로 칩(200)은 외부 전원전압을 수신하여 내부 회로(250)에 사용될 공급 전압을 발생하는 전압 발생회로(230)와, 상기 전압 발생회로(230)의 상기 공급 전압의 출력 노드(ND1)에 연결된 연결 터미널(232)을 구비한다. The integrated circuit chip 200 receives an external power supply voltage and generates a supply voltage to be used for the internal circuit 250, and an output node ND1 of the supply voltage of the voltage generation circuit 230. And a connection terminal 232 connected thereto.

상기 탑재 기판(100)은 상기 공급 전압에 대한 파워 노이즈를 줄이기 위해 상기 연결 터미널(232)에 전기적으로 연결된 노이즈 제거기(120)를 구비하며, 칩 패키징을 위해 상기 집적회로 칩(200)을 탑재한다. The mounting substrate 100 includes a noise canceller 120 electrically connected to the connection terminal 232 to reduce power noise with respect to the supply voltage, and mounts the integrated circuit chip 200 for chip packaging. .

상기 집적회로 칩(200)이 디램 등의 반도체 메모리 장치인 경우에 메모리 셀 어레이, 코어 회로, 및 주변회로를 포함할 수 있다. When the integrated circuit chip 200 is a semiconductor memory device such as a DRAM, the integrated circuit chip 200 may include a memory cell array, a core circuit, and a peripheral circuit.

상기 전압 발생회로(230)는 주변회로나 메모리 셀 어레이에 필요한 내부 전압(IVCC)을 발생하는 내부 전압 컨버터(IVC), 상기 외부 전원전압 이상의 고전압(VPP)을 발생하는 고전압 발생회로, 또는 백(back) 바이어스 전압을 발생하는 백 바이어스 전압 발생회로일 수 있다. The voltage generation circuit 230 may include an internal voltage converter IVC for generating an internal voltage IVCC required for a peripheral circuit or a memory cell array, a high voltage generation circuit for generating a high voltage VPP greater than the external power supply voltage, or a back ( back) may be a back bias voltage generation circuit for generating a bias voltage.

상기 탑재 기판(100)에 위치된 상기 노이즈 제거기(120)는 상기 파워 노이즈를 제거하기 위한 디커플링 소자로서 디커플링 커패시터일 수 있다. The noise canceller 120 positioned on the mounting substrate 100 may be a decoupling capacitor as a decoupling element for removing the power noise.

상기 디커플링 소자는 상기 탑재 기판(100)의 상부, 내부, 하부, 또는 측부에 형성될 수 있다. The decoupling element may be formed on an upper portion, an inner portion, a lower portion, or a side portion of the mounting substrate 100.

상기 디커플링 커패시터는 상기 연결 터미널(232)에 와이어 본딩을 통해 연결되거나, 플립 칩 본딩을 통해 연결될 수 있다. The decoupling capacitor may be connected to the connection terminal 232 through wire bonding or through flip chip bonding.

상기 디커플링 커패시터는 SMT 실장 또는 임베디드(Embedded)실장 방식으로 상기 탑재 기판(100)탑재될 수 있다. 여기서, 상기 디커플링 소자는 필름 타입 커패시터(Film Type Capacitor)나 실리콘 커패시터(Silicon Capacitor)일 수 있다. The decoupling capacitor may be mounted on the mounting substrate 100 in an SMT mounting or embedded mounting method. The decoupling element may be a film type capacitor or a silicon capacitor.

도 1에서, 전압 발생회로(230)가 라인(L1)을 통해 외부 전원전압(EVCC)을 수신하여 내부 회로(250)에 사용될 공급 전압(예:IVCC)을 출력 라인(L10)을 통해 출력하면, 내부 회로(250)는 상기 출력 노드(ND1)에 연결된 라인(L11)을 통해 내부 전원전압을 수신한다. 상기 전압 발생회로(230)의 동작이나 내부 회로(250)의 고속동작에 의해 부하의 변동이 있게 되면 파워 노이즈가 발생되고, 상기 출력 노드(ND1)는 발생된 파워 노이즈에 영향을 받게 된다. In FIG. 1, when the voltage generation circuit 230 receives the external power supply voltage EVCC through the line L1 and outputs a supply voltage (eg, IVCC) to be used for the internal circuit 250 through the output line L10. The internal circuit 250 receives the internal power supply voltage through the line L11 connected to the output node ND1. When the load is changed by the operation of the voltage generation circuit 230 or the high speed operation of the internal circuit 250, power noise is generated, and the output node ND1 is affected by the generated power noise.

상기 파워 노이즈는 상기 출력 노드(ND1)에 라인(L12)를 통해 연결된 패드 등의 연결 터미널(232)에도 나타난다. 본 발명의 실시 예에서는 인터커넥션 라인(I2)을 통해 상기 연결 터미널(232)과 노이즈 제거기(120)를 전기적으로 연결함에 의해 상기 전압 발생회로(230)의 파워 노이즈를 제거 또는 최소화한다. 한편, 라인(L13)을 통해 상기 전압 발생회로(230)에 연결된 연결 터미널(234)은 접지 패드로서 기능하며, 상기 노이즈 제거기(120)와는 접지용 인터커넥션 라인(I4)을 통해 연결될 수 있다. The power noise also appears at a connection terminal 232 such as a pad connected to the output node ND1 via a line L12. According to an exemplary embodiment of the present invention, power noise of the voltage generation circuit 230 is removed or minimized by electrically connecting the connection terminal 232 and the noise canceller 120 through an interconnection line I2. On the other hand, the connection terminal 234 connected to the voltage generator circuit 230 through the line L13 functions as a ground pad, and may be connected to the noise canceller 120 through a ground interconnection line I4.

상기 노이즈 제거기(120)는 상기 집적회로 칩(200)의 외부에 위치되는 탑재 기판(100)에 형성되어 있다. 따라서, 상기 집적회로 칩(200)의 내부에 위치되는 노이즈 제거기에 비해 용량을 상대적으로 더 크게 만들 수 있으므로, 노이즈 제거 성능이 월등하다. 구체적으로, 노이즈 제거기로서 디커플링 커패시터(Decoupling Capacitor)는 시스템 기판, 반도체 패키지의 탑재 기판, 또는 집적회로 칩의 내부에 설치될 수 있다. 디커플링 커패시터가 집적회로 칩의 내부에 위치될 경우에 효율은 상대적으로 좋으나, 칩의 제한된 면적으로 인해 커패시터의 용량은 비교적 낮다. 따라서, 칩 패키지의 탑재 기판(100)에 디커플링 커패시터를 형성하는 방식이 이용된다. The noise remover 120 is formed on the mounting substrate 100 positioned outside the integrated circuit chip 200. Therefore, since the capacitance can be made relatively larger than the noise canceller located inside the integrated circuit chip 200, the noise removal performance is superior. In detail, the decoupling capacitor as a noise canceller may be installed in the system substrate, the mounting substrate of the semiconductor package, or the integrated circuit chip. The efficiency is relatively good when the decoupling capacitor is located inside the integrated circuit chip, but the capacity of the capacitor is relatively low due to the limited area of the chip. Therefore, a method of forming a decoupling capacitor on the mounting substrate 100 of the chip package is used.

이와 같이, 집적회로 칩 내의 전압 발생회로(230)에서 발생되는 파워 노이즈가 탑재 기판(100)에 형성되는 노이즈 제거기(120)에 의해 효율적으로 제거 또는 최소화된다. 따라서, 디램 등과 같은 반도체 메모리 장치의 내부 전압 컨버터(IVC)에 도 1의 스킴이 적용될 경우에 전압 발생회로(230)의 전원 및 그라운드의 변동( Fluctuation)이 억제되어 내부 회로(250)는 노이즈 제거된 보다 안정적인 내부 전압을 수신할 수 있다. 따라서, 디램 등과 같은 반도체 메모리 장치의 파워 노이즈의 면역성(Immunity)이 향상되어 데이터 억세스 동작에 대한 신뢰성이 개선될 수 있다. As such, power noise generated in the voltage generation circuit 230 in the integrated circuit chip is efficiently removed or minimized by the noise remover 120 formed in the mounting substrate 100. Therefore, when the scheme of FIG. 1 is applied to an internal voltage converter IVC of a semiconductor memory device such as a DRAM, fluctuations in power and ground of the voltage generator circuit 230 are suppressed, and the internal circuit 250 removes noise. More stable internal voltage can be received. Therefore, the immunity of power noise of the semiconductor memory device such as DRAM may be improved, thereby improving reliability of the data access operation.

도 2는 도 1의 변형 실시 예에 따른 회로 연결 구성도이다. FIG. 2 is a circuit connection diagram according to a modified embodiment of FIG. 1.

도면을 참조하면, 도 1의 노이즈 제거기에 대응되는 디커플링 디바이스(121)가 인슐레이팅 영역(250)에 형성된다. 상기 인슐레이팅 영역(250)은 상기 집적회로 칩(200)의 상부에 형성되는 영역일 수 있다. 그러나 사안이 다른 경우에 상기 인슐레이팅 영역(250)은 도 1의 탑재 기판(100)에 형성된 영역이 될 수도 있다. Referring to the drawings, a decoupling device 121 corresponding to the noise canceller of FIG. 1 is formed in the insulating region 250. The insulating region 250 may be a region formed on the integrated circuit chip 200. However, in other cases, the insulating region 250 may be a region formed in the mounting substrate 100 of FIG. 1.

IVC(231)가 라인(L1)을 통해 외부 전원전압(EVCC)을 수신하여 내부 회로(250)에 사용될 공급 전압(예:IVCC)을 출력 라인(L10)을 통해 출력하면, 내부 회로(250)는 상기 출력 노드(ND1)에 연결된 라인(L11)을 통해 내부 전원전압을 수신한다. 상기 IVC(231)나 내부 회로(250)에 의해 파워 노이즈가 발생되면, 상기 출력 노드(ND1)는 발생된 파워 노이즈에 영향을 받게 된다. When the IVC 231 receives the external power supply voltage EVCC through the line L1 and outputs a supply voltage (eg, IVCC) to be used for the internal circuit 250 through the output line L10, the internal circuit 250. Receives an internal power supply voltage through a line L11 connected to the output node ND1. When power noise is generated by the IVC 231 or the internal circuit 250, the output node ND1 is affected by the generated power noise.

도 1과 유사하게, 상기 파워 노이즈는 상기 출력 노드(ND1)에 라인(L12)를 통해 연결된 패드 등의 연결 터미널(232)에도 나타난다. 본 발명의 실시 예에서는 인터커넥션 라인(I2)을 통해 상기 연결 터미널(232)과 디커플링 소자(121)를 전기적으로 연결함에 의해 상기 IVC(231)의 파워 노이즈를 제거 또는 최소화한다. 한편, 상기 IVC(231)에 연결된 연결 터미널(234)은 접지 패드로서 기능하며, 상기 디커플링 소자(121)와는 접지용 인터커넥션 라인(I4)을 통해 연결될 수 있다. Similar to FIG. 1, the power noise also appears at a connection terminal 232 such as a pad connected to the output node ND1 via a line L12. In an exemplary embodiment, power noise of the IVC 231 is removed or minimized by electrically connecting the connection terminal 232 and the decoupling element 121 through an interconnection line I2. The connection terminal 234 connected to the IVC 231 may function as a ground pad, and may be connected to the decoupling element 121 through a ground interconnection line I4.

도 2의 반도체 칩 패키지의 구조에서도 집적회로 칩 내의 IVC(231) 또는 고전압 발생기에서 발생되는 파워 노이즈가 인슐레이팅 영역(250)에 형성되는 디커플링 소자(121)에 의해 효율적으로 제거 또는 최소화된다.Even in the structure of the semiconductor chip package of FIG. 2, power noise generated in the IVC 231 or the high voltage generator in the integrated circuit chip is efficiently removed or minimized by the decoupling element 121 formed in the insulating region 250.

도 3은 도 1에 따른 반도체 칩 패키지의 단면 구조를 보인 예시도이다. 3 is an exemplary view illustrating a cross-sectional structure of the semiconductor chip package according to FIG. 1.

도면을 참조하면, 집적회로 칩(200)은 탑재 기판(100)의 상부에 형성된다. 노이즈 제거를 위한 디커플링 소자들(C1,C2)은 상기 탑재 기판(100)의 상부에 형성되어 상기 집적회로 칩(200)내의 전압 발생 회로(230)와 연결될 수 있다. Referring to the drawings, the integrated circuit chip 200 is formed on the mounting substrate 100. Decoupling elements C1 and C2 for noise removal may be formed on the mounting substrate 100 and connected to the voltage generation circuit 230 in the integrated circuit chip 200.

디커플링 소자들(C3,C4)은 상기 탑재 기판(100)의 하부에 형성되어 상기 집적회로 칩(200)내의 전압 발생 회로(230)와 연결될 수 있다. Decoupling elements C3 and C4 may be formed under the mounting substrate 100 to be connected to the voltage generation circuit 230 in the integrated circuit chip 200.

디커플링 소자들(C5,C6)은 상기 탑재 기판(100)의 내부에 형성되어 상기 집적회로 칩(200)내의 전압 발생 회로(230)와 연결될 수 있다. Decoupling elements C5 and C6 may be formed in the mounting substrate 100 to be connected to the voltage generation circuit 230 in the integrated circuit chip 200.

디커플링 소자들(C7,C8)은 상기 탑재 기판(100)의 측부에 형성되어 상기 집적회로 칩(200)내의 전압 발생 회로(230)와 연결될 수 있다. Decoupling elements C7 and C8 may be formed at the side of the mounting substrate 100 to be connected to the voltage generation circuit 230 in the integrated circuit chip 200.

반도체 칩 패키지는 보오드 상에서 콘트롤러나 마이크로프로세서 등과 같은 외부 장치와 전기적으로 연결되기 위해 탑재 기판(100)에 형성된 접촉 범퍼들(B1-B6)을 가질 수 있다. The semiconductor chip package may have contact bumpers B1-B6 formed on the mounting substrate 100 to be electrically connected to an external device such as a controller or a microprocessor on the board.

도 3에서 집적회로 칩(200)의 내부에서 발생되는 파워 노이즈는 상기 탑재 기판(100)에 형성되는 디커플링 소자들(C1-C8)중 적어도 하나에 의해 효율적으로 제거 또는 최소화된다.In FIG. 3, power noise generated inside the integrated circuit chip 200 is efficiently removed or minimized by at least one of the decoupling elements C1-C8 formed in the mounting substrate 100.

도 4는 도 3에 따른 반도체 칩 패키지의 예시적 기능 회로 블록도이다. 4 is an exemplary functional circuit block diagram of the semiconductor chip package according to FIG. 3.

도면을 참조하면, 노이즈 제거기로서의 제1 디커플링 커패시터(123)와 제2 디커플링 커패시터(121)는 탑재 기판(100)에 형성된다. 외부 전압 공급회로(210:EVCC), IVC(231), 데이터 출력 버퍼(241), 주변 회로(252), 및 셀 어레이 회로(254)는 집적회로 칩(200)에 형성된다. Referring to the drawings, the first decoupling capacitor 123 and the second decoupling capacitor 121 as the noise canceller are formed on the mounting substrate 100. The external voltage supply circuit 210 (EVCC), the IVC 231, the data output buffer 241, the peripheral circuit 252, and the cell array circuit 254 are formed in the integrated circuit chip 200.

상기 외부 전압 공급회로(210)는 외부 전원전압(EVCC)을 수신하여 분배한다. 상기 IVC(231)는 상기 외부 전압 공급회로(210)로부터 분배된 외부 전원전압을 수신하여 내부 회로에 사용될 공급 전압을 발생한다. The external voltage supply circuit 210 receives and distributes an external power supply voltage EVCC. The IVC 231 receives an external power supply voltage distributed from the external voltage supply circuit 210 to generate a supply voltage to be used in an internal circuit.

상기 주변 회로(252)와 상기 셀 어레이 회로(254)는 상기 내부 회로(250)에 속하는 회로들이다. 상기 주변 회로(252)는 상기 IVC(231)로부터 주변 내부전원 전압(VINTP)을 수신한다. 상기 셀 어레이 회로(254)는 상기 IVC(231)로부터 어레이 내부전원 전압(VINTA)을 수신한다. The peripheral circuit 252 and the cell array circuit 254 are circuits belonging to the internal circuit 250. The peripheral circuit 252 receives a peripheral internal power supply voltage VINTP from the IVC 231. The cell array circuit 254 receives an array internal power supply voltage VINTA from the IVC 231.

상기 데이터 출력 버퍼(241)는 메모리 셀들에 저장된 데이터를 외부로 출력하기 위한 버퍼로서 상기 외부 전압 공급회로(210)로부터 외부 전원전압(EVCC)을 수신할 수 있다. The data output buffer 241 may receive an external power supply voltage EVCC from the external voltage supply circuit 210 as a buffer for outputting data stored in memory cells to the outside.

상기 외부 전압 공급회로(210)에서 발생된 파워 노이즈는 상기 제1 디커플링 커패시터(123)에 의해 제거 또는 최소화된다. 또한, 상기 IVC(231)에서 발생된 파워 노이즈는 상기 제2 디커플링 커패시터(121)에 의해 제거 또는 최소화된다. Power noise generated in the external voltage supply circuit 210 is removed or minimized by the first decoupling capacitor 123. In addition, power noise generated in the IVC 231 is removed or minimized by the second decoupling capacitor 121.

도 5는 도 3에 따른 반도체 칩 패키지에서 디커플링 커패시터들과 집적회로 칩내의 회로들간의 전기적 연결을 보인 예시도이다. FIG. 5 is an exemplary view illustrating electrical connection between decoupling capacitors and circuits in an integrated circuit chip in the semiconductor chip package according to FIG. 3.

도면을 참조하면, 외부 전압 공급회로(210)는 외부 전원으로부터 외부 전원전압(EVCC)을 수신한다. 따라서, 상기 외부 전압 공급회로(210)의 입력에 연결된 패드들(236,238) 사이에는 외부 전원전압(EVCC)이 나타난다. Referring to the drawing, the external voltage supply circuit 210 receives an external power supply voltage EVCC from an external power supply. Accordingly, an external power supply voltage EVCC appears between the pads 236 and 238 connected to the input of the external voltage supply circuit 210.

내부 전압 발생기(231)는 상기 외부 전압 공급회로(210)의 상기 외부 전원전압을 라인(L1)으로부터 받아 내부 회로(250)에 사용될 공급 전압을 발생한다. 상기 내부 전압 발생기(231)의 출력에 연결된 패드들(232,234) 사이에는 내부 전원전압(IVCC)이 나타난다. 상기 내부 전원전압(IVCC)는 상기 주변 내부전원 전압(VINTP)이나 어레이 내부전원 전압(VINTA)이 될 수 있다. The internal voltage generator 231 receives the external power supply voltage of the external voltage supply circuit 210 from the line L1 and generates a supply voltage to be used in the internal circuit 250. An internal power supply voltage IVCC appears between the pads 232 and 234 connected to the output of the internal voltage generator 231. The internal power supply voltage IVCC may be the peripheral internal power supply voltage VINTP or the array internal power supply voltage VINTA.

상기 외부 전압 공급회로(210)에서 발생되는 파워 노이즈는 상기 패드들(236,238)과 전기적으로 연결되고 탑재 기판(100)에 형성된 된 제1 디커플링 커패시터(123)에 의해 제거 또는 최소화된다. Power noise generated in the external voltage supply circuit 210 is removed or minimized by the first decoupling capacitor 123 electrically connected to the pads 236 and 238 and formed on the mounting substrate 100.

또한, 내부 전압 발생기(231)에서 발생되는 파워 노이즈는 상기 패드들(232,234)과 전기적으로 연결되고 탑재 기판(100)에 형성된 된 제2 디커플링 커패시터(121)에 의해 제거 또는 최소화된다. In addition, power noise generated in the internal voltage generator 231 is removed or minimized by the second decoupling capacitor 121 electrically connected to the pads 232 and 234 and formed on the mounting substrate 100.

상기 제1,2 디커플링 커패시터들(123,121)은 집적 회로 칩(200)의 내부에 형성됨이 없이, 탑재 기판(100)에 형성되기 때문에 노이즈 제거 성능이 상대적으로 우수하다. Since the first and second decoupling capacitors 123 and 121 are formed in the mounting substrate 100 without being formed inside the integrated circuit chip 200, noise removal performance is relatively excellent.

도 6은 도 5에 따른 디커플링 커패시터의 등가적 회로 연결 구성도이다. 6 is an equivalent circuit connection diagram of the decoupling capacitor according to FIG. 5.

도면을 참조하면, 부하단들(P1,P2)사이에 병렬로 연결된 디커플링 커패시터(DC)는 상기 디커플링 커패시터(DC)에 대응된다. 외부 전원과 상기 부하단(P1)간에 연결된 저항들(R1,R2)은 각기 기생 저항 또는 필요시 삽입되는 저항일 수 있다. 도 6과 같은 구조로 형성되는 RC 필터는 파워 노이즈를 제거한다. Referring to the drawings, the decoupling capacitor DC connected in parallel between the load terminals P1 and P2 corresponds to the decoupling capacitor DC. The resistors R1 and R2 connected between the external power supply and the load terminal P1 may be parasitic resistors or resistors inserted when necessary. The RC filter formed in the structure as shown in FIG. 6 removes power noise.

도 7은 도 5중 IVC의 예시적 구체 회로도이다. FIG. 7 is an exemplary concrete circuit diagram of the IVC in FIG. 5.

도면을 참조하면, 커런트 미러의 형태로 구성된 전형적인 IVC의 예가 나타나 있다. IVC(231)는 도 7과 같은 와이어링 구조를 갖는 피형 모오스 트랜지스터들(MP1,MP2,MP3), 엔형 모오스 트랜지스터들(MN1,MN2), 및 저항(R1)으로 구현될 수 있다. Referring to the drawings, an example of a typical IVC configured in the form of a current mirror is shown. The IVC 231 may be implemented with the morphed MOS transistors MP1, MP2, and MP3, the N-type MOS transistors MN1, MN2, and the resistor R1 having the wiring structure as illustrated in FIG. 7.

도 7에서 타겟 전압이 되는 기준전압(Vref)이 상기 엔형 모오스 트랜지스터(MN1)의 게이트에 인가되고, 외부 전원전압(EVCC)이 상기 피형 모오스 트랜지스터들(MP1,MP2,MP3)의 소오스에 인가되면, 상기 피형 모오스 트랜지스터(MP3)의 드레인에는 내부 전원전압(IVCC)이 도 8의 그래프 파형과 같이 발생된다. 여기서, 상기 내부 전원전압(IVCC)은 상기 외부 전원전압(EVCC)의 전압 레벨보다 작거나 같을 수 있다. 도 7의 IVC는 예시적 구현에 불과하며, 다른 많은 타입의 내부 전압 발생회로가 본 발명의 실시 예에서 사용될 수 있다. In FIG. 7, when a reference voltage Vref serving as a target voltage is applied to the gate of the N-type MOS transistor MN1, and an external power supply voltage EVCC is applied to the sources of the shaped MOS transistors MP1, MP2, and MP3. An internal power supply voltage IVCC is generated at the drain of the shaped MOS transistor MP3 as shown in the graph waveform of FIG. 8. The internal power supply voltage IVCC may be less than or equal to the voltage level of the external power supply voltage EVCC. The IVC of FIG. 7 is merely an exemplary implementation, and many other types of internal voltage generation circuits may be used in the embodiments of the present invention.

도 8은 도 7에 따른 전압들의 파형을 보여주는 그래프로서, 가로축은 타임을 세로축은 전압을 가리킨다. 상기 IVC(231)에서 발생되는 내부 전원전압(VINT)의 파워 노이즈는 탑재 기판(100)에 형성된 디커플링 커패시터(121)에 의해 제거 또는 최소화된다. 따라서, 상기 IVC(231)에서 발생되는 내부 전원전압(VINT)은 안정화된 상태로 내부 회로(250)에 공급된다. FIG. 8 is a graph showing waveforms of voltages according to FIG. 7, where the horizontal axis indicates time and the vertical axis indicates voltage. Power noise of the internal power supply voltage VINT generated by the IVC 231 is removed or minimized by the decoupling capacitor 121 formed on the mounting substrate 100. Therefore, the internal power supply voltage VINT generated by the IVC 231 is supplied to the internal circuit 250 in a stabilized state.

도 9는 본 발명이 예시적으로 적용되는 휘발성 메모리 칩의 패키지 구조를 보인 개략적 단면도이고, 도 10은 본 발명이 예시적으로 적용되는 불휘발성 메모리 칩의 패키지 구조를 보인 개략적 단면도이다. FIG. 9 is a schematic cross-sectional view showing a package structure of a volatile memory chip to which the present invention is illustratively applied, and FIG. 10 is a schematic cross-sectional view showing a package structure of a nonvolatile memory chip to which the present invention is illustratively applied.

먼저, 도 9를 참조하면, 반도체 칩 패키지에 속하는 것으로서, 휘발성 메모리 칩 패키지(500)는 탑재 기판(100), 디램 등과 같은 휘발성 메모리(Volatile Memory) 칩(200), 및 보호 층(300)을 포함한다. First, referring to FIG. 9, which belongs to a semiconductor chip package, the volatile memory chip package 500 may include a mounting substrate 100, a volatile memory chip 200 such as a DRAM, and the protection layer 300. Include.

탑재 기판(100)에 형성된 디커플링 커패시터(121)는 상기 휘발성 메모리 칩(200)의 내부에 위치된 전압 발생회로의 파워 노이즈를 효과적으로 제거 또는 줄인다. 이에 따라, 휘발성 메모리 칩(200)의 동작 신뢰성이 개선될 수 있다. The decoupling capacitor 121 formed on the mounting substrate 100 effectively removes or reduces power noise of the voltage generation circuit located inside the volatile memory chip 200. Accordingly, the operation reliability of the volatile memory chip 200 may be improved.

상기 휘발성 메모리 칩 패키지(500)는, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지일 수 있다.The volatile memory chip package 500 includes a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carrier (PLCC), plastic dual in-line package (PDIP), die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer-Level Processed Stack Package ( WSP), or the like.

이제 도 10을 참조하면, 반도체 칩 패키지에 속하는 것으로서, 불휘발성 메모리 칩 패키지(510)는 탑재 기판(100), 불휘발성 메모리(Non-Volatile Memory) 칩(220), 및 보호 층(300)을 포함한다. Referring now to FIG. 10, as belonging to a semiconductor chip package, the nonvolatile memory chip package 510 may include a mounting substrate 100, a non-volatile memory chip 220, and a protective layer 300. Include.

탑재 기판(100)에 형성된 디커플링 커패시터들(121,123)은 상기 불휘발성 메모리 칩(220)의 내부에 위치된 전압 발생회로의 파워 노이즈를 효과적으로 제거 또는 줄인다. 이에 따라, 불휘발성 메모리 칩(220)의 동작 신뢰성이 개선될 수 있다.The decoupling capacitors 121 and 123 formed on the mounting substrate 100 effectively remove or reduce power noise of the voltage generation circuit located inside the nonvolatile memory chip 220. Accordingly, operation reliability of the nonvolatile memory chip 220 may be improved.

상기 불휘발성 메모리는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory),MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다. The nonvolatile memory may include, for example, electrically erasable programmable read-only memory (EEPROM), flash memory, magnetic RAM (MRAM), spin-transfer torque MRAM (MRAM), and conductive bridging RAM (ERAM). CBRAM), FeRAM (Ferroelectric RAM), Phase Change RAM (PRAM), also called OUM (Ovonic Unified Memory), Resistive Memory (RRAM or ReRAM), Nanotube RRAM, Polymer RAM (PoRAM) ), Nano floating gate memory (NFGM), holographic memory, holographic memory, molecular electronic memory device, or Insulator Resistance Change Memory.

이와 같이, 집적회로 칩의 외부에 디커플링 커패시터(Decoupling Capacitor)를 연결할 경우에, 파워 노이즈와 전압 강하에 보다 효율적인 대처가 가능해진다. As such, when a decoupling capacitor is connected to the outside of the integrated circuit chip, more efficient coping with power noise and voltage drop can be achieved.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 집적회로 칩의 패키지 구성, 디커플링 커패시터와 전압 발생회로간의 전기적 연결 등을 다양한 형태로 변경 및 변형할 수 있을 것이다.
As described above, an optimal embodiment has been disclosed in the drawings and specification. Although specific terms have been employed herein, they are used for purposes of illustration only and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention. For example, in other cases, the package configuration of the integrated circuit chip, the electrical connection between the decoupling capacitor and the voltage generating circuit, etc. may be changed and modified in various forms without departing from the technical spirit of the present invention.

*도면의 주요 부분에 대한 부호의 설명*
120: 노이즈 제거기
230: 전압 발생회로
250: 내부 회로Description of the Related Art [0002]
120: noise canceller
230: voltage generating circuit
250: internal circuit

Claims (10)

외부 전원전압을 수신하여 내부 회로에 사용될 공급 전압을 발생하는 전압 발생회로와, 상기 전압 발생회로의 상기 공급 전압의 출력 노드에 연결된 연결 터미널을 구비하는 집적회로 칩; 및
상기 공급 전압에 대한 파워 노이즈를 줄이기 위해 상기 연결 터미널에 전기적으로 연결된 노이즈 제거기를 구비하며, 칩 패키징을 위해 상기 집적회로 칩을 탑재하는 탑재 기판을 포함함을 특징으로 하는 반도체 칩 패키지.
An integrated circuit chip having a voltage generation circuit for receiving an external power supply voltage and generating a supply voltage for use in an internal circuit, and a connection terminal connected to an output node of the supply voltage of the voltage generation circuit; And
And a mounting substrate having a noise canceller electrically connected to the connection terminal to reduce power noise with respect to the supply voltage and mounting the integrated circuit chip for chip packaging.
제1항에 있어서, 상기 전압 발생회로는 주변회로나 셀 어레이에 필요한 내부 전압을 발생하는 내부 전압 컨버터임을 특징으로 하는 반도체 칩 패키지.
The semiconductor chip package of claim 1, wherein the voltage generation circuit is an internal voltage converter that generates an internal voltage required for a peripheral circuit or a cell array.
제1항에 있어서, 상기 전압 발생회로는 상기 외부 전원전압 이상의 고전압을 발생하는 고전압 발생회로임을 특징으로 하는 반도체 칩 패키지.
The semiconductor chip package of claim 1, wherein the voltage generating circuit is a high voltage generating circuit generating a high voltage equal to or greater than the external power supply voltage.
제1항에 있어서, 상기 전압 발생회로는 백 바이어스 전압을 발생하는 백 바이어스 전압 발생회로임을 특징으로 하는 반도체 칩 패키지.
The semiconductor chip package of claim 1, wherein the voltage generating circuit is a back bias voltage generating circuit generating a back bias voltage.
제1항에 있어서, 상기 노이즈 제거기는 상기 파워 노이즈를 제거하기 위한 디커플링 소자임을 특징으로 하는 반도체 칩 패키지.
The semiconductor chip package of claim 1, wherein the noise remover is a decoupling element for removing the power noise.
제5항에 있어서, 상기 디커플링 소자는 상기 탑재 기판의 상부에 형성되는 디커플링 커패시터임을 특징으로 하는 반도체 칩 패키지.
The semiconductor chip package of claim 5, wherein the decoupling element is a decoupling capacitor formed on the mounting substrate.
제5항에 있어서, 상기 디커플링 소자는 상기 탑재 기판의 내부에 형성되는 디커플링 커패시터임을 특징으로 하는 반도체 칩 패키지.
The semiconductor chip package of claim 5, wherein the decoupling element is a decoupling capacitor formed in the mounting substrate.
제6항에 있어서, 상기 디커플링 커패시터는 상기 연결 터미널에 와이어 본딩을 통해 연결됨을 특징으로 하는 반도체 칩 패키지.
The semiconductor chip package of claim 6, wherein the decoupling capacitor is connected to the connection terminal through wire bonding.
외부 전원전압을 수신하여 분배하는 외부 전압 공급회로와, 상기 외부 전압 공급회로로부터 분배된 외부 전원전압을 수신하여 내부 회로에 사용될 공급 전압을 발생하는 전압 발생회로와, 상기 외부 전압 공급회로의 입력 노드에 연결된 제1 연결 터미널과 상기 전압 발생회로의 상기 공급 전압의 출력 노드에 연결된 제2 연결 터미널을 구비하는 집적회로 칩; 및
상기 외부 전원전압 및 상기 공급 전압에 대한 파워 노이즈를 줄이기 위해 상기 제1,2 연결 터미널에 각기 독립적으로 연결된 제1,2 노이즈 제거기들을 구비하며, 칩 패키징을 위해 상기 집적회로 칩을 탑재하는 탑재 기판을 포함함을 특징으로 하는 반도체 칩 패키지.
An external voltage supply circuit that receives and distributes an external power supply voltage, a voltage generation circuit that receives an external power supply voltage distributed from the external voltage supply circuit and generates a supply voltage for use in an internal circuit, and an input node of the external voltage supply circuit. An integrated circuit chip having a first connection terminal coupled to the second connection terminal coupled to an output node of the supply voltage of the voltage generation circuit; And
A mounting board having first and second noise cancellers independently connected to the first and second connection terminals to reduce power noise of the external power supply voltage and the supply voltage, and mounting the integrated circuit chip for chip packaging; Semiconductor chip package comprising a.
제9항에 있어서, 상기 전압 발생회로는 반도체 메모리의 주변회로나 메모리 셀 어레이에 필요한 내부 전압을 발생하는 내부 전압 컨버터임을 특징으로 하는 반도체 칩 패키지.


The semiconductor chip package of claim 9, wherein the voltage generator circuit is an internal voltage converter that generates an internal voltage required for a peripheral circuit of the semiconductor memory or a memory cell array.


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