KR20130031491A - Chip package and manufacturing method thereof - Google Patents

Chip package and manufacturing method thereof Download PDF

Info

Publication number
KR20130031491A
KR20130031491A KR1020110095098A KR20110095098A KR20130031491A KR 20130031491 A KR20130031491 A KR 20130031491A KR 1020110095098 A KR1020110095098 A KR 1020110095098A KR 20110095098 A KR20110095098 A KR 20110095098A KR 20130031491 A KR20130031491 A KR 20130031491A
Authority
KR
South Korea
Prior art keywords
layer
circuit pattern
chip
insulating layer
heat dissipation
Prior art date
Application number
KR1020110095098A
Other languages
Korean (ko)
Other versions
KR101259851B1 (en
Inventor
백지흠
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020110095098A priority Critical patent/KR101259851B1/en
Publication of KR20130031491A publication Critical patent/KR20130031491A/en
Application granted granted Critical
Publication of KR101259851B1 publication Critical patent/KR101259851B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64—Heat extraction or cooling elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

PURPOSE: A chip package and a manufacturing method thereof are provided to prevent the overheat of a semiconductor chip by using a radiation part. CONSTITUTION: A first adhesive layer(222) bonds a circuit pattern layer(232) to an insulating layer(210). A second adhesive layer(224) bonds a radiating unit(260) to the insulating layer. A chip(270) is bonded to the radiating unit by using a conductive paste(274). A plating layer(240) is formed on the circuit pattern layer. A solder resist layer(250) is formed on the plating layer.

Description

칩 패키지 및 그 제조 방법{CHIP PACKAGE AND MANUFACTURING METHOD THEREOF}Chip package and its manufacturing method {CHIP PACKAGE AND MANUFACTURING METHOD THEREOF}

본 발명은 칩 패키지 및 그 제조 방법에 관한 것이다. The present invention relates to a chip package and a method of manufacturing the same.

반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.Semiconductor or optical device package technology has been steadily developed in accordance with demands for high density, miniaturization, and high performance. However, since it is relatively inferior to semiconductor manufacturing technology, development of package technology is required to solve the demand for high performance, miniaturization and high density Have recently emerged.

반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다Silicon chips, light emitting diode (LED) chips, smart IC chips, etc. are bonded onto a substrate through wire bonding or lead on chip (LOC) bonding in relation to semiconductor / optical device packages.

이러한 칩 패키지에서 발생되는 열은 금속 PCB를 통해 방열된다. 금속 PCB는 알루미늄 금속 기판 상에 수지층. 동박층, 솔더 레지스트(Soler regist) 층이 적층된 구조를 갖는다. 수지층은 전류가 흐르는 동박층과 그 하부의 금속 기판층과의 전기적 절연, 동박층과 하부의 금속 기판 층 사이에 열전달 패스를 형성하는 역할을 한다. 칩 패키지로부터 발생된 열은 금속 PCB의 1차적으로 동박층을 통해 1차 전도되고 이렇게 전도된 열이 수지층을 통해 하부의 금속 기판에 전달된다. Heat generated in these chip packages is dissipated through the metal PCB. Metal PCB is a resin layer on an aluminum metal substrate. It has a structure in which a copper foil layer and a solder resist layer are laminated. The resin layer serves to electrically insulate the copper foil layer through which the current flows and the metal substrate layer thereunder, and form a heat transfer path between the copper foil layer and the metal substrate layer below. Heat generated from the chip package is primarily conducted through the copper foil layer of the metal PCB, and the heat thus conducted is transferred to the lower metal substrate through the resin layer.

칩 패키지들이 어레이 형태로 금속 PCB 상에 실장되면, 금속 PCB 만으로는 방열 효과가 낮기 때문에 금속 PCB의 저면에 별도의 히트싱크를 장착하여 방열시킬 수 있다.When the chip packages are mounted on the metal PCB in an array form, since the heat dissipation effect is low only with the metal PCB, a separate heat sink may be mounted on the bottom of the metal PCB to dissipate heat.

도 1은 종래 히트싱크와 접합된 금속 PCB의 구성을 나타낸 단면도이다.1 is a cross-sectional view showing the configuration of a metal PCB bonded to a conventional heat sink.

도 1을 참조하면, 금속 PCB에서 LED 또는 반도체 칩(140)은 제1 접착층(130)에 의해 금속 회로 예컨대, 구리 회로(120)에 본딩되어 있다. 칩(140)은 LED 칩 이나 반도체 등이 될 수 있으며, 동작시 열을 발생시켜 칩 패키지의 열원이 된다. 구리 회로(120)는 절연층(110) 상에 적층되어 있으며, 절연층(110)은 예컨대, 알루미늄으로 된 금속 방열부(150) 상에 적층되어 있다. 금속 방열부(150)는 제2 접착층(160)을 통해 히트싱크(170)에 접합된다. 히트싱크(170)는 칩(140) 및 관련 구리 회로(120)로부터 발생된 열을 방출한다. 히트싱크(170)는 LED 칩 또는 반도체 칩(140)에서 발생한 열을 패키지 몸체의 바닥면을 거쳐 외부로 방출하는 경로를 형성한다.Referring to FIG. 1, in a metal PCB, an LED or a semiconductor chip 140 is bonded to a metal circuit, for example, a copper circuit 120 by a first adhesive layer 130. The chip 140 may be an LED chip or a semiconductor, and generates heat during operation to become a heat source of the chip package. The copper circuit 120 is laminated on the insulating layer 110, and the insulating layer 110 is laminated on the metal heat dissipation part 150 made of aluminum, for example. The metal heat dissipation part 150 is bonded to the heat sink 170 through the second adhesive layer 160. Heat sink 170 dissipates heat generated from chip 140 and associated copper circuit 120. The heat sink 170 forms a path for dissipating heat generated from the LED chip or the semiconductor chip 140 to the outside through the bottom surface of the package body.

종래의 이러한 금속(Metal core) PCB에 경우는 LED 또는 반도체 칩(140)에서 열이 발생되면, 열은 방열부(150)로 전달되어 최종적으로 히트싱크(170)로 전달되어 열이 소산된다. 그런데, 열원(LED chip or Semiconductor)으로부터 발생한 열이 절연층(Dielectric Layer)(110)에 갇혀 하부 금속 방열부(150)나 히트싱크(170)와 같은 냉각 소자(Cooling Device) 쪽으로 열 전달이 잘 되지 않는 문제점이 있었다. In the conventional metal core PCB, when heat is generated from the LED or the semiconductor chip 140, the heat is transferred to the heat dissipation unit 150 and finally transferred to the heat sink 170 to dissipate heat. However, heat generated from a heat source (LED chip or Semiconductor) is trapped in an insulating layer (110), so that heat is transferred to a cooling device such as a lower metal heat dissipation unit 150 or a heat sink 170 well. There was a problem.

또한, 도시하지 않았지만, 상부 구리 회로(120)는 하부 방열 부분인 금속 방열부(150)에 접착제(Adhesive)를 통해 접합되어 있는데, 이러한 접착제는 구리 회로(120)와 금속 방열부(150) 사이에서 열의 전달을 방해한다. 그에 따라, 접착제에 열 전도율이 높은 필러(Filer)를 넣어 열전도성을 높이지만 필러는 금속보다 전기 전도성과 열전도성이 낮아 방열 효과가 떨어진다.In addition, although not shown, the upper copper circuit 120 is bonded to the metal heat dissipation part 150, which is a lower heat dissipation part, through an adhesive, which is connected between the copper circuit 120 and the metal heat dissipation part 150. Impedes the transfer of heat. Accordingly, a filler having a high thermal conductivity is added to the adhesive to improve thermal conductivity, but the filler is less electrically conductive and thermally conductive than metal, thereby inducing a heat dissipation effect.

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 본 발명의 목적은, 방열성이 우수한 칩 패키지 및 그 제조방법을 제공하는 데 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a chip package excellent in heat dissipation and a method of manufacturing the same.

전술한 문제를 해결하기 위한 본 발명의 일 실시형태에 따른 칩 패키지는 관통홀이 형성된 절연층; 상기 절연층의 일 면 상에 배치된 회로패턴층; 상기 절연층의 다른 면 상에 배치된 방열부; 및 상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 칩을 포함한다.Chip package according to an embodiment of the present invention for solving the above problems is an insulating layer formed with a through hole; A circuit pattern layer disposed on one surface of the insulating layer; A heat dissipation unit disposed on the other side of the insulating layer; And a chip mounted on a portion of the heat radiation portion exposed by the through hole.

상기 칩은 와이어에 의해 상기 회로패턴층과 접속될 수 있다.The chip may be connected to the circuit pattern layer by a wire.

상기 칩 패키지는 상기 회로패턴층 상에 배치된 솔더 레지스트층을 더 포함할 수 있다.The chip package may further include a solder resist layer disposed on the circuit pattern layer.

상기 방열부는 열 전도율이 높은 재료로 형성될 수 있다.The heat radiating part may be formed of a material having high thermal conductivity.

상기 열 전도율이 높은 재료는 알루미늄(Al), 구리(Cu), 은(Ag)중 하나 또는 이들의 합금일 수 있다.The material having high thermal conductivity may be one of aluminum (Al), copper (Cu), silver (Ag), or an alloy thereof.

상기 칩 패키지는, 상기 절연층과 상기 방열부 사이에 개재하는 제1 접착층 및 상기 절연층과 상기 회로패턴층 사이에 개재하는 제2 접착층을 더 포함할 수 있다.The chip package may further include a first adhesive layer interposed between the insulating layer and the heat dissipation unit, and a second adhesive layer interposed between the insulating layer and the circuit pattern layer.

상기 칩은 열 전도성 페이스트를 이용하여 상기 방열부의 부분에 실장될 수 있다.The chip may be mounted on a portion of the heat dissipation portion using a thermally conductive paste.

본 발명의 일 실시형태에 따른 칩 패키지는 절연층의 일 면 상에 회로패턴층을 형성하고, Chip package according to an embodiment of the present invention to form a circuit pattern layer on one surface of the insulating layer,

또한, 본 발명의 일 실시형태에 따른 칩 패키지 제조 방법은 상기 절연층에 관통홀을 형성하고, 상기 절연층의 다른 면 상에 방열부를 형성하고, 상기 관통홀에 의해 노출된 방열부의 부분 상에 칩을 실장하는 것을 포함한다.In addition, in the chip package manufacturing method according to the embodiment of the present invention, a through hole is formed in the insulating layer, a heat dissipating part is formed on the other surface of the insulating layer, and a part of the heat dissipating part exposed by the through hole is formed. Mounting the chip.

상기 칩 패키지 제조 방법은 상기 회로패턴층의 형성 이전에 상기 절연층의 양면에 각각 제1 접착층 및 제2 접착층을 형성하는 것을 더 포함할 수 있다.The chip package manufacturing method may further include forming a first adhesive layer and a second adhesive layer on both surfaces of the insulating layer before the circuit pattern layer is formed.

상기 칩 패키지 제조 방법은 상기 회로패턴층을 표면 처리하여 도금층을 형성하는 것을 더 포함할 수 있다.The chip package manufacturing method may further include forming a plating layer by surface treating the circuit pattern layer.

상기 칩 패키지 제조 방법은 상기 방열부를 형성하기 전에 상기 회로패턴층 상에 회로 보호를 위한 솔더 레지스트층을 형성하는 것을 더 포함한다.The chip package manufacturing method further includes forming a solder resist layer for circuit protection on the circuit pattern layer before forming the heat dissipation unit.

상기 칩 패키지 제조 방법은 상기 칩과 상기 회로패턴층을 와이어를 통해 접속하는 것을 더 포함한다.The chip package manufacturing method further includes connecting the chip and the circuit pattern layer through a wire.

상기 방열부는 상기 절연층, 상기 회로패턴층 및 상기 솔더레지스트층이 형성된 후에 상기 절연층의 다른 면 상에 라이네이트된다.The heat dissipating portion is lined on the other surface of the insulating layer after the insulating layer, the circuit pattern layer and the solder resist layer are formed.

본 발명에 따르면, 칩 패키지에서 열원이 되는 칩을 직접 열을 발산시키는 방열부 상에 직접 실장되도록 함으로써 칩으로부터 발생되는 열을 효과적으로 소산하여 LED 칩 또는 반도체 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다.According to the present invention, by directly mounting a chip that is a heat source in the chip package on a heat dissipation unit that directly dissipates heat, effectively dissipates heat generated from the chip to prevent the LED chip or the semiconductor chip from overheating or malfunctioning. can do.

도 1은 종래 히트싱크와 접합된 금속 PCB의 구성을 나타낸 단면도이다.
도 2는 본 발명에 따른 칩 패키지의 구성을 나타낸 단면도이다.
도 3은 본 발명에 따른 칩 패키지의 제조 공정을 나타낸 도면이다. 1 is a cross-sectional view showing the configuration of a metal PCB bonded to a conventional heat sink.
2 is a cross-sectional view showing the configuration of a chip package according to the present invention.
3 is a view showing a manufacturing process of a chip package according to the present invention.

이하에서는 첨부한 도면을 참조하여 바람직한 실시형태에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention. In addition, the size of each component in the drawings may be exaggerated for the sake of explanation and does not mean a size actually applied.

도 2는 본 발명에 따른 칩 패키지의 구성을 나타낸 단면도이다.2 is a cross-sectional view showing the configuration of a chip package according to the present invention.

도 2를 참조하면, 칩 패키지는 관통홀이 형성된 절연층(210), 상기 절연층(210)의 일 면 상에 배치된 회로패턴층(232), 상기 절연층(210)의 다른 면 상에 배치된 방열부(260), 및 상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 칩(270)을 포함한다.Referring to FIG. 2, the chip package may include an insulating layer 210 having a through hole, a circuit pattern layer 232 disposed on one surface of the insulating layer 210, and another surface of the insulating layer 210. A heat dissipation unit 260 is disposed, and a chip 270 mounted on a portion of the heat dissipation unit exposed by the through hole.

회로패턴층(232)은 와이어(280)의 접합이 용이하도록 표면처리되어 그 위에 도금층(240)이 형성되어 있으며, 도금층(240) 상에는 회로 보호를 위해 솔더 레지스트층(250)이 형성되어 있다. The circuit pattern layer 232 is subjected to a surface treatment to facilitate bonding of the wires 280 and a plating layer 240 is formed on the plating layer 240. A solder resist layer 250 is formed on the plating layer 240 for circuit protection.

회로패턴층(232)은 절연층(210)의 일 면 상에 제1 접착층(222)을 통해 접합되어 있고, 방열부(260)는 절연층(210)의 다른 면 상에 제2 접착층(224)을 통해 접합되어 있다. 다시 말해, 제1 접착층(222)은 상기 절연층과 상기 방열부 사이에 개재하며, 제2 접착층(224)은 상기 절연층과 상기 회로패턴층 사이에 개재한다.The circuit pattern layer 232 is bonded to one surface of the insulating layer 210 through the first adhesive layer 222, and the heat dissipation part 260 is formed on the other surface of the insulating layer 210. It is joined through). In other words, the first adhesive layer 222 is interposed between the insulating layer and the heat dissipation unit, and the second adhesive layer 224 is interposed between the insulating layer and the circuit pattern layer.

칩(170)은 반도체 칩 또는 LED 칩이며, 실버 페이스트와 같은 열 전도성이 높은 페이스트(274)를 통해 방열부(260)에 직접 접합되어 있다. 그에 따라, 칩(270)에서 발생되는 열이 어떠한 접착층이나 절연층을 통하지 않고 바로 방열부(260)에 전달되므로, 칩 패키지의 열 전도성이 높아진다. 이와 같이, 열원(LED Chip or 반도체 Chip)(270)을 하부 금속 부분인 방열부(260)와 실버 페이스트(Silver paste)나 열전도성 페이스트를 이용하여 부착하여 방열 효과를 극대화시킬 수 있다.The chip 170 is a semiconductor chip or LED chip, and is directly bonded to the heat dissipation unit 260 through a high thermal conductivity paste 274 such as silver paste. Accordingly, heat generated in the chip 270 is transferred directly to the heat dissipation unit 260 without passing through any adhesive or insulating layer, thereby increasing the thermal conductivity of the chip package. As such, the heat source (LED chip or semiconductor chip) 270 may be attached by using the heat dissipation unit 260, which is a lower metal part, and a silver paste or a heat conductive paste, to maximize the heat dissipation effect.

도 3은 본 발명에 따른 칩 패키지의 제조 공정을 나타낸 도면이다. 3 is a view showing a manufacturing process of a chip package according to the present invention.

도 3을 참조하면, 절연층(210)의 양면에 제1 및 제2 접착층(222,224)을 각각 생성한다(S1). 절연층(210)은 폴리이미드(polyimide), 에폭시(epoxy), PEN(polyethylene naphthalate), PET(polyethylene terephthalate, 이하 PET라 함) 등 중 하나로 형성될 수 있다. 절연층(210)은 필름 형태를 가질 수 있으며, 이 경우 롤 투 롤 공정으로 대량 생산이 가능하다. Referring to FIG. 3, first and second adhesive layers 222 and 224 are respectively formed on both surfaces of the insulating layer 210 (S1). The insulating layer 210 may be formed of one of polyimide, epoxy, polyethylene naphthalate (PEN), and polyethylene terephthalate (PET). The insulating layer 210 may have a film shape, which in this case can be mass produced in a roll-to-roll process.

이어서, 금속층(230)을 제1 접착층(222) 상에 라미네이트한다(S2). 금속층(230)은 구리(Cu)로 이루어지는 것이 바람직하다. 그런 다음, 여러 약품 처리를 통해 표현을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로 패턴층(232)을 형성한다(S3). Subsequently, the metal layer 230 is laminated on the first adhesive layer 222 (S2). The metal layer 230 is preferably made of copper (Cu). Then, the expression is activated through various chemical treatments, then the photoresist is applied, and the exposure and development processes are performed. After the development process is completed, the circuit pattern layer 232 is formed by forming a necessary circuit through the etching process and peeling the photoresist (S3).

회로 패턴층(232)의 일부 또는 전면은 와이어(280)의 접합이 용이하도록 표면처리되어 도금층(240)이 형성된다(S4). 다시 말해, 상기 회로 패턴층(232)의 상면의 일부 또는 전면은 금(Au), 은(Ag), 주석(Sn) 중 어느 하나의 재료가 도금되어 표면처리될 수 있다. 이 경우, 도금을 수행한 후 인쇄를 하는 방식(전도금 방식) 및 인쇄를 한 후 도금을 수행하는 방식(후도금 방식)중 어느 한 방식을 이용하여 회로 패턴층(232)에 대해 표면 처리가 수행된다. A portion or the entire surface of the circuit pattern layer 232 is surface-treated to facilitate bonding of the wires 280 to form a plating layer 240 (S4). In other words, any one of gold (Au), silver (Ag), and tin (Sn) may be plated and surface-treated on a part or the whole of the upper surface of the circuit pattern layer 232. In this case, the surface treatment is performed on the circuit pattern layer 232 using any one of a method of performing plating (printing method) (plating method) and a method of performing plating after printing (back plating method) do.

이어서, 상기 회로 패턴층(232)을 덮는 솔더 레지스트층(250)이 형성하고, 열원(heat source)이 되는 칩의 실장 영역에 대응한 절연층(210) 부분을 펀칭(Punch) 공정을 통해 펀칭하여 관통홀(212)을 형성한다(S5). 이 경우, 상기 솔더 레지스트층(250)는 상기 와이어(280)가 접합되는 영역을 노출하고, 구동 소자들이 연결되기 위한 영역 등을 노출할 수 있다. 또한, 펀칭 공정은 툴 펀칭 방식, 드릴(Drilling) 방식, 레이저(Laser) 방식 등을 이용하여 수행된다. 솔더 레지스트층(250)의 형성 공정과 절연층(210)에 대한 펀칭 공정은 동시에 또는 순차적으로 수행될 수 있다.  Subsequently, a solder resist layer 250 covering the circuit pattern layer 232 is formed, and a portion of the insulating layer 210 corresponding to the mounting area of the chip to be a heat source is punched through a punching process. The through hole 212 is formed (S5). In this case, the solder resist layer 250 exposes a region to which the wires 280 are bonded, and exposes a region or the like to which the driving elements are connected. The punching process is performed using a tool punching method, a drilling method, a laser method, or the like. The step of forming the solder resist layer 250 and the step of punching the insulating layer 210 may be performed simultaneously or sequentially.

그런 다음, 제2 접착층(224)에 방열 재료로 이루어진 방열부(260)가 부착된다(S6). 방열 재료는 열 전도율이 높은 재료인 것이 바람직하며, 알루미늄(Al), 구리(Cu), 은(Ag)중 하나 또는 이들의 합금이 될 수 있다. 다르게는, 방열부(250)는 방열 재료로 된 방열판에 의해 구현될 수 있다. Then, the heat dissipation part 260 made of a heat dissipation material is attached to the second adhesive layer 224 (S6). The heat-radiating material is preferably a material having a high thermal conductivity, and may be one of aluminum (Al), copper (Cu), silver (Ag), or an alloy thereof. Alternatively, the heat dissipation portion 250 may be implemented by a heat sink made of a heat dissipation material.

전술한 바와 같이, 절연층(210) 상에 회로패턴층(232)이 형성되고 회로패턴층(232) 상에 솔더 레지스트층(250)이 형성된 구조체가 방열부(260) 상에 라미네이트되거나 부착된다. 즉, 절연층(210), 회로패턴층(232) 및 솔더 레지스트층(250)이 형성된 구조체가 먼저 형성된 후 상기 구조체가 방열부(260) 상에 라이네이트되거나 부착된다. As described above, the structure in which the circuit pattern layer 232 is formed on the insulating layer 210 and the solder resist layer 250 is formed on the circuit pattern layer 232 is laminated or adhered on the heat dissipation unit 260. . That is, a structure in which the insulating layer 210, the circuit pattern layer 232, and the solder resist layer 250 are formed is formed first, and then the structure is lined or attached to the heat dissipation unit 260.

이어서, 상기 펀칭 공정에 의해 절연층(210)의 펀칭된 부분, 즉, 관통홀(212)에 의해 노출된 방열부(260) 부분 상에 열원이 되는 칩(270)을 실버 페이스트(Silver paste) 또는 열 전도성 페이스트를 이용하여 실장한다. 즉, 칩(270)은 방열부(260) 상에 직접 실장된다. Subsequently, a silver paste is formed on the chip 270 serving as a heat source on the punched portion of the insulating layer 210 by the punching process, that is, the heat dissipation portion 260 exposed by the through hole 212. Or it mounts using a thermally conductive paste. That is, the chip 270 is directly mounted on the heat dissipation unit 260.

이에 따라, 칩(270)으로부터 발생하는 열이 직접 방열부(260)을 통해 발산되어 방열을 극대화할 수 있다. 그리고, LED 또는 반도체 칩(270)이 회로 패턴층(232)과 와이어(280)을 통해 접속된다.Accordingly, the heat generated from the chip 270 can be directly dissipated through the heat dissipation unit 260, thereby maximizing heat dissipation. The LED or semiconductor chip 270 is connected to the circuit pattern layer 232 through the wire 280.

이와 같이, 본 발명은 칩 패키지에서 열원이 되는 칩을 직접 열을 발산시키는 방열부(260) 상에 직접 실장되도록 함으로써 칩으로부터 발생되는 열을 효과적으로 소산하여 LED 칩 또는 반도체 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다.As described above, the present invention allows the chip, which is a heat source in the chip package, to be directly mounted on the heat dissipation unit 260 to directly dissipate heat, thereby effectively dissipating heat generated from the chip, causing the LED chip or the semiconductor chip to overheat and malfunction. It can prevent damage.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical spirit of the present invention should not be limited to the above-described embodiments of the present invention, but should be determined by the claims and equivalents thereof.

210: 절연층 222: 제1 접착층
224: 제2 접착층 232: 회로 패턴층
240: 도금층 250: 솔더 레지스트층
260: 방열부 270: LED 또는 반도체 칩210: insulating layer 222: first adhesive layer
224: second adhesive layer 232: circuit pattern layer
240: plating layer 250: solder resist layer
260: radiator 270: LED or semiconductor chip

Claims (13)

관통홀이 형성된 절연층;
상기 절연층의 일 면 상에 배치된 회로패턴층;
상기 절연층의 다른 면 상에 배치된 방열부;
상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 칩을 포함하는 칩 패키지.An insulating layer formed with a through hole;
A circuit pattern layer disposed on one surface of the insulating layer;
A heat dissipation unit disposed on the other surface of the insulating layer;
And a chip mounted on a portion of the heat dissipating portion exposed by the through hole. 제1항에 있어서,
상기 칩은 와이어에 의해 상기 회로패턴층과 접속되는 칩 패키지.The method of claim 1,
The chip package is connected to the circuit pattern layer by a wire. 제1항 또는 제2항에 있어서,
상기 회로패턴층 상에 배치된 솔더 레지스트층을 더 포함하는 칩 패키지.The method according to claim 1 or 2,
The chip package further comprises a solder resist layer disposed on the circuit pattern layer. 제1항에 있어서,
상기 방열부는 열 전도율이 높은 재료로 형성되는 칩 패키지.The method of claim 1,
The heat dissipation portion is a chip package formed of a material having high thermal conductivity. 제4항에 있어서,
상기 열 전도율이 높은 재료는 알루미늄(Al), 구리(Cu), 은(Ag)중 하나 또는 이들의 합금인 칩 패키지.5. The method of claim 4,
The high thermal conductivity material is one of aluminum (Al), copper (Cu), silver (Ag) or an alloy thereof. 제1항에 있어서,
상기 절연층과 상기 방열부 사이에 개재하는 제1 접착층 및
상기 절연층과 상기 회로패턴층 사이에 개재하는 제2 접착층을 더 포함하는 칩 패키지.The method of claim 1,
A first adhesive layer interposed between the insulating layer and the heat dissipation unit;
The chip package further comprises a second adhesive layer interposed between the insulating layer and the circuit pattern layer. 제1항에 있어서, 상기 칩은 열 전도성 페이스트를 이용하여 상기 방열부의 부분에 실장되는 칩 패키지.The chip package according to claim 1, wherein the chip is mounted on a portion of the heat dissipating portion using a thermally conductive paste. 절연층의 일 면 상에 회로패턴층을 형성하고,
상기 절연층에 관통홀을 형성하고,
상기 절연층의 다른 면 상에 방열부를 형성하고,
상기 관통홀에 의해 노출된 방열부의 부분 상에 칩을 실장하는 것을 포함하는 칩 패키지 제조 방법.Forming a circuit pattern layer on one surface of the insulating layer,
Through holes are formed in the insulating layer,
Forming a heat dissipation unit on the other side of the insulating layer,
And mounting a chip on a portion of the heat dissipation portion exposed by the through hole. 제8항에 있어서,
상기 회로패턴층의 형성 이전에 상기 절연층의 양면에 각각 제1 접착층 및 제2 접착층을 형성하는 것을 더 포함하는 칩 패키지 제조 방법.9. The method of claim 8,
And forming a first adhesive layer and a second adhesive layer on both surfaces of the insulating layer before forming the circuit pattern layer. 제8항에 있어서,
상기 회로패턴층을 표면 처리하여 도금층을 형성하는 것을 더 포함하는 칩 패키지 제조 방법.9. The method of claim 8,
The method of claim 1, further comprising forming a plating layer by surface treating the circuit pattern layer. 제8항에 있어서,
상기 방열부를 형성하기 전에 상기 회로패턴층 상에 회로 보호를 위한 솔더 레지스트층을 형성하는 것을 더 포함하는 칩 패키지 제조 방법.9. The method of claim 8,
And forming a solder resist layer for circuit protection on the circuit pattern layer before forming the heat dissipation unit. 제8항에 있어서, 상기 칩과 상기 회로패턴층을 와이어를 통해 접속하는 것을 더 포함하는 칩 패키지 제조 방법.The method of claim 8, further comprising connecting the chip and the circuit pattern layer through a wire. 제11항에 있어서, 상기 방열부는 상기 절연층, 상기 회로패턴층 및 상기 솔더레지스트층이 형성된 후에 상기 절연층의 다른 면 상에 라이네이트되는 칩 패키지 제조 방법.The method of claim 11, wherein the heat dissipation unit is lined on the other surface of the insulating layer after the insulating layer, the circuit pattern layer, and the solder resist layer are formed.
KR1020110095098A 2011-09-21 2011-09-21 Chip package and manufacturing method thereof KR101259851B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110095098A KR101259851B1 (en) 2011-09-21 2011-09-21 Chip package and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110095098A KR101259851B1 (en) 2011-09-21 2011-09-21 Chip package and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20130031491A true KR20130031491A (en) 2013-03-29
KR101259851B1 KR101259851B1 (en) 2013-05-03

Family

ID=48180626

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110095098A KR101259851B1 (en) 2011-09-21 2011-09-21 Chip package and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR101259851B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101464714B1 (en) * 2014-02-19 2014-11-21 주식회사 젬엘이디 Light emitting diode package and method for manufacturing the same
CN105720184A (en) * 2016-04-14 2016-06-29 河北大旗光电科技有限公司 Light source ceramic base of cordwood type radiation and circuit integrated LED flip chip
US20170194544A1 (en) * 2015-12-31 2017-07-06 Taiwan Green Point Enterprises Co., Ltd. Light emitting device and a method of making the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101464714B1 (en) * 2014-02-19 2014-11-21 주식회사 젬엘이디 Light emitting diode package and method for manufacturing the same
US20170194544A1 (en) * 2015-12-31 2017-07-06 Taiwan Green Point Enterprises Co., Ltd. Light emitting device and a method of making the same
US10446731B2 (en) 2015-12-31 2019-10-15 Taiwan Green Point Enterprises Co., Ltd. Light emitting device
CN105720184A (en) * 2016-04-14 2016-06-29 河北大旗光电科技有限公司 Light source ceramic base of cordwood type radiation and circuit integrated LED flip chip

Also Published As

Publication number Publication date
KR101259851B1 (en) 2013-05-03

Similar Documents

Publication Publication Date Title
US8704101B2 (en) Package carrier and manufacturing method thereof
US8759157B2 (en) Heat dissipation methods and structures for semiconductor device
US9922902B2 (en) Semiconductor device and semiconductor package
US9673156B2 (en) Package structure
US20080278917A1 (en) Heat dissipation module and method for fabricating the same
US20120279760A1 (en) Package carrier and manufacturing method thereof
US8624388B2 (en) Package carrier and manufacturing method thereof
US8420951B2 (en) Package structure
US20150108630A1 (en) Electronic device, electronic apparatus, and method for manufacturing electronic device
KR20180002913A (en) Semiconductor package and method of manufacturing the same
US8669142B2 (en) Method of manufacturing package structure
KR101259851B1 (en) Chip package and manufacturing method thereof
JP4919689B2 (en) Module board
JP6633151B2 (en) Circuit module
KR20140001548A (en) Led package and manufacturing method threfore
JP2016219535A (en) Electronic circuit device
JP2003273297A (en) Electronic device
KR20130141175A (en) Chip package and manufacturing method therfor
US20110156241A1 (en) Package substrate and method of fabricating the same
US9153521B2 (en) Method of manufacturing a package carrier
US20170018487A1 (en) Thermal enhancement for quad flat no lead (qfn) packages
JP2006140203A (en) Sip heat dissipation package
JP2007067117A (en) Circuit device
CN117727713A (en) Packaged chip, packaged chip preparation method and power device
KR20130121270A (en) Chip package and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160304

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170307

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180306

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190313

Year of fee payment: 7