KR20130019539A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to improve a withstand voltage by reducing a peak field. CONSTITUTION: A first conductive region(101) is formed in a cell region. The first conductive region is formed in a guard region. A plurality of trenches are separated from the surface of the first conductive region. A high density second conductive region is formed in the trench. A high density first conductive region(104) is formed between the trench and the high density second conductive region. [Reference numerals] (AA) Cell area(CA); (BB) Guard-ring area(GA)

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same.

일반적으로 전계 효과 트랜지스터는 높은 입력 임피던스를 구비함으로써, 전력용 스위칭 소자로서 주로 사용된다. 이러한 전력용 반도체 장치는 내압 유지와 단락 보호의 필요가 있다. 즉, 전력용 반도체 장치는 높은 내압을 가지고 주전극간이 단락한 경우에도 일정 시간은 파워 디바이스가 손상되지 않을 만큼의 단락 내량을 가지는 것이 요구된다.In general, the field effect transistor has a high input impedance, and thus is mainly used as a switching element for power. Such power semiconductor devices need to maintain breakdown voltage and short circuit protection. In other words, the power semiconductor device has a high breakdown voltage and is required to have a short circuit resistance enough to not damage the power device even when the main electrodes are short-circuited.

파워 디바이스를 고내압화하기 위해서 반도체 장치는 가드링이나 필드 플레이트라고 불리는 구조를 가지는 것이 일반적이다. 가드링은 파워 디바이스가 형성되는 소자 영역을 감싸도록 형성되는 PN 접합 영역이다. 가드링은 동심원상에 복수 설치되고 내압 유지 영역을 구성한다. 그리고 가드링의 작용에 따라서 반도체 장치의 반도체층에 있어서 전계 완화를 행한다.In order to increase the breakdown voltage of a power device, a semiconductor device generally has a structure called a guard ring or a field plate. The guard ring is a PN junction region formed to surround the element region in which the power device is formed. The guard ring is provided in plural on concentric circles and constitutes a pressure resistant region. The electric field is relaxed in the semiconductor layer of the semiconductor device in accordance with the action of the guard ring.

필드 플레이트란, 파워 디바이스의 게이트 전극-드레인 전극간의 기판 표면상에 절연막을 이용하여 배치되는 전극에 관한 것이다. 필드 플레이트의 작용에 따라서 반도체 장치의 반도체층에 있어서 전계 완화를 행한다. The field plate relates to an electrode disposed on the substrate surface between the gate electrode and the drain electrode of the power device by using an insulating film. In accordance with the action of the field plate, the electric field is relaxed in the semiconductor layer of the semiconductor device.

한편, 파워 디바이스의 단락 내량을 향상시키기 위해서는 파워 디바이스의 전도층의 농도를 낮추어야 하고 이로 인해 온저항이 커지는 문제점이 있다. On the other hand, in order to improve the short circuit resistance of the power device, the concentration of the conductive layer of the power device must be lowered, which causes a problem in that the on-resistance is increased.

또한, 파워 디바이스의 주전극간에 고전압이 인가되는 경우에도 대전류가 흐르는 것을 억제하기 위해서는 가드링 영역의 폭이 넓혀야 하고, 이로 인해 칩 사이즈가 커지는 단점이 있다.In addition, even when a high voltage is applied between the main electrodes of the power device, the width of the guard ring region must be widened to suppress the flow of a large current, resulting in a large chip size.

본 발명은 가드링 영역의 폭을 줄임으로써, 칩 사이즈를 줄일 수 있는 반도체 장치를 제공한다.The present invention provides a semiconductor device capable of reducing chip size by reducing the width of the guard ring region.

본 발명은 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치에 있어서, 상기 셀 영역과 상기 가드링 영역에 형성되는 제 1 도전형 영역을 포함하고, 상기 가드링 영역은 상기 제 1 도전형 영역의 표면에서 이격되어 형성된 다수의 트렌치; 상기 트렌치의 내부에 형성된 고농도 제 2 도전형 영역을 포함하는 것을 특징으로 한다.A semiconductor device comprising a cell region and a guard ring region located outside the cell region, the semiconductor device comprising a first conductivity type region formed in the cell region and the guard ring region. A plurality of trenches spaced apart from the surface of the first conductivity type region; And a high concentration second conductivity type region formed in the trench.

또한, 상기 트렌치와 상기 고농도 제 2 도전형 영역 사이에는 고농도 제 1 도전형 영역이 형성될 수 있다.In addition, a high concentration first conductivity type region may be formed between the trench and the high concentration second conductivity type region.

또한, 상기 고농도 제 1 도전형 영역의 농도는 제 1 도전형 영역보다 농도가 높게 형성될 수 있다.In addition, the concentration of the high concentration first conductivity type region may be higher than that of the first conductivity type region.

또한, 상기 고농도 제 2 도전형 영역의 농도는 제 1 도전형 영역보다 농도가 높게 형성될 수 있다.In addition, the concentration of the high concentration second conductivity type region may be higher than that of the first conductivity type region.

또한, 상기 제 1 도전형은 N 형으로 형성될 수 있다.In addition, the first conductivity type may be formed in an N type.

또한, 상기 제 2 도전형은 P 형으로 형성될 수 있다.In addition, the second conductivity type may be formed in a P type.

또한, 상기 가드링 영역의 외면에는 절연막이 형성될 수 있다.In addition, an insulating layer may be formed on an outer surface of the guard ring region.

또한, 본 발명은 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 셀 영역과 상기 가드링 영역에 제 1 도전형 영역을 형성하는 제 1 도전형 영역 형성 단계; 상기 가드링 영역은 상기 제 1 도전형 영역의 표면에서 이격되어 다수의 트렌치를 형성하는 트렌치 형성 단계; 및 상기 트렌치의 내부에 고농도 제 2 도전형 영역을 형성하는 고농도 제 2 도전형 영역을 형성 단계를 포함하여 형성될 수 있다.In addition, the present invention provides a method of manufacturing a semiconductor device including a cell region and a guard ring region located outside the cell region, the method comprising: forming a first conductivity type region in the cell region and the guard ring region; Forming a conductive region; A trench forming step in which the guard ring region is spaced apart from the surface of the first conductivity type region to form a plurality of trenches; And forming a high concentration second conductivity type region in the trench to form a high concentration second conductivity type region.

또한, 상기 트렌치와 상기 고농도 제 2 도전형 영역 사이에는 고농도 제 1 도전형 영역이 형성될 수 있다.In addition, a high concentration first conductivity type region may be formed between the trench and the high concentration second conductivity type region.

또한, 상기 가드링 영역의 제 1 도전형 영역의 표면으로 일정 높이 및 폭을 갖는 마스크를 형성하고, 상기 마스크 형성 단계 이후 상기 제 1 도전형 영역의 표면에서 이격되어 일정 깊이 및 폭을 갖는 다수의 트렌치가 형성될 수 있다.In addition, a plurality of masks having a predetermined height and width may be formed on the surface of the first conductivity type region of the guard ring region, and after the mask forming step, a plurality of masks having a predetermined depth and width may be spaced apart from the surface of the first conductivity type region. Trench may be formed.

또한, 상기 트렌치 형성 단계 이후 상기 트렌치에 N형 불순물을 주입하여 트렌치의 내측에 고농도 제 1 도전형 영역을 형성할 수 있다.In addition, after the trench forming step, an N-type impurity may be injected into the trench to form a high concentration first conductivity type region in the trench.

또한, 상기 고농도 제 1 도전형 영역 형성 단계 이후 P형 불순물을 도핑하여 고농도 제 2 도전형 영역을 형성할 수 있다.In addition, after the forming of the high concentration first conductivity type region, the P type impurities may be doped to form the high concentration second conductivity type region.

또한, 상기 고농도 제 2 도전형 영역 형성 단계 이후 상기 제 1 도전형 영역의 상면이 동일 평면을 이루도록 형성할 수 있다.In addition, an upper surface of the first conductivity type region may be formed on the same plane after the second concentration of the second conductivity type region.

본 발명의 반도체 장치 및 그 제조 방법에 따르면 가드링 영역의 폭을 줄임으로써, 칩 사이즈를 줄일 수 있다.According to the semiconductor device and the manufacturing method thereof of the present invention, the chip size can be reduced by reducing the width of the guard ring region.

또한, 본 발명의 반도체 장치 및 그 제조 방법에 따르면 피크 필드(peak field)를 감쇠시켜 내압을 높일 수 있다.In addition, according to the semiconductor device of the present invention and a method of manufacturing the same, the peak field can be attenuated to increase the breakdown voltage.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2a는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 마스크 형성 단계를 도시한 단면도이다.
도 2b는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 트렌치 형성 단계를 도시한 단면도이다.
도 2c는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 고농도 제 1 도전형 영역 형성 단계를 도시한 단면도이다.
도 2d는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 에칭 단계를 도시한 단면도이다.
도 2e는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 고농도 제 2 도전형 영역 형성 단계를 도시한 단면도이다.
도 2f는 반도체 장치의 그 제조 방법 중 가드링 형성 단계에서 CMP 단계를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
2A is a cross-sectional view illustrating a mask forming step in a guard ring forming step of a method of manufacturing a semiconductor device.
2B is a cross-sectional view illustrating a trench formation step in a guard ring forming step of a method of manufacturing a semiconductor device.
FIG. 2C is a cross-sectional view illustrating a step of forming a high concentration first conductivity type region in a guard ring forming step of a method of manufacturing a semiconductor device. FIG.
2D is a cross-sectional view illustrating an etching step in a guard ring forming step of a method of manufacturing a semiconductor device.
FIG. 2E is a cross-sectional view illustrating a high concentration of a second conductivity type region in a guard ring forming step of a method of manufacturing a semiconductor device. FIG.
2F is a cross-sectional view showing a CMP step in the guard ring forming step of the method of manufacturing the semiconductor device.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.Here, parts having similar configurations and operations throughout the specification are denoted by the same reference numerals.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 셀 영역(CA)과, 셀 영역(CA)의 외측에 위치하는 가드링(Guard ring) 영역(GA)을 포함한다. 구체적으로, 상기 반도체 장치(100)는 제 1 도전형 영역(101), 제 2 도전형 웰 영역(110), 제 1 도전형 소스 영역(120), 게이트 절연막(130), 게이트 전극(140), 제 1 도전형 기판(150), 소스 전극(160) 및 드레인 전극(170)을 포함한다. 여기서, 상기 제 1 도전형은 N 형일 수 있으며, 제 2 도전형은 P형일 수 있다. Referring to FIG. 1, a semiconductor device 100 according to an exemplary embodiment includes a cell region CA and a guard ring region GA positioned outside the cell region CA. . Specifically, the semiconductor device 100 includes a first conductivity type region 101, a second conductivity type well region 110, a first conductivity type source region 120, a gate insulating layer 130, and a gate electrode 140. The first conductive substrate 150 includes a source electrode 160 and a drain electrode 170. Here, the first conductivity type may be N type, and the second conductivity type may be P type.

상기 제 1 도전형 영역(101)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N-형 에피텍셜층일 수도 있다. 이러한 제 1 도전형 영역(101)의 농도는 대략 1×1013cm-3 내지 5×1014cm- 3 이고, 두께는 대략 50㎛ 내지 300㎛ 일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다. 더불어, 상기 제 1 도전형 영역(101)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.The first conductivity type region 101 may be an N-type epitaxial layer formed by implanting impurities such as phosphorus (P) or arsenic (As). The concentration of such first conductivity type region 101 is approximately 1 × 10 13 cm -3 to 5 × 10 14 cm - 3, and the thickness may be a substantially 50㎛ to 300㎛, such as concentration and thickness to which the present invention It is not limited. In addition, the first conductivity type region 101 may be formed in a substantially rectangular flat plate shape, but the present invention is not limited thereto.

상기 제 2 도전형 웰 영역(110)은 셀 영역(CA)의 제 1 도전형 영역(101) 으로부터 제 1 도전형 영역(101)의 내부로 선택적으로 형성된다. 즉, 상기 제 2 도전형 웰 영역(110)은 제 1 도전형 영역(101)의 표면으로부터 일정 폭 및 일정 깊이를 가지며, 일정 피치를 가지고 상호간 이격되어 형성된다. 즉, 상기 제 2 도전형 웰 영역(110)은 채널 전류가 주로 흐르는 영역에만 부분적으로 형성된다. 이러한 상기 제 2 도전형 웰 영역(110)은 붕소(B)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 상기 제 2 도전형 웰 영역(110)의 깊이 및 폭은 제 1 도전형 영역(101)의 두께 및 폭보다 작다. 더불어, 이러한 제 2 도전형 웰 영역(120)의 농도는 대략 1×1016m- 3 이고, 깊이는 대략 2.0㎛ 일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다. 이러한 제 2 도전형 웰 영역(110)에는 소스 전극(160)이 전기적으로 연결된다.The second conductivity type well region 110 is selectively formed into the first conductivity type region 101 from the first conductivity type region 101 of the cell region CA. That is, the second conductive well region 110 has a predetermined width and a predetermined depth from the surface of the first conductive region 101 and is spaced apart from each other with a predetermined pitch. That is, the second conductivity type well region 110 is partially formed only in the region through which channel current flows mainly. The second conductivity type well region 110 may be formed by ion implantation or diffusion of impurities such as boron (B). Of course, the depth and width of the second conductivity type well region 110 are smaller than the thickness and width of the first conductivity type region 101. In addition, the concentration of such second conductivity type well region 120 is approximately 1 × 10 16 m - and 3, the depth may be a substantially 2.0㎛, but the present invention to such a concentration and the depth to be limited. The source electrode 160 is electrically connected to the second conductivity type well region 110.

상기 제 1 도전형 소스 영역(120)은 셀 영역(CA)의 제 1 도전형 영역(101) 으로부터 제 2 도전형 웰 영역(110)의 내부로 선택적으로 형성된다. 즉, 상기 제 1 도전형 소스 영역(120)은 제 2 도전형 웰 영역(110)이 형성된 제 1 도전형 영역(101) 에 일정 폭 및 일정 깊이를 가지며 형성된다. 이러한 제 1 도전형 소스 영역(120)은 인(P) 또는 비소(As)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 일례로, 상기 제 1 도전형 소스 영역(120)은 n형 이온이 상기 제 2 도전형 웰 영역(110)의 상면으로부터 하부 방향을 따라 주입 및 확산되어 형성된 n+ 층일 수 있다. 물론, 이러한 제 1 도전형 소스 영역(120)의 깊이 및 폭은 제 2 도전형 웰 영역(110)의 깊이 및 폭보다 작다. 더불어, 이러한 제 1 도전형 소스 영역(120)의 농도는 대략 1×1019cm- 3 이고, 깊이는 대략 0.5㎛일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다. 이러한 제 1 도전형 소스 영역(120)에는 소스 전극(160)이 전기적으로 연결된다.The first conductivity type source region 120 may be selectively formed into the second conductivity type well region 110 from the first conductivity type region 101 of the cell region CA. That is, the first conductivity type source region 120 is formed in the first conductivity type region 101 in which the second conductivity type well region 110 is formed, having a predetermined width and a predetermined depth. The first conductivity type source region 120 may be formed by ion implantation or diffusion of impurities such as phosphorus (P) or arsenic (As). For example, the first conductivity type source region 120 may be an n + layer formed by implanting and diffusing n-type ions from the top surface of the second conductivity type well region 110 in a downward direction. Of course, the depth and width of the first conductivity type source region 120 is smaller than the depth and width of the second conductivity type well region 110. In addition, the concentration of such first conductivity type source region 120 is approximately 1 × 10 19 cm - and 3, the depth may be a substantially 0.5㎛, but the present invention to such a concentration and the depth to be limited. The source electrode 160 is electrically connected to the first conductivity type source region 120.

상기 게이트 절연막(130)은 셀 영역(CA)에서 제 1 도전형 소스 영역(120)의 외주연인 제 2 도전형 웰 영역(110) 및 제 1 도전형 영역(101)의 표면에 형성되며, 산화막일 수 있다. The gate insulating layer 130 is formed on the surfaces of the second conductivity type well region 110 and the first conductivity type region 101 that are the outer circumferences of the first conductivity type source region 120 in the cell region CA. Can be.

상기 게이트 전극(140)은 상기 게이트 절연막(130) 위에 형성되며, 이러한 게이트 전극(140)은 P 형 또는 N 형의 불순물이 도핑된 폴리실리콘일 수 있다.The gate electrode 140 is formed on the gate insulating layer 130, and the gate electrode 140 may be polysilicon doped with an impurity of P type or N type.

상기 제 1 도전형 기판(150)은 n+형 반도체 웨이퍼일 수 있다. 이러한 제 1 도전형 기판(150)은 두께가 대략 0.5㎛ 내지 5㎛, 농도가 대략 1×1016cm-3 내지 1×1018cm-3 일 수 있으나, 이러한 두께 및 농도로 본 발명이 한정되는 것은 아니다. 더불어, 상기 제 1 도전형 기판(150)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다. 물론, 상기 제 1 도전형 기판(150)에 제 1 도전형 영역(101)이 형성된다.The first conductivity type substrate 150 may be an n + type semiconductor wafer. The first conductivity type substrate 150 may have a thickness of about 0.5 μm to 5 μm and a concentration of about 1 × 10 16 cm −3 to 1 × 10 18 cm −3 , but the present invention is limited to such thickness and concentration. It doesn't happen. In addition, the first conductivity type substrate 150 may be formed in a substantially rectangular flat plate shape, but the present invention is not limited thereto. Of course, the first conductivity type region 101 is formed on the first conductivity type substrate 150.

상기 소스 전극(160)은 게이트 전극(140)과 절연된 동시에 상기 게이트 전극(140)을 덮도록 형성된다. 또한, 상기 소스 전극(160)은 제 2 도전형 웰 영역(110), 제 1 도전형 소스 영역(120)과 접촉한다. 상기 소스 전극(160)은 통상의 금, 은, 팔라듐, 니켈 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.The source electrode 160 is formed to be insulated from the gate electrode 140 and to cover the gate electrode 140. In addition, the source electrode 160 is in contact with the second conductivity type well region 110 and the first conductivity type source region 120. The source electrode 160 is formed of any one selected from ordinary gold, silver, palladium, nickel, an alloy thereof, or an equivalent thereof, but the material is not limited thereto.

상기 드레인 전극(170)은 제 1 도전형 기판(150)의 하면에 형성되어, 제 1 도전형 기판(150)과 전기적으로 접속된다. 이러한 드레인 전극(170)도 통상의 금, 은, 팔라듐, 니켈 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.The drain electrode 170 is formed on the bottom surface of the first conductivity type substrate 150 and is electrically connected to the first conductivity type substrate 150. The drain electrode 170 is also formed of any one selected from ordinary gold, silver, palladium, nickel, an alloy thereof, or an equivalent thereof, but the material is not limited thereto.

또한, 상기 반도체 장치(100)는 플래나(plannar)로 설명하였지만 트렌치(trench)에서도 적용이 가능하다.
In addition, although the semiconductor device 100 has been described as a planar, the semiconductor device 100 may be applied to a trench.

상기 가드링 영역(GA)은 제 1 도전형 영역(101)의 표면에 일정 깊이 및 폭을 갖고, 서로 이격된 형태의 트렌치(103)가 형성된다. 여기서 상기 트렌치(103)에 N형 불순물이 주입되어 제1측면(103a)과 제 1 바닥면(103b)에 일정 두께의 고농도 제 1 도전형 영역(104)이 형성된다. 또한, P형 불순물이 도핑되어 고농도 제 2 도전형 영역(105)이 형성된다. 여기서 상기 제 1 도전형 영역(101), 고농도 제 1 도전형 영역(104) 및 고농도 제 2 도전형 영역(105)은 평평하게 형성된다. 또한, 상기 제 1 도전형 영역(101), 고농도 제 1 도전형 영역(104) 및 고농도 제 2 도전형 영역(105)과 접촉하도록 절연막(180)이 형성되며, 절연막(180)은 양측으로 필드 플레이트(190)가 형성된다.
The guard ring region GA has a predetermined depth and width on the surface of the first conductivity type region 101, and trenches 103 are formed to be spaced apart from each other. The N-type impurity is implanted into the trench 103 to form a high concentration first conductivity type region 104 having a predetermined thickness on the first side surface 103a and the first bottom surface 103b. In addition, the P-type impurity is doped to form a high concentration second conductivity type region 105. In this case, the first conductivity type region 101, the high concentration first conductivity type region 104, and the high concentration second conductivity type region 105 are formed flat. In addition, an insulating film 180 is formed to contact the first conductivity type region 101, the high concentration first conductivity type region 104, and the high concentration second conductivity type region 105, and the insulating layer 180 is formed on both sides of the field. Plate 190 is formed.

다음은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기로 한다. 상기 반도체 장치(100)중 셀 영역(CA)의 구성에 대한 제조 방법은 통상적이므로, 이하에서는 가드링 영역(GA)의 구성에 대한 제조 방법 위주로 설명하기로 한다. Next, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described. Since the manufacturing method for the configuration of the cell region CA in the semiconductor device 100 is conventional, the following description will focus on the manufacturing method for the configuration of the guard ring region GA.

도 2a는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 마스크 형성 단계를 도시한 단면도이고, 도 2b는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 트렌치 형성 단계를 도시한 단면도이고, 도 2c는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 고농도 제 1 도전형 영역 형성 단계를 도시한 단면도이고, 도 2d는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 에칭 단계를 도시한 단면도이고, 도 2e는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 고농도 제 2 도전형 영역 형성 단계를 도시한 단면도이고, 도 2f는 반도체 장치의 제조 방법 중 가드링 형성 단계에서 CMP 단계를 도시한 단면도이다.FIG. 2A is a cross-sectional view illustrating a mask forming step in a guard ring forming step of a semiconductor device manufacturing method, and FIG. 2B is a cross-sectional view showing a trench forming step in a guard ring forming step of a semiconductor device manufacturing method, and FIG. 2C is a semiconductor. FIG. 2D is a cross-sectional view showing the etching step in the guard ring forming step of the semiconductor device manufacturing method, the step of forming a high concentration first conductivity type region in the manufacturing method of the device, FIG. 2E is a semiconductor FIG. 2F is a cross-sectional view showing a high concentration second conductive region forming step in the guard ring forming step of the manufacturing method of the device, and FIG. 2F is a cross-sectional view showing a CMP step in the guard ring forming step of the manufacturing method of the semiconductor device.

도 2a 내지 도 2f를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 마스크 형성 단계, 트렌치 형성 단계, 고농도 제 1 도전형 영역 형성 단계, 에칭 단계, 고농도 제 2 도전형 영역 형성 단계 및 CMP 형성 단계를 포함한다. 2A to 2F, a method of fabricating a semiconductor device according to example embodiments of the inventive concepts may include forming a mask, forming a trench, forming a high concentration first conductivity type region, etching, and forming a high concentration second conductivity type region. Step and CMP forming step.

도 2a에 도시된 바와 같이, 상기 마스크 형성 단계는 제 1 도전형 영역(101)에 일정 높이 및 폭을 갖는 마스크(102)가 형성된다. 여기서, 상기 마스크(102)는 서로 동일한 높이를 가지는 부분들이 서로 이격된 형태로 형성된다.As shown in FIG. 2A, in the mask forming step, a mask 102 having a predetermined height and width is formed in the first conductivity type region 101. Here, the mask 102 is formed in a shape in which portions having the same height are spaced apart from each other.

도 2b에 도시된 바와 같이, 상기 트렌치 형성 단계에서는 예를 들면 상기 제 1 도전형 영역(101)의 표면에 일정 깊이 및 폭을 갖는 트렌치(103)가 형성된다. 또한, 상기 트렌치(103)는 서로 동일한 깊이를 가지는 부분들이 서로 이격된 형태로 형성되고, 상부의 폭과 하부의 폭은 동일하게 형성된다. 일례로, 상기 트렌치(103)는 폭이 대략 0.8~1.5㎛이고, 깊이가 대략 5~9㎛일 수 있다. 그러나, 이러한 수치로 본 발명이 한정되는 것은 아니다.As shown in FIG. 2B, in the trench forming step, for example, a trench 103 having a predetermined depth and width is formed on the surface of the first conductivity type region 101. In addition, the trench 103 is formed in a shape in which portions having the same depth are spaced apart from each other, and the width of the upper portion and the width of the lower portion are formed the same. For example, the trench 103 may have a width of about 0.8 to 1.5 μm and a depth of about 5 to 9 μm. However, the present invention is not limited to these numerical values.

도 2c에 도시된 바와 같이, 상기 고농도 제 1 도전형 영역 형성 단계는 N형 불순물을 주입하여 트렌치(103)의 제1측면(103a)과 제 1 바닥면(103b)에 일정 두께의 고농도 제 1 도전형 영역(104)이 형성되도록 한다. 즉, 상기 고농도 제 1 도전형 영역(104)은 트렌치(103)와 하기 할 고농도 제 2 도전형 영역(105) 사이에 형성된다. 또한, 이러한 상기 고농도 제 1 도전형 영역(104)은 900~1000℃ 에서 사염화실리콘(SiCl4) 에 불순물인 인(PH3)을 첨가하여 표면을 따라 N형 에피층이 형성되도록 한다. 여기서, 상기 고농도 제 1 도전형 영역(104)의 농도는 제 1 도전형 영역(101)보다 농도가 높은 것을 의미한다.As shown in FIG. 2C, in the forming of the high concentration first conductivity type region, a high concentration first concentration having a predetermined thickness is formed on the first side surface 103a and the first bottom surface 103b of the trench 103 by implanting N-type impurities. The conductive region 104 is formed. That is, the high concentration first conductivity type region 104 is formed between the trench 103 and the high concentration second conductivity type region 105 to be described below. In addition, the high concentration first conductive region 104 is silicon tetrachloride (SiCl 4 ) at 900 ~ 1000 ℃. Phosphorus (PH 3 ) as an impurity is added to the N-type epitaxial layer along the surface. Here, the concentration of the high concentration first conductivity type region 104 means that the concentration is higher than the first conductivity type region 101.

도 2d에 도시된 바와 같이, 상기 에칭 단계는 고농도 제 1 도전형 영역(104)의 제2영역(104b)이 에칭되어, 트렌치(103)의 제 1 바닥면(103b)이 나타날 때까지 이루어진다. As shown in FIG. 2D, the etching step is performed until the second region 104b of the high concentration first conductivity type region 104 is etched to reveal the first bottom surface 103b of the trench 103.

도 2e에 도시된 바와 같이, 상기 고농도 제 2 도전형 영역 형성 단계는 제 2 바닥면(104b)이 에칭되어 제 1 바닥면(103b)이 나타난 후, 트렌치(103)에 의해 형성된 공간에 P형 불순물이 도핑되어 고농도 제 2 도전형 영역(105)이 형성된다. 이러한 상기 고농도 제 2 도전형 영역(105)은P형 불순물이 제 1 바닥면(103b), 제2측면(104a) 및 제 1 도전형 영역(101)의 표면 전체에 형성된다. 즉, 이러한 상기 고농도 제 2 도전형 영역(105)은 900~1000℃ 에서 사염화실리콘(SiCl4)에 불순물인 붕소(B2H6)을 첨가하여 표면을 따라 P형 에피층이 형성되도록 한다. 여기서, 상기 고농도 제 2 도전형 영역(105)의 농도는 제 1 도전형 영역(101)보다 농도가 높은 것을 의미한다.As shown in FIG. 2E, in the step of forming the high concentration second conductivity type region, the P type is formed in the space formed by the trench 103 after the second bottom surface 104b is etched to show the first bottom surface 103b. Impurities are doped to form a high concentration second conductivity type region 105. In the high concentration second conductive region 105, P-type impurities are formed on the entire surface of the first bottom surface 103b, the second side surface 104a, and the first conductive region 101. That is, in the high concentration second conductive region 105, boron (B 2 H 6 ) as an impurity is added to silicon tetrachloride (SiCl 4 ) at 900 to 1000 ° C. to form a P-type epitaxial layer along the surface. Here, the concentration of the high concentration second conductivity-type region 105 means that the concentration is higher than that of the first conductivity-type region 101.

도 2f에 도시된 바와 같이, 상기 CMP단계는 제 1 도전형 영역(101)의 상면이 동일 평면을 이루도록 오버 에칭 된다. 따라서, 상기 고농도 제 1 도전형 영역(104)과 고농도 제 2 도전형 영역(105)은 평평하게 형성된다. As shown in FIG. 2F, the CMP step is overetched such that the top surface of the first conductivity type region 101 is coplanar. Therefore, the high concentration first conductivity type region 104 and the high concentration second conductivity type region 105 are formed flat.

도 2a 내지 도2f 이후에 형성되는 상기 절연막(180)은 가드링 영역(GA)의 제 1 도전형 영역(101)의 표면에 접촉하도록 형성되며, 산화막일 수 있다. 또한, 상기 절연막(180)의 양측으로는 폴리실리콘으로 필드 플레이트(190)가 형성될 수 있다.
The insulating layer 180 formed after FIGS. 2A to 2F is formed to contact the surface of the first conductivity type region 101 of the guard ring region GA, and may be an oxide layer. In addition, the field plate 190 may be formed of polysilicon on both sides of the insulating layer 180.

상기와 같이 본 발명의 일 실시예에 따른 반도체 장치(100)는 가드링 영역(GA)의 제 1 도전형 영역(101)의 내부로 일정 폭 및 일정 깊이를 가지며, 일정 피치를 가지고 상호간 이격되어 형성되는 트렌치(103), 제 1 도전형 영역(104) 및 제2도전형 영역(105)을 구비함으로써, 공핍층의 형성을 위해 필요한 폭을 줄여 칩의 크기를 줄일 수 있다. 또한, 상기 구조에 의해 전기장 폭을 넓게 하여 분산시킬 수 있다.
As described above, the semiconductor device 100 according to the embodiment of the present invention has a predetermined width and a predetermined depth inside the first conductivity type region 101 of the guard ring region GA, and is spaced apart from each other with a predetermined pitch. The trench 103, the first conductivity type region 104, and the second conductivity type region 105 may be formed to reduce the size of the chip by reducing the width required for the formation of the depletion layer. In addition, the above structure makes it possible to widen and disperse the electric field width.

이상에서 설명한 것은 본 발명에 따른 반도체 장치 및 그 제조 방법 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다. What has been described above is only one embodiment for carrying out the semiconductor device, the manufacturing method thereof, and the manufacturing method according to the present invention, and the present invention is not limited to the above-described embodiment, which is claimed in the following claims. As will be apparent to those skilled in the art to which the present invention pertains without departing from the gist of the present invention, the technical spirit of the present invention may be changed to the extent that various modifications can be made.

100: 반도체 장치 및 그 제조 방법 101: 제 1 도전형 영역
110: 제 2 도전형 웰 영역 120: 제 1 도전형 소스 영역
130: 게이트 절연막 140: 게이트 전극
150: 제 1 도전형 기판 160: 소스 전극
170: 드레인 전극 180: 절연막
190: 필드 플레이트100: semiconductor device and method for manufacturing same 101: first conductivity type region
110: second conductivity type well region 120: first conductivity type source region
130: gate insulating film 140: gate electrode
150: first conductive substrate 160: source electrode
170: drain electrode 180: insulating film
190: field plate

Claims (13)

셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치에 있어서,
상기 셀 영역과 상기 가드링 영역에 형성되는 제 1 도전형 영역을 포함하고,
상기 가드링 영역은 상기 제 1 도전형 영역의 표면에서 이격되어 형성된 다수의 트렌치;
상기 트렌치의 내부에 형성된 고농도 제 2 도전형 영역을 포함하는 것을 특징으로 하는 반도체 장치.A semiconductor device comprising a cell region and a guard ring region located outside the cell region,
A first conductivity type region formed in the cell region and the guard ring region,
The guard ring region may include a plurality of trenches spaced apart from the surface of the first conductivity type region;
And a high concentration second conductivity type region formed in the trench. 제 1항에 있어서,
상기 트렌치와 상기 고농도 제 2 도전형 영역 사이에는 고농도 제 1 도전형 영역이 형성되는 것을 특징으로 하는 반도체 장치. The method of claim 1,
And a high concentration first conductivity type region between the trench and the high concentration second conductivity type region. 제 1항에 있어서,
상기 고농도 제 1 도전형 영역의 농도는 상기 제 1 도전형 영역보다 농도가 높은 것을 특징으로 하는 반도체 장치.The method of claim 1,
And the concentration of the high concentration first conductivity type region is higher than that of the first conductivity type region. 제 1항에 있어서,
상기 고농도 제 2 도전형 영역의 농도는 상기 제 1 도전형 영역보다 농도가 높은 것을 특징으로 하는 반도체 장치.The method of claim 1,
And the concentration of the high concentration second conductivity type region is higher than that of the first conductivity type region. 제 1항에 있어서,
상기 제 1 도전형은 N 형인 것을 특징으로 하는 반도체 장치.The method of claim 1,
And the first conductivity type is N type. 제 1항에 있어서,
상기 제 2 도전형은 P 형인 것을 특징으로 하는 반도체 장치.The method of claim 1,
And said second conductivity type is a P type. 제 1항에 있어서,
상기 가드링 영역의 외면에는 절연막이 형성되는 것을 특징으로 하는 반도체 장치.The method of claim 1,
And an insulating film is formed on an outer surface of the guard ring region. 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치의 제조 방법에 있어서,
상기 셀 영역과 상기 가드링 영역에 제 1 도전형 영역을 형성하는 제 1 도전형 영역 형성 단계;
상기 가드링 영역은 상기 제 1 도전형 영역의 표면에서 이격되어 다수의 트렌치를 형성하는 트렌치 형성 단계; 및
상기 트렌치의 내부에 고농도 제 2 도전형 영역을 형성하는 고농도 제 2 도전형 형성 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. In the manufacturing method of a semiconductor device comprising a cell region and a guard ring region located outside the cell region,
Forming a first conductivity type region in the cell region and the guard ring region;
A trench forming step in which the guard ring region is spaced apart from the surface of the first conductivity type region to form a plurality of trenches; And
And forming a high concentration second conductivity type region in the trench to form a high concentration second conductivity type region. 제 8항에 있어서,
상기 트렌치와 상기 고농도 제 2 도전형 영역 사이에는 고농도 제 1 도전형 영역이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 8,
And a high concentration first conductivity type region between the trench and the high concentration second conductivity type region. 제 8항에 있어서,
상기 가드링 영역의 제 1 도전형 영역의 표면으로 일정 높이 및 폭을 갖는 마스크를 형성하고,
상기 마스크 형성 단계 이후 상기 제 1 도전형 영역의 표면에서 이격되어 일정 깊이 및 폭을 갖는 다수의 트렌치를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 8,
Forming a mask having a predetermined height and width on the surface of the first conductivity type region of the guard ring region,
And forming a plurality of trenches having a predetermined depth and width spaced apart from the surface of the first conductivity type region after the mask forming step. 제 8항에 있어서,
상기 트렌치 형성 단계 이후 상기 트렌치에 N형 불순물을 주입하여 상기 트렌치의 내측에 고농도 제 1 도전형 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 8,
And forming a high concentration first conductivity type region in the trench by implanting N-type impurities into the trench after the trench forming step. 제 8항에 있어서,
상기 고농도 제 1 도전형 영역 형성 단계 이후 P형 불순물을 도핑하여 고농도 제 2 도전형 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 8,
And forming a high concentration second conductivity type region by doping a P-type impurity after the step of forming the high concentration first conductivity type region. 제 8항에 있어서,
상기 고농도 제 2 도전형 영역 형성 단계 이후 상기 제 1 도전형 영역의 상면이 동일 평면을 이루도록 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
The method of claim 8,
And forming an upper surface of the first conductive type region in the same plane after the forming of the second highly conductive type region.
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