KR20130017743A - 액정표시패널 - Google Patents

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KR20130017743A
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따르는 액정표시패널의 구성은 복수의 전압 배선이 그물 형태로 서로 교차하며 형성되는 화소 영역을 포함하는 박막트랜지스터 기판; 상기 박막트랜지스터 기판 상에서 상기 복수의 전압 배선이 연장되는 방향으로 상기 화소 영역의 외측에 배치되는 드라이버 집적회로; 상기 드라이버 집적회로와 상기 복수의 전압 배선을 전기적으로 연결시키는 복수의 연결 배선; 및 상기 박막트랜지스터 기판에 대향하여 배치되는 컬러 필터 기판 및 상기 박막트랜지스터 기판과 상기 컬러 필터 기판 사이에 개재되는 액정층;을 포함하며 상기 드라이버 집적회로와 상기 복수의 전압 배선을 잇는 복수의 가상 직선 라인 각각에 대응하는 복수의 연결 배선 각각은 상기 복수의 가상 직선 라인보다 길게 형성되는 것을 특징으로 한다.

Description

액정표시패널{LIQIUD DISPLAY PANEL}
본 발명의 실시예들은 액정표시패널에 관한 것으로서, 보다 상세하게는 액정표시패널의 휘도 향상을 목적으로 한 액정표시패널에 대한 것이다.
액정표시장치는 소형 및 박형화와 저전력 소모의 장점을 가지며, 노트북 PC, 사무 자동화 기기, 오디오/비디오 기기 등에 이용되고 있다. 특히, 스위치 소자로서 박막 트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 이용되는 액티브 매트릭스 타입의 액정표시장치는 동적인 이미지를 표시하기에 적합한 것으로 각광 받고 있다.
한편, 액정표시장치는 액정표시패널과 액정표시패널에 부착되어 패널의 액정층을 구동하기 위한 전압을 인가하는 구동회로부, 액정표시패널에 광을 주사하기 위한 백라이트 유닛으로 구성된다.
여기서 액정표시패널은 복수의 전압 배선이 교차하며 형성되고, 그 교차지점에 박막트랜지스터(Thin Film Transistor ; TFT)가 형성되어 복수의 전압 배선으로부터 인가받은 전압에 따라 액정층에 인가하는 전압을 스위치하는데 이 영역을 화소 영역(15)이라한다.
그리고 화소 영역(15)의 외부로는 구동회로부가 형성이 되며 상기 구동회로부는 상기 복수의 전압 배선과 연결되어 있다.
이하, 액정표시패널의 평면 구조에 대해 보다 상세하게 알아본다.
도 1 은 종래기술의 액정표시패널에 대한 평면도이다.
상기 액정표시패널(10)의 화소 영역(15)은 액정표시패널(10) 내의 사각 형태의 영역으로 정의되며 상기 화소 영역(15) 내에는 복수 개의 나란한 데이터 라인(35) 및 복수 개의 나란한 게이트 라인(25)을 포함한다.
상기 데이터 라인(35)들은 상기 게이트 라인(25)들에 대하여 수직이며 상기 게이트 라인(25)들과 인터레이스(interlace)된다. 그리고 2개의 인접한 게이트 라인(25)들 및 각각 2개의 인접한 데이터 라인(35)들 간에 픽셀 유닛(16)이 형성된다.
상기 액정표시패널(10)의 데이터 라인(35)들은 복수 개의 데이터 라인(35) 그룹으로 분할된다. 상기 데이터 라인(35) 그룹들 각각은 대응하는 데이터 드라이버 집적회로(30)를 통해 신호들을 수신한다. 상기 액정표시패널(10)의 게이트 라인(25)들은 복수 개의 게이트 라인(25) 그룹들로 분할된다. 상기 게이트 라인(25) 그룹들 각각은 대응하는 게이트 드라이버(20)를 통해 신호를 수신한다.
상기 복수의 데이터 드라이버 집적회로(30) 및 복수의 상기 게이트 드라이버(20)는 액정표시패널(10)의 비-화소 영역(17) 상에 배치된다.
상기 데이터 드라이버 집적회로(30) 및 상기 데이터 라인(35)들간에는 복수 개의 접속 패드(미도시) 및 연결 배선(40)이 접속되어 있다. 이것은 게이트 드라이버(20)의 경우에도 마찬가지로 적용된다. 그러므로, 상기 데이터 드라이버 집적회로(30)는 상기 데이터 라인(35)들에 전기적으로 접속되며 게이트 드라이버(20)는 상기 게이트 라인(25)들에 전기적으로 접속된다. 상기 연결 배선(40)들은 상기 게이트 드라이버(20) 또는 데이터 드라이버 집적회로(30)와 상기 접속 패드(미도시)의 접속을 이루게 하는 선형 배선이다.
도면에 도시된바와 같이, 하나의 데이터 드라이버 집적회로(30)와 복수의 데이터 패드들 간의 길이는 모두 다르다. 이때, 데이터 드라이버 집적회로(30)와 가장 가까운 데이터 패드를 잇는 배선을 중간 연결 배선(미도시)이라하고 그 이외의 데이터 패드와 데이터 드라이버 집적회로(30)를 잇는 배선들을 주변 연결 배선(미도시)들이라 하면 주변 연결 배선(미도시)들의 길이들은 중간 연결 배선(미도시)의 길이보다 길다.
연결 배선(40)들의 개수가 많으면 상기 주변 연결 배선(미도시) 및 상기 중간 연결 배선(미도시) 간의 길이 차이가 더 커지게 된다. 상기 연결 배선(40)의 저항이 상기 연결 배선(40)의 길이에 정비례하기 때문에, 상기 주변 연결 배선(미도시)의 저항이 상기 중간 연결 배선(미도시)의 저항보다 크게 된다. 그러므로, 상기 데이터 드라이버 집적회로(30)가 출력하고 있는 동안 상기 주변 연결 배선(미도시)의 저항은 기타 연결 배선(40)의 저항보다 크게 된다.
즉, 이러한 연결 배선(40) 길이의 비대칭으로 인해 연결 배선(40)의 RC 로딩의 차가 유발된다.
이러한 RC 로딩의 차는 데이터 드라이버 집적회로(30)에 인가된 신호의 딜레이 차이를 유발하게 되고, 복수의 데이터 패드부 각각에서 전송되기 시작하는 신호의 형태를 다르게 하여 화면의 휘도 불균일을 일으키는 요인이 될 수 있다.
또한, 게이트 라인 및 데이터 라인의 특성으로 인한 화소 영역 내의 딜레이 차이도 휘도 불균일을 야기하는 원인이 될 수 있는데 이것은 도 2를 통하여 판단하여 본다.
도 2는 게이트 드라이버부터 게이트 라인의 끝단까지 연결되는 배선의 저항과 커패시터 성분을 나타낸 개략도이다.
게이트 라인 및 연결 배선은 도체이므로 도체의 특성에 기인하여 자체 저항 및 자체 커패시터를 갖는다. 이것은 데이터 라인에 대해서도 동일하게 적용된다.
게이트 라인과 연결 배선의 자체 저항 및 자체 커패시터의 등가회로를 도시하면 도 2와 같다. 게이트 라인과 연결 배선은 다수개의 저항이 직렬로 연결되고 저항의 사이사이마다 커패시터가 병렬로 연결되는 모양을 가지고 있다.
상기 도면에서 L은 게이트 드라이버 집적회로에서 연결 배선으로 처음 인가되는 신호 전달의 시작점이다. 그리고 M은 화소 영역의 중간 지점에 해당되는 신호 전달의 중간점이며 N은 신호가 전달 되는 방향으로 게이트 라인의 끝단을 지칭하는 신호 전달의 최종점이다.
이때, L, M, N 지점에서 측정되는 신호 파형은 도 3a~도 3c에 나타나는 바와 같다.
도 3a는 도 2의 L지점의 신호 파형이며 도 3b는 도 2의 M지점의 신호 파형이며 도 3c는 도 2의 N지점의 신호 파형이다.
도 3a에서 보면 L 지점의 신호는 변형됨이 없는 펄스파이다. 게이트 드라이버 집적회로는 신호의 형태를 펄스파의 형태로 전송한다.
도 3b의 M 지점의 신호는 L지점의 신호에서 조금의 딜레이가 형성된 변형이 가해진 파형이다.
여기서 딜레이 시간(delay time)의 정의는 c지점과 d지점의 시간 차이를 말한다. c지점은 펄스 신호가 상승했다가 하강하는 때에, 펄스 신호의 높이값의 최고값에 대해 90%의 값을 가지는 지점이다. d지점은 펄스 신호가 상승했다가 하강하는 때에, 펄스 신호의 높이값의 최고값에 대해 10%의 값을 가지는 지점이다.
그리고 도 3c에서는 N지점에서 도 3b보다 더욱 딜레이가 진행되어 더욱 변형이 된 신호가 측정된다.
이와 같이 게이트 라인을 지나가면서 최초 인가된 신호가 변형이 되는 이유는 신호가 게이트 라인에서 거쳐가는 자체 저항과 커패시터 성분이 더욱 많아지기 때문이다.
이러한 신호의 딜레이 시간과 위치와의 관계를 그래프로 도시하면 도 3d와 같다.
도 3d는 신호의 딜레이 시간과 거리와의 관계를 나타낸 그래프이다.
L지점은 딜레이가 없는 펄스파이기 때문에 딜레이 시간이 0이다. 도면에서 나타난 딜레이 곡선은 접선의 기울기가 점점 작아지며 상승하는 2차 곡선의 형태를 가진다.
따라서 M지점과 N지점의 거리 차이에 비하여 M'와 N'의 딜레이 시간 차이는 작다. 그러나 최초의 RC 로딩의 차이에 부가하여 화소 영역에서 딜레이 차이가 존재하게 하는 것은 RC 로딩의 차이에 의한 휘도 불량보다 큰 휘도 불균일을 발생시키는 요인으로 지적될 수 있다.
따라서 위와 같은 문제를 해결하기 위하여 본 발명의 실시예들은 연결 배선의 저항을 종래기술보다 더욱 증가시켜 화소 영역 내에서의 거리에 따른 딜레이 시간 편차를 줄여 휘도 균일도를 향상시키는 것을 목적으로 한다.
이와 같은 본 발명의 해결 과제를 달성하기 위하여, 본 발명의 일 실시예에 따르는 액정표시패널은 복수의 전압 배선이 그물 형태로 서로 교차하며 형성되는 화소 영역을 포함하는 박막트랜지스터 기판; 상기 박막트랜지스터 기판 상에서 상기 복수의 전압 배선이 연장되는 방향으로 상기 화소 영역의 외측에 배치되는 드라이버 집적회로; 상기 드라이버 집적회로와 상기 복수의 전압 배선을 전기적으로 연결시키는 복수의 연결 배선; 및 상기 박막트랜지스터 기판에 대향하여 배치되는 컬러 필터 기판 및 상기 박막트랜지스터 기판과 상기 컬러 필터 기판 사이에 개재되는 액정층;을 포함하며 상기 드라이버 집적회로와 상기 복수의 전압 배선을 잇는 복수의 가상 직선 라인 각각에 대응하는 복수의 연결 배선 각각은 상기 복수의 가상 직선 라인보다 길게 형성되는 것을 특징으로 한다.
한편, 본 발명의 또 다른 일 실시예에 따르는 액정표시패널은 복수의 전압 배선이 그물 형태로 서로 교차하며 형성되는 화소 영역을 포함하는 박막트랜지스터 기판; 상기 박막트랜지스터 기판 상에서 상기 복수의 전압 배선이 연장되는 방향으로 상기 화소 영역의 외측에 배치되는 드라이버 집적회로; 상기 드라이버 집적회로와 상기 복수의 전압 배선을 전기적으로 연결시키는 복수의 연결 배선; 및 상기 박막트랜지스터 기판에 대향하여 배치되는 컬러 필터 기판 및 상기 박막트랜지스터 기판과 상기 컬러 필터 기판 사이에 개재되는 액정층;을 포함하며 상기 복수의 연결 배선 각각은 서로 다른 금속선이 번갈아가며 이어지는 것을 특징으로 한다.
바람직하게는, 상기 복수의 연결 배선의 길이 또는 단면적을 각 연결 배선마다 다르게 하여 각각의 연결 배선끼리의 저항 차이를 최소화하는 것을 특징으로 한다.
또한, 상기 복수의 연결 배선 중 상기 드라이버 집적회로와 가장 가까운 상기 복수의 전압 배선 중 하나와 연결되는 연결 배선을 제 1 배선, 상기 드라이버 집적회로와 가장 먼 상기 복수의 전압 배선 중 하나와 연결되는 연결 배선을 제 2 배선이라 할 경우, 상기 복수의 연결 배선은 제 2 배선에서 제 1 배선으로 갈수록 지그재그 형상의 배선을 길게 형성하여 각 연결 배선의 길이 차이를 최소화하는 것을 특징으로 한다.
또한, 상기 복수의 연결 배선은 서로 다른 금속선이 서로 수직 방향으로 연결된 지그재그 모양의 배선인 것을 특징으로 한다.
또한, 상기 복수의 연결 배선은 서로 다른 금속선이 서로 동일한 방향으로 연결된 선형 배선인 것을 특징으로 한다.
또한, 상기 복수의 연결 배선을 형성하는 금속들은 상기 화소 영역 내의 복수의 전압 배선 및 드라이버 집적회로를 형성하는 금속보다 저항이 큰 것을 특징으로 한다.
상기와 같이 구성되는 본 발명의 적어도 하나의 실시예에 관련된 액정표시패널은 화소 영역 내의 거리에 따른 딜레이 시간 편차를 줄여,
휘도 불균일로 인해 발생하던 화면 상의 얼룩 불량을 제거하는 효과가 있다.
또한, 액정표시패널의 화면 상에서 전체적인 휘도 균일도를 향상시키는 효과가 있다.
도 1 은 종래기술의 액정표시패널에 대한 평면도이다.
도 2는 게이트 드라이버부터 게이트 라인의 끝단까지 연결되는 배선의 저항과 커패시터 성분을 나타낸 개략도이다.
도 3a는 도 2의 L지점의 신호 파형을 나타낸 것이다.
도 3b는 도 2의 M지점의 신호 파형을 나타낸 것이다.
도 3c는 도 2의 N지점의 신호 파형을 나타낸 것이다.
도 3d는 신호의 딜레이 시간과 거리와의 관계를 나타낸 그래프이다.
도 4는 본 발명의 제 1 실시예에 따르는 액정표시패널의 연결 배선이 형성된 영역의 일부 평면도를 나타낸 것이다.
도 5a는 본 발명의 제 2 실시예에 따르는 액정표시패널의 연결 배선이 형성된 영역의 일부 평면도를 나타낸 것이다.
도 5b는 도 5a의 연결 배선을 확대한 확대도이다.
도 6a는 본 발명의 일 실시예에 따르는 액정표시장치의 개략적인 평면도를 나타낸 것이다.
도 6b는 도 6a와 관련하여 거리와 딜레이 시간에 대한 그래프를 나타낸 것이다.
도 7은 본 발명의 제 3 실시예에 따르는 액정표시패널의 연결 배선이 형성된 영역의 일부 평면도를 나타낸 것이다.
이하, 본 발명의 실시예에 따르는 액정표시패널에 대하여 도면을 참조하여 보다 상세하게 설명한다.
본 명세서에서는 서로 다른 실시예라도 동일 · 유사한 구성에 대해서는 동일 · 유사한 참조번호를 부여하고, 그 설명은 처음 설명으로 갈음한다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
또한 본 발명의 실시예들에 있어서 복수의 연결 배선은 게이트 드라이버 집적회로와 게이트 패드 사이를 연결하는 복수의 연결 배선만을 언급하나 이것은 데이터 드라이버 집적회로와 데이터 패드 사이를 연결하는 복수의 연결 배선에도 적용될 수 있다.
본 발명의 제 1 실시예에 따르는 액정표시패널은 액정표시장치에서 화상표현의 핵심적인 역할을 담당하는 부분으로서, 액정층을 사이에 두고 서로 대면 합착된 박막 트랜지스터(Thin Film Transistor : TFT) 기판 및 컬러 필터 기판을 포함한다.
이때, 박막 트랜지스터 기판 내면에는 복수의 전압 배선인 다수의 게이트 라인과 데이터라인이 교차하여 화소(pixel)가 정의되고, 각각의 교차점마다 박막트랜지스터가 구비되어 각 화소에 형성된 투명 화소 전극과 일대일 대응 연결되어 있다.
그리고 컬러 필터 기판 내면으로는 각 화소에 대응되는 적(R), 녹(G), 청(B) 색상의 컬러 필터(color filter) 및 이들 각각을 두르며 게이트라인과 데이터라인 그리고 박막트랜지스터 등의 비표시요소를 가리는 블랙매트릭스(Black Matrix)가 구비된다. 또한, 이들을 덮는 투명 공통전극이 마련되어 있다.
그리고 상기 컬러 필터 기판과 박막 트랜지스터 기판의 상, 하부 외면으로는 특정 광만을 선택적으로 투과시키는 편광판이 각각 부착된다.
또한 이 같은 액정표시패널은 적어도 일 가장자리를 따라서는 연성회로기판이나 테이프 케리어 패키지(tape carrier package : TCP)같은 연결부재를 매개로 게이트 드라이버 집적회로와 데이터 드라이버 집적회로를 포함한 회로기판이 연결된다.
이에 상기 액정표시패널은 스캔 전달되는 게이트 드라이버의 온/오프 신호에 의해 각 게이트 라인 별로 선택된 박막트랜지스터가 온(on) 되면 데이터 드라이버 집적회로의 신호 전압이 데이터 라인을 통해서 해당 화소전극으로 전달되고, 이에 따른 화소 전극과 공통전극 사이의 전기장에 의해 액정분자의 배열방향이 변화되어 투과율 차이를 나타낸다.
여기서 게이트 드라이버 집적회로 또는 데이터 드라이버 집적회로는 연결 배선을 통하여 화소 영역 내의 게이트 라인 또는 데이터 라인과 연결된다.
상기 연결 배선은 화소 영역의 외측 테두리에 형성된 데이터 패드 또는 게이트 패드를 통하여 게이트 라인 또는 데이터 라인과 연결된다.
이하 도 4를 통하여 본 발명의 제 1 실시예에 따르는 액정표시패널의 연결 배선의 설계 모양을 알아보겠다.
도 4는 본 발명의 제 1 실시예에 따르는 액정표시패널의 연결 배선이 형성된 영역의 일부 평면도를 나타낸 것이다.
여기서 복수의 연결 배선(140)은 게이트 드라이버 집적회로(120)와 게이트 패드(123) 사이를 연결하고 있다.
본 발명의 제 1 실시예에 따르는 액정표시패널은 패널의 화소 영역(115)의 일측면 모서리에 복수의 게이트 패드(123)가 일렬로 형성되며 상기 게이트 패드(123)와 일정거리 이격하여 게이트 드라이버 집적회로(120)가 형성된다. 상기 복수의 게이트 패드(123)는 화소 영역(115) 내의 게이트 라인(125)과 전기적으로 접속되어 있다.
또한, 하나의 게이트 드라이버 집적회로(120)는 복수의 게이트 패드(123)와 연결되므로 하나의 게이트 드라이버 집적회로(120)에 대응되는 하나의 게이트 패드(123) 그룹이 정해져있다.
여기서 도 4는 하나의 게이트 드라이버 집적회로(120)와 그에 대응되는 하나의 게이트 패드(123) 그룹만을 도시하였다.
여기서 본 발명의 제 1 실시예에 따른 액정표시패널의 복수의 연결 배선(140)은 한 개의 게이트 드라이버 집적회로(120)와 복수의 게이트 패드(123)를 잇는 복수의 가상 직선 라인(150) 각각에 대해 더욱 길이가 길도록 형성될 수 있다.
다르게 말하면 게이트 드라이버 집적회로(120)의 임의의 한 지점과 한 개의 임의의 게이트 패드(123)를 잇는 연결 배선(140)은 상기 게이트 드라이버 집적회로(120)의 한 임의의 지점과 상기 한 개의 임의의 게이트 패드(123)를 잇는 가상 직선 라인(150)보다 길도록 형성되며 이것은 모든 연결 배선(140)에 대하여 동일하게 적용될 수 있다.
즉, 아래의 수학식에 따라 저항은 비저항(ρ)이 동일하다면 길이(L)에 비례하고 단면적(A)에 반비례하기 때문에 본 발명의 제 1 실시예에 따른 복수의 연결 배선(140)은 종래기술의 연결 배선(140)보다 총 저항이 더욱 크도록 형성될 수 있다.
Figure pat00001
이때 상기 가상 직선 라인(150)보다 길이가 더욱 긴 연결 배선(140)을 형성할 수 있는 형태라면 당해 기술 분야의 통상의 지식을 가진 자가 용이하게 변경가능 한 범위내에서 본 발명의 제 1 실시예로 포함할 수 있다.
여기에 부가하여, 상기 연결 배선(140)의 단면적을 종래기술보다 작게 할 수도 있다. 이때, 한 연결 배선(140)에 대해 일정 구간 마다 번갈아가며 서로 다른 단면적을 가지는 연결 배선(140)을 형성할 수도 있다.
그리고, 종래기술과 같이 연결 배선(140)의 형상은 게이트 드라이버 집적회로(120)와 게이트 패드(123)를 잇는 가상 직선 라인(150)을 가지도록 하며 단면적만 좁히는 형상이 될 수도 있다.
이하, 도 5a 및 도 5b를 통하여 본 발명의 제 2 실시예에 관한 액정표시패널의 연결 배선의 설계 구조에 대하여 알아본다.
도 5a는 본 발명의 제 2 실시예에 따르는 액정표시패널의 연결 배선이 형성된 영역의 일부 평면도를 나타낸 것이다.
본 발명의 제 2 실시예는 복수의 연결 배선의 구조만 다를 뿐 다른 구성은 본 발명의 제 1 실시예와 동일하다. 따라서 다른 구성에 대한 설명은 앞에서 설명한 본 발명의 제 1 실시예의 설명으로 갈음한다.
상기 도면에서 복수의 연결 배선(240)은 모두 지그재그 형태의 배선 모양을 가진다.
지그재그 형태의 모양을 가질 경우 게이트 드라이버 집적회로(220)와 화소 영역(215)의 게이트 라인(225)과 연결된 게이트 패드(223)를 잇는 가상 직선 라인(250)보다 더욱 긴 길이를 가지는 연결 배선(240)을 형성할 수 있다.
또한 본 발명의 제 2 실시예는 상기 지그재그 형태에서 단면적을 더욱 좁혀 연결 배선(240)의 저항을 더욱 증가 시킬 수 있다.
또한 상기 연결 배선(240)은 2 개의 금속층으로 이루어 질 수도 있다. 이것은 도 5b를 통하여 보다 자세하게 검토한다.
도 5b는 도 5a의 연결 배선을 확대한 확대도이다.
상기 도면에서 서로 다른 2 개의 금속선(255, 260)이 각각의 금속선 끝단에 수직으로 연결되어 있다.
제 1 금속선(255)과 제 2 금속선(260)은 일정한 길이를 가지며, 하나의 제 1 금속선(255)의 끝단에 하나의 제 2 금속선(260)이 수직방향으로 연결되고, 상기 제 2 금속선(260)의 다른 끝단에 또 다른 제 1 금속선(255)이 일방향으로 뻗어 나가도록 연결된다. 이런 식으로 제 1 금속선(255)과 제 2 금속선(260)이 번갈아가며 연결될 경우 지그재그 모양의 연결 배선 형상을 설계할 수 있다.
연결 배선의 재질이 2개의 금속선(255, 260)으로 나뉘어지는 경우 전자가 도체를 통하여 거쳐가는 경로의 비저항이 계속 달라지기 때문에 연결 배선 전체의 저항을 더욱 상승시킬 수 있다.
따라서 본 발명의 제 2 실시예는 2 개의 금속선(255, 260)이 연결되는 형상이 지그재그 모양이 아닌 직선 혹은 곡선이 되는 당해 기술 분야의 통상의 지식을 가진 자가 변형가능한 정도의 형상을 모두 포함한다.
여기서 상기 제 1 금속선(255)과 제 2 금속선(260)은 게이트 드라이버 집적회로,데이터 드라이버 집적회로, 게이트 라인 및 데이터 라인을 형성하는 금속보다 저항이 큰 것을 사용할 수있다.
또한 상기 연결 배선을 구성하는 금속선의 종류를 2가지 이상으로 하는 경우도 가능하다.
지금까지 검토한 바와 같이 본 발명의 제 1 및 제 2 실시예에 따르는 액정표시패널에서 종래기술보다 더욱 큰 연결 배선의 저항을 형성함으로써, 화소 영역 내에 인가되는 신호의 거리에 따른 딜레이의 편차를 줄일 수 있다.
이하, 본 발명의 제 1 및 제 2 실시예에 따르는 액정표시패널의 효과에 대하여 보다 상세히 설명한다.
앞서 검토한 바와 같이 연결 배선 및 게이트 라인 또는 데이터 라인은 도체로 이루어지기 때문에 도체 자체적으로 가지는 저항과 커패시터 성분에 의해 최초에 인가된 펄스파 신호는 상기 도체 배선 및 라인들을 거치면서 조금씩 딜레이가 가해진다.
하지만 이때 딜레이 시간과 거리에 따르는 딜레이 곡선은 도 3d에서 검토한 바와 같이 접선의 기울기가 점점 작아지며 상승하는 2 차 곡선의 형태를 가지게 되는데, 이러한 곡선의 특성에 따라 드라이버 집적회로로부터 멀리 떨어진 임의의 2개 위치 사이의 거리일수록 딜레이 시간 차이는 더욱 작아진다.
따라서 화소 영역에 신호가 진입하기 전 드라이버 집적회로에서 출발한 신호가 처음으로 거치는 연결 배선에서 큰 저항을 가해준다면 연결 배선을 거친 신호의 딜레이 시간 값은 도 3d에서 높은 곳에 위치하게 되고, 화소 영역의 끝단의 신호의 딜레이 시간 값과 차이가 줄어들어, 결과적으로 화소 영역 내에서의 딜레이 시간 편차는 크게 줄어든다.
이것은 도면을 통하여 보다 상세하게 검토한다.
도 6a는 본 발명의 일 실시예에 따르는 액정표시장치의 개략적인 평면도를 나타낸 것이며 도 6b는 도 6a와 관련하여 거리와 딜레이 시간에 대한 그래프를 나타낸 것이다.
도 6a에서 보면 액정표시패널(110)의 내부에는 사각 형태의 화소 영역(115)과 화소 영역(115)의 주변으로 게이트 드라이버 집적회로(120) 및 데이터 드라이버 집적회로(130)가 분포하여 있다.
여기서 화소 영역(115) 내의 한 개의 게이트 라인(미도시)에서 게이트 드라이버 집적회로(120)와 가장 가까운 지점을 1 번 지점이라하고 가장 먼 지점을 5번 지점이라한다. 그리고 그 사이의 일정 간격 이격하여 분배된 다수의 지점을 차례대로 2번 지점, 3 번 지점, 4 번 지점이라고 한다.
이하 도 6b의 그래프를 분석한다.
P는 종래 기술의 딜레이 곡선을 지칭하는 것이고, Q는 종래 기술보다 연결 배선의 저항이 10%증가했을 때의 딜레이 곡선을, R은 종래 기술보다 연결 배선의 저항이 20%증가했을 때의 딜레이 곡선을, S는 종래 기술보다 연결 배선의 저항이 30%증가했을 때의 딜레이 곡선을, T는 종래 기술보다 연결 배선의 저항이 40%증가했을 때의 딜레이 곡선을 지칭하는 것이다.
그리고 그래프의 X축은 거리를 나타내며 Y축은 딜레이 시간(Delay time)을 나타낸다.
여기서 P는 1번 지점에서 딜레이 시간이 0인 것으로 가정한다. P는 1번 지점 보다 5번 지점으로 갈수록 지점간의 딜레이 시간 편차는 점점 줄어드는 형태를 가진다. 그리고 P의 1번에서 5번 지점까지의 딜레이 시간 편차는 약 1.4μsec이다.
Q의 1번 지점에서 딜레이된 시간은 약 0.25μsec 이며 5번 지점에서딜레이된 시간은 약 1.6μsec이므로 Q의 1 번 지점과 5번 지점 사이의 딜레이 시간 편차는 약 1.35μsec이다.
R의 1번 지점에서 딜레이된 시간은 약 0.75μsec 이며 5번 지점에서딜레이된 시간은 약 1.9μsec이므로 Q의 1 번 지점과 5번 지점 사이의 딜레이 시간 편차는 약 1.15μsec이다.
S의 1번 지점에서 딜레이된 시간은 약 1.25μsec 이며 5번 지점에서딜레이된 시간은 약 2.25μsec이므로 Q의 1 번 지점과 5번 지점 사이의 딜레이 시간 편차는 약 1μsec이다.
T의 1번 지점에서 딜레이된 시간은 약 1.5μsec 이며 5번 지점에서딜레이된 시간은 약 2.4μsec이므로 Q의 1 번 지점과 5번 지점 사이의 딜레이 시간 편차는 약 0.9μsec이다.
즉, 복수의 연결 배선의 저항을 늘리면 늘릴수록 각 지점에 있어 딜레이 시간은 증가하지만 화소 영역 내에서 거리에 따른 딜레이 시간 편차는 더욱 줄어든다는 것을 알 수 있다.
그리고 상기 딜레이 시간 편차가 작게된다는 것은 화소 영역 내의 거리차이가 가장 많이 나는 두 지점에 인가되는 신호 차이가 작게 된다는 것을 의미한다. 이것은 박막 트랜지스터를 스위치하는 게이트 라인의 신호 및 액정층에 전압을 인가하는 데이터 라인의 신호에 있어서 거리에 따른 신호 형태의 차이가 작게 된다는 것을 의미하게 된다.
한편, 복수의 연결 배선 각각의 저항 차이에 따른 RC 로딩의 차이에 의해서 화소 영역 내의 복수의 전압 배선의 입단부마다 신호의 딜레이 차이가 존재하게 된다. 그러나 휘도 균일도를 결정짓는 액정표시패널에 있어 가장 중요한 요소는 복수의 전압 배선의 입단부끼리의 딜레이 차이가 아니라 화소 영역내 각각의 전압 배선에 있어서 입단부와 종단부의 딜레이 차이이다. 따라서 전체 화소 영역 내의 복수의 전압 배선에서 딜레이 시간 편차를 줄이는 것은 액정표시패널의 화면 표시부의 휘도 균일성에 큰 영향을 미칠 수 있다.
결과적으로 본 발명의 제 1 및 제 2 실시예는, 종래기술에서 휘도 불균일에 기인하던 액정표시패널의 화면상의 얼룩 등을 제거 할 수 있게 되고 액정표시패널의 휘도를 불균일을 개선할 수 있다.
그리고 본 발명의 제 1 및 제 2 실시예는 복수의 연결 배선의 전체 저항이 증가하여 전체적인 딜레이가 증가하나 증가한 딜레이가 액정패널을 구동하기 위한 제품 설계 표준(standard)의 마진(margin)이내라면 제품의 품질을 크게 떨어뜨리지 않고 휘도 불균일을 개선할 수 있다는 데에 의의가 있다.
이하 본 발명의 제 3 실시예에 관하여 도 7을 통해 상세히 설명한다.
도 7은 본 발명의 제 3 실시예에 따르는 액정표시패널의 연결 배선이 형성된 영역의 일부 평면도를 나타낸 것이다.
본 발명의 제 3 실시예는 복수의 연결 배선의 구조만 다를 뿐 다른 구성은 본 발명의 제 1 실시예와 동일하다. 따라서 다른 구성에 대한 설명은 앞에서 설명한 본 발명의 제 1 실시예의 설명으로 갈음한다.
본 발명의 제 3 실시예는 지그재그 배선과 선형 배선의 혼합 형태일 수 있다. 즉, 게이트 드라이버 집적회로(320)와 가장 가까운 게이트 패드(323)를 잇는 연결 배선(340)은 모두 지그재그 배선으로만 형성할 수 있으며, 게이트 드라이버 집적회로(320)와 조금 멀어진 게이트 패드(323)쪽으로 갈수록 그것들에 연결된 복수의 연결 배선(340)은 선형 배선을 포함하는 부분이 더욱 커질 수 있다.
여기서 상기 게이트 패드(323)는 화소 영역(315) 내의 게이트 라인(325)을 연결하는 역할을 한다.
이것은 복수의 연결 배선(340)에서 RC 로딩차이를 줄이기 위한 것이다.
복수의 연결 배선(340) 중 게이트 드라이버 집적회로(320)와 상기 게이트 드라이버 집적회로(320)로부터 멀리 떨어진 게이트 패드(323)를 잇는 긴 연결 배선(340)의 RC 로딩은 [수학식 2]와 같으며 게이트 드라이버 집적회로(320)와 상기 게이트 드라이버 집적회로(320)로부터 가까이에 있는 게이트 패드(323)를 잇는 짧은 연결 배선(340)의 RC 로딩은 [수학식 3]과 같다.
참고로 아래의 수학식에서, l L 은 긴 연결 배선의 길이를, l S 는 짧은 연결 배선의 길이를, ε는 연결 배선의 유전율을, ρ는 연결 배선의 비저항을, t는 연결 배선의 두께를, d는 연결 배선의 커패시터의 전극간 거리의 측정치를 말한다.
Figure pat00002
Figure pat00003
따라서 상기 두 개의 RC 로딩의 값의 차이는 [수학식 4]와 같다.
Figure pat00004
따라서 길이의 차이가 RC 로딩을 좁힐 수 있는 가장 큰 요인이 될 수 있다. 그러므로 본 발명의 제 3 실시예는 지그재그 배선과 선형 배선을 혼합하여 각 연결 배선(340)의 길이 차이를 최소화할 수 있다.
상기 복수의 연결 배선(340)을 종래기술보다 단면적이 더 작은 배선으로 형성한다거나 본 발명의 제 2 실시예와 같이 서로 다른 복수의 금속선으로 연결하는 경우 상기 복수의 연결 배선(340)의 저항이 더욱 커질 수 있다.
이 경우, 본 발명의 제 3 실시예는 본 발명의 제 1 및 제 2 실시예에 부가하여 RC 로딩의 차이까지 줄일 수 있는 결과를 제공하는 바 제 1 및 제 2 실시예의 휘도 불균일 개선 효과보다 더욱 나은 효과를 만들 수 있다.
그리고 본 발명의 제 1 및 제 2 실시예에서 본 발명의 제 3 실시예와 같이 지그재그 배선과 선형 배선을 혼합하여 배선간 길이 차이를 최소화한다거나 각 배선간의 단면적 차이를 달리하여 각각의 연결 배선의 저항을 최소화하는 방법으로 본 발명의 제 3 실시예와 같은 효과를 거둘 수 있다.
이상에서 본 발명의 바람직한 실시 예들에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리범위는 이에 한정되는 것이 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
115, 215, 315 : 화소 영역
120, 220, 320 : 게이트 드라이버 집적회로
123, 223, 323 : 게이트 패드
125, 225, 325 : 게이트 라인
140, 240, 340 : 연결 배선

Claims (7)

  1. 복수의 전압 배선이 그물 형태로 서로 교차하며 형성되는 화소 영역을 포함하는 박막트랜지스터 기판;
    상기 박막트랜지스터 기판 상에서 상기 복수의 전압 배선이 연장되는 방향으로 상기 화소 영역의 외측에 배치되는 드라이버 집적회로;
    상기 드라이버 집적회로와 상기 복수의 전압 배선을 전기적으로 연결시키는 복수의 연결 배선; 및
    상기 박막트랜지스터 기판에 대향하여 배치되는 컬러 필터 기판 및 상기 박막트랜지스터 기판과 상기 컬러 필터 기판 사이에 개재되는 액정층;을 포함하며
    상기 드라이버 집적회로와 상기 복수의 전압 배선을 잇는 복수의 가상 직선 라인 각각에 대응하는 복수의 연결 배선 각각은 상기 복수의 가상 직선 라인보다 길게 형성되는 것을 특징으로 하는 액정표시패널.
  2. 복수의 전압 배선이 그물 형태로 서로 교차하며 형성되는 화소 영역을 포함하는 박막트랜지스터 기판;
    상기 박막트랜지스터 기판 상에서 상기 복수의 전압 배선이 연장되는 방향으로 상기 화소 영역의 외측에 배치되는 드라이버 집적회로;
    상기 드라이버 집적회로와 상기 복수의 전압 배선을 전기적으로 연결시키는 복수의 연결 배선; 및
    상기 박막트랜지스터 기판에 대향하여 배치되는 컬러 필터 기판 및 상기 박막트랜지스터 기판과 상기 컬러 필터 기판 사이에 개재되는 액정층;을 포함하며
    상기 복수의 연결 배선 각각은 서로 다른 금속선이 번갈아가며 이어지는 것을 특징으로 하는 액정표시패널.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 연결 배선의 길이 또는 단면적을 각 연결 배선마다 다르게 하여 각각의 연결 배선끼리의 저항 차이를 최소화하는 것을 특징으로 하는 액정표시패널.
  4. 제 3 항에 있어서,
    상기 복수의 연결 배선 중 상기 드라이버 집적회로와 가장 가까운 상기 복수의 전압 배선 중 하나와 연결되는 연결 배선을 제 1 배선, 상기 드라이버 집적회로와 가장 먼 상기 복수의 전압 배선 중 하나와 연결되는 연결 배선을 제 2 배선이라 할 경우,
    상기 복수의 연결 배선은 제 2 배선에서 제 1 배선으로 갈수록 지그재그 형상의 배선을 길게 형성하여 각 연결 배선의 길이 차이를 최소화하는 것을 특징으로 하는 액정표시패널.
  5. 제 2 항에 있어서,
    상기 복수의 연결 배선은 서로 다른 금속선이 서로 수직 방향으로 연결된 지그재그 모양의 배선인 것을 특징으로 하는 액정표시패널.
  6. 제 2 항에 있어서,
    상기 복수의 연결 배선은 서로 다른 금속선이 서로 동일한 방향으로 연결된 선형 배선인 것을 특징으로 하는 액정표시패널.
  7. 제 2 항에 있어서,
    상기 복수의 연결 배선을 형성하는 금속들은 상기 화소 영역 내의 복수의 전압 배선 및 드라이버 집적회로를 형성하는 금속보다 저항이 큰 것을 특징으로 하는 액정표시패널.
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* Cited by examiner, † Cited by third party
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KR20180024687A (ko) * 2016-08-31 2018-03-08 엘지디스플레이 주식회사 표시패널 및 이를 이용한 표시장치

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