KR20130017548A - Wafer-level package and method for fabricating the same - Google Patents

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KR20130017548A KR1020110080044A KR20110080044A KR20130017548A KR 20130017548 A KR20130017548 A KR 20130017548A KR 1020110080044 A KR1020110080044 A KR 1020110080044A KR 20110080044 A KR20110080044 A KR 20110080044A KR 20130017548 A KR20130017548 A KR 20130017548A
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Abstract

PURPOSE: A wafer level package and a manufacturing method thereof are provided to improve thermal and physical reliability by using a carbon nanotube with high elasticity to connect a semiconductor chip to a rewiring. CONSTITUTION: A semiconductor chip(10) includes one surface(10A) and the other surface(10B) facing one surface. A first insulation member(30) is formed on one surface of the semiconductor chip to expose a carbon nanotube(20). The first insulation member includes a first part(31) and a second part(32). A rewiring(40) is electrically connected to the carbon nanotube. A second insulation member(50) is formed on the first insulation member and the rewiring to partially expose the rewiring. An external connection terminal(60) is mounted on the exposed part of the rewiring.

Description

웨이퍼 레벨 패키지 및 그 제조방법{WAFER-LEVEL PACKAGE AND METHOD FOR FABRICATING THE SAME}Wafer-level package and its manufacturing method {WAFER-LEVEL PACKAGE AND METHOD FOR FABRICATING THE SAME}

본 발명은 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a wafer level package and a method of manufacturing the same.

최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내에 처리하기에 적합한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있고, 최근에는 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package)가 개발된 바 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips suitable for storing massive data and processing massive data in a short time have been developed, and recently, chip scale packages (only about 100% to 105% of the semiconductor chip size) chip scale package) has been developed.

대표적인 칩 스케일 패키지로 기존의 칩 단위로 핸들링(handling)하는 패키지 기술의 제약을 벗어나 웨이퍼를 단위로 핸들링하는 웨이퍼 레벨 패키지(wafer-level package) 기술 개발이 활발히 진행되고 있다. As a representative chip scale package, development of wafer-level package technology that handles wafers is being actively progressed beyond the limitations of conventional package technology handling by chip units.

일반적으로, 웨이퍼 레벨 패키지는 반도체 칩이 형성된 웨이퍼 상에 반도체 칩의 본딩 패드를 노출하는 제1 절연막 패턴을 형성하고, 제1 절연막 패턴 상에 본딩 패드와 연결된 재배선을 형성한 다음, 제1 절연막 패턴 및 재배선 상에 재배선을 일부 노출하는 제2 절연막 패턴을 형성하고, 재배선의 노출부분에 솔더볼을 부착한 후, 절단 공정을 통해 웨이퍼 레벨로 제작된 패키지들을 개개의 패키지들로 분리하는 방식으로 제작된다.In general, a wafer level package forms a first insulating film pattern that exposes a bonding pad of a semiconductor chip on a wafer on which a semiconductor chip is formed, forms a redistribution connected to the bonding pad on the first insulating film pattern, and then forms a first insulating film. Forming a second insulating film pattern to partially expose the redistribution on the pattern and redistribution, attaching the solder ball to the exposed portion of the redistribution, and then separating the packages made at the wafer level into individual packages through a cutting process Is produced by.

그러나, 모든 공정에서 웨이퍼를 직접 핸들링(handling)해야 하기 때문에 각각의 공정에서 발생되는 불량 이슈가 제품의 불량으로 이어져 수율이 저하되는 문제점이 있었다.However, since the wafers must be handled directly in all processes, a defect issue that occurs in each process leads to product defects, resulting in a decrease in yield.

본 발명의 목적은, 향상된 수율을 갖는 웨이퍼 레벨 패키지 및 그 제조방법을 제공하는데, 있다.It is an object of the present invention to provide a wafer level package with improved yield and a method of manufacturing the same.

본 발명의 일 견지에 따른 웨이퍼 레벨 패키지는, 일면에 본딩 패드가 형성되며 상기 본딩 패드 상에 탄소 나노 튜브를 구비하는 반도체 칩과, 상기 반도체 칩의 일면 상에 상기 탄소 나노 튜브가 노출되도록 형성되는 제1 절연 부재 및 상기 제1 절연 부재 상에 형성되며 상기 탄소 나노 튜브와 전기적으로 연결되는 재배선을 포함한다. According to an aspect of the present invention, a wafer level package includes a semiconductor chip having a bonding pad formed on one surface thereof and having carbon nanotubes formed on the bonding pad, and the carbon nanotubes exposed on one surface of the semiconductor chip. And a redistribution line formed on the first insulating member and the first insulating member and electrically connected to the carbon nanotubes.

상기 웨이퍼 레벨 패키지는 상기 재배선을 포함한 상기 제1 절연 부재 상에 형성되며 상기 재배선을 일부 노출하는 개구부를 갖는 제2 절연 부재를 더 포함할 수 있다. The wafer level package may further include a second insulating member formed on the first insulating member including the redistribution and having an opening partially exposing the redistribution.

이와 달리, 상기 웨이퍼 레벨 패키지는 상기 재배선 상에 배치되는 추가 범프와, 상기 제1 절연부재 및 재배선 상에 상기 범프를 노출하도록 형성되는 추가 절연 부재와, 상기 추가 절연 부재 및 상기 범프 상에 상기 범프와 전기적으로 연결되도록 형성되는 추가 재배선 및 상기 추가 재배선을 포함한 상기 추가 절연 부재 상에 형성되며 상기 추가 재배선의 일부를 노출하는 개구부를 갖는 제2 절연 부재를 더 포함할 수도 있다. Alternatively, the wafer level package may include additional bumps disposed on the redistribution, additional insulating members formed to expose the bumps on the first insulating member and the redistribution, on the additional insulating members and the bumps. The apparatus may further include a second insulating member having an additional redistribution formed to be electrically connected to the bump and an opening formed on the additional insulating member including the additional redistribution and exposing a portion of the additional redistribution.

상기 범프는 탄소 나노 튜브를 포함할 수 있다.The bump may include carbon nanotubes.

본 발명의 다른 견지에 따른 웨이퍼 레벨 패키지 제조방법은, 웨이퍼의 일면 상에 본딩 패드를 갖는 반도체 칩들을 형성하는 단계와, 상기 웨이퍼의 일면 상에 제1 절연 부재를 형성하는 단계와, 일측면에 재배선 및 상기 재배선 상에 배치되는 탄소 나노 튜브가 형성된 희생 기판을 상기 탄소 나노 튜브가 상기 본딩 패드와 전기적으로 연결되도록 상기 웨이퍼 상에 압착하는 단계 및 상기 희생 기판을 제거하는 단계를 포함할 수 있다. According to another aspect of the present invention, a method of manufacturing a wafer level package includes forming semiconductor chips having bonding pads on one surface of a wafer, forming a first insulating member on one surface of the wafer, and And pressing the sacrificial substrate on which the carbon nanotubes formed on the redistribution line and the redistribution line are electrically connected to the bonding pads, and removing the sacrificial substrate. have.

상기 희생 기판은 금속 웨이퍼, 실리콘 웨이퍼, 실리콘 판넬, 유리 판넬 또는 플라스틱 판넬 중 선택된 어느 하나를 포함할 수 있다. The sacrificial substrate may include any one selected from a metal wafer, a silicon wafer, a silicon panel, a glass panel, or a plastic panel.

상기 희생 기판을 제거하는 단계 후에 상기 희생 기판의 제거로 노출되는 상기 재배선 및 상기 제1 절연 부재 상에 상기 재배선을 일부 노출하는 제2 절연 부재를 형성하는 단계를 더 포함할 수 있다.The method may further include forming a second insulating member partially exposing the redistribution on the redistribution line and the first insulating member which are exposed by removing the sacrificial substrate after removing the sacrificial substrate.

이와 달리, 상기 희생 기판을 제거하는 단계 후에, 상기 재배선을 포함한 상기 제1 절연 부재 상에 추가 절연 부재를 형성하는 단계와, 일측면에 추가 재배선 및 상기 추가 재배선 상에 배치되는 범프가 형성된 추가 희생 기판을 상기 범프가 상기 재배선과 전기적으로 연결되도록 상기 웨이퍼 상에 압착하는 단계와, 상기 추가 희생 기판을 제거하는 단계 및 상기 추가 희생 기판의 제거로 노출된 상기 추가 재배선 및 추가 절연 부재 상에 상기 추가 재배선을 일부 노출하는 제2 절연 부재를 형성하는 단계를 더 포함할 수도 있으며, 상기 추가 절연 부재를 형성하는 단계, 상기 추가 희생 기판을 웨이퍼 상에 압착시키는 단계 및 상기 추가 희생 기판을 제거하는 단계는, 적어도 1회 이상 반복 수행될 수 있다. Alternatively, after removing the sacrificial substrate, forming an additional insulating member on the first insulating member including the redistribution, further rewiring on one side and a bump disposed on the additional redistribution Pressing the formed additional sacrificial substrate onto the wafer such that the bumps are electrically connected to the redistribution; removing the additional sacrificial substrate; and removing the additional sacrificial substrate; The method may further include forming a second insulating member exposing the additional redistribution thereon, the forming of the additional insulating member, pressing the additional sacrificial substrate onto a wafer, and the additional sacrificial substrate. Removing may be repeated at least once or more times.

본 발명에 따르면, 웨이퍼를 직접 핸들링하는 공정이 줄게 되므로 수율이 향상된다. 또한, 재배선으로 인한 표면 요철이 발생되지 않으므로 후속 공정의 마진이 향상된다. 게다가, 반도체 칩과 재배선간 연결 및 상, 하부 재배선들간 연결에 우수한 탄성력을 갖는 탄소 나노 튜브가 사용되므로 열적/물리적 신뢰성이 향상된다. According to the present invention, the yield is improved since the process of directly handling the wafer is reduced. In addition, since surface irregularities due to rewiring do not occur, the margin of subsequent processes is improved. In addition, thermal / physical reliability is improved because carbon nanotubes having excellent elasticity are used for the connection between the semiconductor chip and the redistribution and the connection between the upper and lower redistribution lines.

도 1은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지를 도시한 단면도들이다.
도 4a 내지 도 4i는 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view showing a wafer level package according to a first embodiment of the present invention.
2A to 2F are cross-sectional views illustrating a method of manufacturing a wafer level package according to a first embodiment of the present invention.
3 is a cross-sectional view illustrating a wafer level package according to a second embodiment of the present invention.
4A to 4I are cross-sectional views illustrating a method of manufacturing a wafer level package according to a second embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지를 도시한 단면도이다.1 is a cross-sectional view showing a wafer level package according to a first embodiment of the present invention.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지는, 반도체 칩(10), 제1 절연 부재(30) 및 재배선(40)을 포함한다. 그 외에, 제2 절연 부재(50) 및 외부접속단자(60)를 더 포함한다.Referring to FIG. 1, a wafer level package according to a first embodiment of the present invention includes a semiconductor chip 10, a first insulating member 30, and a redistribution 40. In addition, the second insulating member 50 and the external connection terminal 60 are further included.

반도체 칩(10)은 일면(10A) 및 일면(10A)과 대향하는 타면(10B)을 가지며, 회로부(미도시), 본딩 패드(11) 및 탄소 나노 튜브(20)를 포함한다.The semiconductor chip 10 has one surface 10A and the other surface 10B facing the one surface 10A, and includes a circuit unit (not shown), a bonding pad 11, and a carbon nanotube 20.

회로부는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다. 본딩 패드(11)는 일면(10A)에 형성되며 회로부와 전기적으로 연결된다. 본 실시예에서, 본딩 패드(11)는 일면(10A)의 중심부를 따라서 배치된다. 이와 다르게, 본딩 패드(11)는 일면(10A)의 가장자리를 따라서 배치될 수도 있다. 탄소 나노 튜브(20)는 본딩 패드(11) 상에 배치된다. 탄소 나노 튜브(20)는 탄소 나노 튜브 파우더를 압축(또는 열압축)하여 형성하거나, 플라즈마 화학기상증착법, 열화학기상증착법 등의 방법으로 성장시키어 형성할 수 있으며, 우수한 탄성력 및 우수한 내스트레스성을 갖는다.The circuit unit includes, for example, a data storage unit (not shown) for storing data and a data processing unit (not shown) for processing data. The bonding pad 11 is formed on one surface 10A and is electrically connected to the circuit portion. In the present embodiment, the bonding pads 11 are disposed along the central portion of the one surface 10A. Alternatively, the bonding pad 11 may be disposed along the edge of one surface 10A. The carbon nanotubes 20 are disposed on the bonding pads 11. The carbon nanotubes 20 may be formed by compressing (or thermally compressing) carbon nanotube powders or by growing by a method such as plasma chemical vapor deposition or thermochemical vapor deposition, and have excellent elasticity and excellent stress resistance. .

제1 절연 부재(30)는 반도체 칩(10)의 일면(10A) 상에 탄소 나노 튜브(20)를 노출하도록 형성된다. The first insulating member 30 is formed to expose the carbon nanotubes 20 on one surface 10A of the semiconductor chip 10.

제1 절연 부재(30)는 제1 부분(31) 및 제2 부분(32)을 포함한다. 제1 부분(31)은 반도체 칩(10)의 일면(10A) 상에 탄소 나노 튜브(20)와 동일한 높이로 형성되고, 제2 부분(32)은 제1 부분(31) 상에 탄소 나노 튜브(20) 및 제1 부분(31)을 일부 노출하는 개구부(33)를 갖고 형성된다. 개구부(33)는, 평면상에서 보았을 때, 라인(line) 형상을 갖는다. The first insulating member 30 includes a first portion 31 and a second portion 32. The first portion 31 is formed at the same height as the carbon nanotubes 20 on one surface 10A of the semiconductor chip 10, and the second portion 32 is formed on the first portion 31. It is formed with an opening 33 which partially exposes 20 and the first portion 31. The opening part 33 has a line shape in plan view.

제1 절연 부재(30)는 에폭시 수지(epoxy resin) 및 폴리이미드(polyimide) 중 어느 하나를 포함할 수 있다. The first insulating member 30 may include any one of an epoxy resin and a polyimide.

재배선(40)은 개구부(33)에 매립되며 탄소 나노 튜브(20)와 전기적으로 연결된다. 재배선(40)은 제1 절연 부재(30)의 제2 부분(32)과 실질적으로 동일한 높이를 갖고, 재배선(40)의 상부면은 제1 절연 부재(30)의 상부면과 실질적으로 동일 평면상에 배치된다. The redistribution 40 is embedded in the opening 33 and electrically connected to the carbon nanotubes 20. The redistribution 40 has substantially the same height as the second portion 32 of the first insulating member 30, and the upper surface of the redistribution 40 is substantially the upper surface of the first insulating member 30. Disposed on the same plane.

제2 절연 부재(50)는 제1 절연 부재(30) 및 재배선(40) 상에 재배선(40)을 일부 노출하도록 형성된다. 본 실시예에서, 제2 절연 부재(50)의 재료로는 솔더 레지스트가 사용될 수 있다.The second insulating member 50 is formed to partially expose the redistribution line 40 on the first insulating member 30 and the redistribution line 40. In this embodiment, a solder resist may be used as the material of the second insulating member 50.

외부접속단자(60)는 재배선(40)의 노출 부분에 장착된다. 외부접속단자(60)는 솔더볼(solder ball)을 포함한다.The external connection terminal 60 is mounted to the exposed portion of the redistribution 40. The external connection terminal 60 includes a solder ball.

도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 설명하기 위한 단면도들이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a wafer level package according to a first embodiment of the present invention.

도 2a를 참조하면, 먼저 웨이퍼(W)에 반도체 소자 제조 공정을 통하여 회로부(미도시), 본딩 패드(11)를 갖는 반도체 칩(10)을 형성한다. Referring to FIG. 2A, first, a semiconductor chip 10 having a circuit part (not shown) and a bonding pad 11 is formed on a wafer W through a semiconductor device manufacturing process.

이하, 본딩 패드(11)가 위치하는 웨이퍼(W)의 일측면을 일면(A)으로 정의하기로 하고, 일면(A)과 대향하는 웨이퍼(W)의 타측면을 타면(B)으로 정의하기로 한다. Hereinafter, one side of the wafer W on which the bonding pad 11 is located will be defined as one surface A, and the other side of the wafer W facing one surface A will be defined as the other surface B. Shall be.

도 2b를 참조하면, 웨이퍼(W)의 일면(A) 상에 제1 절연 부재(30)를 형성한다. 제1 절연 부재(30)는 에폭시 수지 및 폴리이미드 중 어느 하나를 포함할 수 있다. 제1 절연 부재(30)의 형성 방법으로는 닥터 블레이드, 스핀 코팅, 스크린 프린팅 및 디스펜싱 방식 중 어느 하나가 사용될 수 있다. Referring to FIG. 2B, a first insulating member 30 is formed on one surface A of the wafer W. Referring to FIG. The first insulating member 30 may include any one of an epoxy resin and a polyimide. As the method of forming the first insulating member 30, any one of a doctor blade, spin coating, screen printing, and dispensing may be used.

도 2c를 참조하면, 희생 기판(100) 상에 재배선(40)을 형성하고, 재배선(40) 의 일부분 상에 탄소 나노 튜브(20)를 형성한다.Referring to FIG. 2C, the redistribution 40 is formed on the sacrificial substrate 100, and the carbon nanotubes 20 are formed on a portion of the redistribution 40.

본 실시예에서, 희생 기판(100)으로는 금속 웨이퍼가 사용된다. 이와 다르게, 희생 기판(100)으로 실리콘 웨이퍼, 실리콘 판넬, 유리 판넬 또는 플라스틱 판넬 중에서 선택된 어느 하나가 사용될 수도 있다.In this embodiment, a metal wafer is used as the sacrificial substrate 100. Alternatively, any one selected from a silicon wafer, a silicon panel, a glass panel, or a plastic panel may be used as the sacrificial substrate 100.

재배선(40)은 희생 기판(100) 상에 도전막을 증착하고 사진 식각 공정으로 도전막을 패터닝하여 형성할 수 있다. 이와 다르게, 재배선(40)은 도금 공정에 의하여 형성할 수도 있다. The redistribution 40 may be formed by depositing a conductive film on the sacrificial substrate 100 and patterning the conductive film by a photolithography process. Alternatively, the redistribution 40 may be formed by a plating process.

탄소 나노 튜브(20)는 탄소 나노 튜브 파우더를 압축(또는 열압축)하여 형성하거나, 플라즈마 화학기상증착법, 열화학기상증착법 등의 방법으로 성장시키어 형성할 수 있다. The carbon nanotubes 20 may be formed by compressing (or thermally compressing) the carbon nanotube powder, or by growing by a method such as plasma chemical vapor deposition or thermochemical vapor deposition.

상기 탄소 나노 튜브(20) 및 재배선(40)의 두께의 합은 제1 절연 부재(30)의 두께와 실질적으로 동일할 수 있다. The sum of the thicknesses of the carbon nanotubes 20 and the redistribution 40 may be substantially the same as the thickness of the first insulating member 30.

도 2d를 참조하면, 탄소 나노 튜브(20)가 본딩 패드(11)와 전기적으로 연결되도록 희생 기판(100)을 제1 절연 부재(30)가 형성된 웨이퍼(W) 상에 압착(또는 열압착)한다.Referring to FIG. 2D, the sacrificial substrate 100 is compressed (or thermocompressed) onto the wafer W on which the first insulating member 30 is formed so that the carbon nanotubes 20 are electrically connected to the bonding pads 11. do.

이때, 탄소 나노 튜브 및 재배선(20,40)이 제1 절연 부재(30)의 내부로 제공되어, 탄소 나노 튜브(20)와 반도체 칩(10)의 본딩 패드(11)가 상호 접합되고, 희생 기판(100)은 제1 절연 부재(30)의 상부면과 접하게 된다. At this time, the carbon nanotubes and the redistributions 20 and 40 are provided inside the first insulating member 30 to bond the carbon nanotubes 20 and the bonding pads 11 of the semiconductor chip 10 to each other. The sacrificial substrate 100 is in contact with the top surface of the first insulating member 30.

도 2e를 참조하면, 희생 기판(100)을 제거한다. 희생 기판(100)을 제거하는 방법으로는 습식 식각 공정 또는 화학적기계적연마(Chemical Mechanical Polishing, CMP) 공정이 사용될 수 있다.Referring to FIG. 2E, the sacrificial substrate 100 is removed. As a method of removing the sacrificial substrate 100, a wet etching process or a chemical mechanical polishing (CMP) process may be used.

도 2f를 참조하면, 재배선(40) 및 절연 부재(30) 상에 재배선(40)을 일부 노하는 제2 절연 부재(50)를 형성한다. 제2 절연 부재(50)는 재배선(40) 및 제1 절연 부재(30)를 포함한 전면에 절연막을 형성하고 사진 식각 공정으로 절연막을 패터닝하여 형성할 수 있다. 본 실시예에서, 제2 절연 부재(50)는 솔더 레지스트로 형성될 수 있다. Referring to FIG. 2F, a second insulating member 50 that partially exposes the redistribution 40 is formed on the redistribution 40 and the insulating member 30. The second insulating member 50 may be formed by forming an insulating film on the entire surface including the redistribution 40 and the first insulating member 30 and patterning the insulating film by a photolithography process. In the present embodiment, the second insulating member 50 may be formed of a solder resist.

그 다음, 재배선(40)의 노출 부분에 외부접속단자(60)를 장착한다. 외부접속단자(60)로는 솔더볼을 사용할 수 있다. 이후, 절단 공정을 통해 웨이퍼 레벨로 제작된 패키지들을 개개의 패키지들로 분리한다.Next, the external connection terminal 60 is mounted on the exposed portion of the rewiring 40. Solder balls may be used as the external connection terminals 60. Thereafter, the package manufactured at the wafer level is separated into individual packages through a cutting process.

도 3은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지를 도시한 단면도들이다.3 is a cross-sectional view illustrating a wafer level package according to a second embodiment of the present invention.

본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지는, 앞서 도 1을 통해 설명된 제1 실시예에 따른 웨이퍼 레벨 패키지에 범프(70), 추가 절연 부재(80) 및 추가 재배선(90)이 추가된 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복 설명은 생략하기로 하며, 동일 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.In the wafer level package according to the second embodiment of the present invention, the bump level 70, the additional insulation member 80, and the additional redistribution 90 may be formed in the wafer level package according to the first embodiment described above with reference to FIG. 1. Has an added configuration. Therefore, duplicate description of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 3을 참조하면, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지는 반도체 칩(10), 탄소 나노 튜브(20), 제1 절연 부재(30), 재배선(40), 범프(70), 추가 절연 부재(80) 및 추가 재배선(90)을 포함한다. 그 외에, 제2 절연 부재(50) 및 외부접속단자(60)를 더 포함한다.Referring to FIG. 3, the wafer level package according to the second embodiment of the present invention may include a semiconductor chip 10, a carbon nanotube 20, a first insulating member 30, a redistribution 40, and a bump 70. , An additional insulation member 80 and an additional redistribution 90. In addition, the second insulating member 50 and the external connection terminal 60 are further included.

반도체 칩(10)은 일면(10A) 및 일면(10A)과 대향하는 타면(10B)을 가지며, 회로부(미도시), 본딩 패드(11) 및 탄소 나노 튜브(20)를 포함한다.The semiconductor chip 10 has one surface 10A and the other surface 10B facing the one surface 10A, and includes a circuit unit (not shown), a bonding pad 11, and a carbon nanotube 20.

회로부는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다. 본딩 패드(11)는 일면(10A)에 형성되며 회로부와 전기적으로 연결된다. 본 실시예에서, 본딩 패드(11)는 일면(10A)의 중심부를 따라서 배치된다. 이와 다르게, 본딩 패드(11)는 일면(10A)의 가장자리를 따라서 배치될 수도 있다. The circuit unit includes, for example, a data storage unit (not shown) for storing data and a data processing unit (not shown) for processing data. The bonding pad 11 is formed on one surface 10A and is electrically connected to the circuit portion. In the present embodiment, the bonding pads 11 are disposed along the central portion of the one surface 10A. Alternatively, the bonding pad 11 may be disposed along the edge of one surface 10A.

탄소 나노 튜브(20)는 본딩 패드(11) 상에 형성된다. Carbon nanotubes 20 are formed on the bonding pads 11.

제1 절연 부재(30)는 반도체 칩(10)의 일면(10A) 상에 탄소 나노 튜브(20)가 노출되도록 형성된다. The first insulating member 30 is formed to expose the carbon nanotubes 20 on one surface 10A of the semiconductor chip 10.

제1 절연 부재(30)는 제1 부분(31) 및 제2 부분(32)을 포함한다. 제1 부분(31)은 반도체 칩(10)의 일면(10A) 상에 탄소 나노 튜브(20)와 동일한 높이로 형성되고, 제2 부분(32)은 제1 부분(31) 상에 탄소 나노 튜브(20) 및 제1 부분(31)을 일부 노출하는 개구부(33)를 갖고 형성된다. 개구부(33)는, 평면상에서 보았을 때, 라인 형상을 갖는다. 제1 절연 부재(30)는 에폭시 수지 및 폴리이미드 중 어느 하나를 포함할 수 있다. The first insulating member 30 includes a first portion 31 and a second portion 32. The first portion 31 is formed at the same height as the carbon nanotubes 20 on one surface 10A of the semiconductor chip 10, and the second portion 32 is formed on the first portion 31. It is formed with an opening 33 which partially exposes 20 and the first portion 31. The opening part 33 has a line shape when viewed on a plane. The first insulating member 30 may include any one of an epoxy resin and a polyimide.

재배선(40)은 개구부(33)에 매립되며 탄소 나노 튜브(20)와 전기적으로 연결된다. 재배선(40)은 제1 절연 부재(30)의 제2 부분(32)과 실질적으로 동일한 높이를 가지며, 재배선(40)의 상부면은 제1 절연 부재(30)의 상부면과 실질적으로 동일 평면상에 배치된다. The redistribution 40 is embedded in the opening 33 and electrically connected to the carbon nanotubes 20. The redistribution 40 has substantially the same height as the second portion 32 of the first insulating member 30, and the upper surface of the redistribution 40 is substantially the upper surface of the first insulating member 30. Disposed on the same plane.

범프(70)는 재배선(40) 상에 배치된다. 범프(70)는 탄소 나노 튜브(CNT)로 형성될 수 있다.The bump 70 is disposed on the redistribution 40. The bump 70 may be formed of carbon nanotubes (CNT).

추가 절연 부재(80)는 제1 절연 부재(30) 및 재배선(40) 상에 범프(70)를 노출하도록 형성된다. The additional insulating member 80 is formed to expose the bump 70 on the first insulating member 30 and the redistribution 40.

추가 절연 부재(80)는 제3 부분(81), 제4 부분(82)을 포함한다. 제3 부분(81)은 제1 절연 부재(30) 및 재배선(40) 상에 범프(70)와 실질적으로 동일한 높이로 형성되고, 제4 부분(82)는 제3 부분(81) 상에 범프(70) 및 제3 부분(81)을 일부 노출하는 개구부(83)를 갖고 형성된다. 개구부(83)는, 평면상에서 보았을 때, 라인 형상을 갖는다. 추가 절연 부재(80)는 제1 절연 부재(30)와 동일한 재료로 형성될 수 있다. 예컨데, 추가 절연 부재(80)는 에폭시 수지 및 폴리이미드 중 어느 하나를 포함할 수 있다.The additional insulating member 80 includes a third portion 81, a fourth portion 82. The third portion 81 is formed on the first insulating member 30 and the redistribution 40 at substantially the same height as the bump 70, and the fourth portion 82 is formed on the third portion 81. It is formed with an opening 83 which partially exposes the bump 70 and the third portion 81. The opening part 83 has a line shape when viewed on a plane. The additional insulating member 80 may be formed of the same material as the first insulating member 30. For example, the additional insulating member 80 may include any one of an epoxy resin and a polyimide.

추가 재배선(90)은 제2 개구부(83) 내에 매립되며 범프(70)와 전기적으로 연결된다. 추가 재배선(90)은 추가 절연 부재(80)의 제4 부분(82)과 실질적으로 동일한 높이로 형성되며, 추가 재배선(90)의 상부면은 추가 절연 부재(80)의 상부면과 실질적으로 동일 평면상에 배치된다. The additional redistribution 90 is embedded in the second opening 83 and electrically connected to the bump 70. The additional redistribution 90 is formed at substantially the same height as the fourth portion 82 of the additional insulating member 80, and the upper surface of the additional redistribution 90 is substantially the same as the upper surface of the additional insulating member 80. Are arranged on the same plane.

제2 절연 부재(50)는 추가 절연 부재(80) 및 추가 재배선(90) 상에 추가 재배선(90)의 일부를 노출하도록 형성된다. 본 실시예에서, 제2 절연 부재(50)는 솔더 레지스트를 포함한다. The second insulating member 50 is formed to expose a portion of the additional redistribution 90 on the additional insulating member 80 and the additional redistribution 90. In the present embodiment, the second insulating member 50 includes a solder resist.

외부접속단자(60)는 추가 재배선(90)의 노출 부분에 장착된다. 외부접속단자(60)는 솔더볼을 포함한다.The external connection terminal 60 is mounted to the exposed portion of the additional redistribution 90. The external connection terminal 60 includes a solder ball.

도 4a 내지 도 4j는 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 설명하기 위한 단면도들이다.4A to 4J are cross-sectional views illustrating a method of manufacturing a wafer level package according to a second embodiment of the present invention.

도 4a 내지 도 4e에 도시된 공정은, 앞서 도 2a 내지 도 2e를 통해 설명된 공정과 실질적으로 동일하다. 따라서, 도 4a 내지 도 4e에 도시된 공정은 도 2a 내지 도 2e를 참조로 하는 전술한 내용을 토대로 이해될 수 있는 바, 동일한 내용에 대한 중복된 설명은 생략하기로 한다. The process illustrated in FIGS. 4A-4E is substantially the same as the process previously described with reference to FIGS. 2A-2E. Therefore, the process illustrated in FIGS. 4A to 4E may be understood based on the above description with reference to FIGS. 2A to 2E, and thus redundant description of the same contents will be omitted.

도 4f를 참조하면, 희생 기판(100)이 제거된 후에, 희생 기판(100)의 제거로 노출된 제1 절연 부재(30) 및 재배선(40) 상에 추가 절연 부재(80)를 형성한다.Referring to FIG. 4F, after the sacrificial substrate 100 is removed, an additional insulating member 80 is formed on the first insulating member 30 and the redistribution 40 exposed by the removal of the sacrificial substrate 100. .

추가 절연 부재(80)는 제1 절연 부재(30)와 동일한 재료로 형성할 수 있다. 예컨데, 추가 절연 부재(80)는 에폭시 수지 및 폴리이미드 중 어느 하나를 포함할 수 있다The additional insulating member 80 may be formed of the same material as the first insulating member 30. For example, the additional insulating member 80 may include any one of an epoxy resin and a polyimide.

도 4g를 참조하면, 일측면 상에 추가 재배선(90) 및 추가 재배선(90) 상에 배치된 범프(70)가 형성된 추가 희생 기판(200)을 형성한다. Referring to FIG. 4G, the additional sacrificial substrate 200 having the additional redistribution 90 and the bump 70 disposed on the additional redistribution 90 is formed on one side.

본 실시예에서, 추가 희생 기판(200)으로는 금속 웨이퍼가 사용된다. 이와 다르게, 추가 희생 기판(200)으로 실리콘 웨이퍼, 실리콘 판넬, 유리 판넬 또는 플라스틱 판넬 중에서 선택된 어느 하나가 사용될 수도 있다.In this embodiment, a metal wafer is used as the additional sacrificial substrate 200. Alternatively, any one selected from a silicon wafer, a silicon panel, a glass panel, or a plastic panel may be used as the additional sacrificial substrate 200.

추가 재배선(90)은 추가 희생 기판(200) 상에 도전막을 도포하고 사진 식각 공정으로 도전막을 패터닝하여 형성할 수 있다. 이와 다르게, 추가 재배선(90)은 도금 공정에 의하여 형성할 수도 있다. The additional redistribution 90 may be formed by applying a conductive film on the additional sacrificial substrate 200 and patterning the conductive film by a photolithography process. Alternatively, the additional redistribution 90 may be formed by a plating process.

범프(70)는 탄소 나노 튜브를 포함할 수 있다. 이 경우, 범프(70)는 탄소 나노 튜브 파우더를 압축(또는 열압축)하여 형성하거나, 플라즈마 화학기상증착법, 열화학기상증착법 등의 방법으로 성장시키어 형성할 수 있다. Bump 70 may include carbon nanotubes. In this case, the bump 70 may be formed by compressing (or thermally compressing) the carbon nanotube powder, or by growing by a method such as plasma chemical vapor deposition or thermochemical vapor deposition.

상기 범프(70) 및 추가 재배선(90)의 두께의 합은 추가 절연 부재(80)의 두께와 실질적으로 동일할 수 있다. The sum of the thicknesses of the bump 70 and the additional redistribution 90 may be substantially the same as the thickness of the additional insulating member 80.

이어서, 범프(70)가 재배선(40)과 전기적으로 연결되도록, 추가 희생 기판(200)을 추가 절연 부재(80)가 형성된 웨이퍼(W) 상에 압착(또는 열압착)한다. Subsequently, the additional sacrificial substrate 200 is compressed (or thermocompressed) on the wafer W on which the additional insulating member 80 is formed so that the bump 70 is electrically connected to the redistribution 40.

이때, 범프 및 추가 재배선(70, 90)이 추가 절연 부재(80)의 내부로 제공되어, 범프(70)와 재배선(40)은 상호 접합되고, 추가 희생 기판(200)은 추가 절연 부재(80)의 상부면과 접하게 된다.In this case, the bumps and the additional redistributions 70 and 90 are provided inside the additional insulation member 80, so that the bumps 70 and the redistribution 40 are bonded to each other, and the additional sacrificial substrate 200 is the additional insulation member. It comes into contact with the upper surface of 80.

도 4h를 참조하면, 추가 희생 기판(200)을 제거한다. 추가 희생 기판(200)을 제거하는 방법으로는 습식 식각 공정 또는 화학적기계적 연마(CMP) 공정이 사용될 수 있다.Referring to FIG. 4H, the additional sacrificial substrate 200 is removed. A method of removing the additional sacrificial substrate 200 may be a wet etching process or a chemical mechanical polishing (CMP) process.

도 4i를 참조하면, 추가 절연 부재(80) 및 추가 재배선(90) 상에 추가 재배선(90)을 일부 노출하는 제2 절연 부재(50)를 형성한다. Referring to FIG. 4I, a second insulating member 50 is formed on the additional insulating member 80 and the additional redistribution 90 to partially expose the additional redistribution 90.

제2 절연 부재(50)는 추가 절연 부재(80) 및 추가 재배선(90)을 포함한 전면에 절연막을 형성하고, 사진 식각 공정으로 절연막을 패터닝하여 형성할 수 있다. 본 실시예에서, 제2 절연 부재(50)는 솔더 레지스트를 포함할 수 있다.The second insulating member 50 may be formed by forming an insulating film on the entire surface including the additional insulating member 80 and the additional redistribution 90, and patterning the insulating film by a photolithography process. In the present embodiment, the second insulating member 50 may include a solder resist.

그 다음, 추가 재배선(90)의 노출 부분에 외부접속단자(60)를 장착한다. 외부접속단자(60)로는 솔더볼을 사용할 수 있다.Next, the external connection terminal 60 is mounted on the exposed portion of the additional redistribution 90. Solder balls may be used as the external connection terminals 60.

이후, 절단 공정을 통해 웨이퍼 레벨로 제작된 패키지들을 개개의 패키지들로 분리시킨다.Thereafter, the cutting process separates the packages fabricated at the wafer level into individual packages.

이상에서 상세하게 설명한 바에 의하면, 웨이퍼를 직접 핸들링하는 공정이 줄게 되므로 수율이 향상된다. 그리고, 재배선과 절연 부재간 접착 면적 및 접착력이 증가되어 재배선이 박리되는 불량이 줄게 되고, 재배선으로 인한 표면 요철이 발생되지 않으므로 후속 공정의 마진이 향상된다. 게다가, 반도체 칩과 재배선간 연결 및 상, 하부 재배선들간 연결에 우수한 탄성력을 갖는 탄소 나노 튜브가 사용되므로 열적/물리적 신뢰성이 향상된다. As described in detail above, the yield is improved since the process of directly handling the wafer is reduced. In addition, the adhesion area and the adhesive force between the redistribution line and the insulating member are increased, thereby reducing defects in which the redistribution line is peeled off, and the surface irregularities due to the redistribution line are not generated, thereby improving the margin of the subsequent process. In addition, thermal / physical reliability is improved because carbon nanotubes having excellent elasticity are used for the connection between the semiconductor chip and the redistribution and the connection between the upper and lower redistribution lines.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

예컨데, 전술한 실시예들에서는 반도체 칩 상부에 빌드업(build-up)되는 재배선이 1 레이어 또는 2 레이어인 경우만을 도시 및 설명하였지만, 재배선을 3 레이어 이상으로 확장 가능함은 자명하다.For example, in the above-described embodiments, only the case in which the redistribution to be built up on the semiconductor chip is one layer or two layers is illustrated and described, but it is obvious that the redistribution can be extended to three or more layers.

10 : 반도체 칩
20 : 탄소 나노 튜브
30 : 제1 절연 부재
40 : 재배선10: Semiconductor chip
20: carbon nanotube
30: first insulating member
40: redistribution

Claims (9)

일면에 본딩 패드가 형성되며 상기 본딩 패드 상에 탄소 나노 튜브를 구비하는 반도체 칩;
상기 반도체 칩의 일면 상에 상기 탄소 나노 튜브가 노출되도록 형성되는 제1 절연 부재;및
상기 제1 절연 부재 상에 형성되며 상기 탄소 나노 튜브와 전기적으로 연결되는 재배선을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.A semiconductor chip having a bonding pad formed on one surface and having carbon nanotubes on the bonding pad;
A first insulating member formed to expose the carbon nanotubes on one surface of the semiconductor chip; and
And a redistribution formed on the first insulating member and electrically connected to the carbon nanotubes. 제 1 항에 있어서, 상기 재배선을 포함한 상기 제1 절연 부재 상에 형성되며 상기 재배선을 일부 노출하는 개구부를 갖는 제2 절연 부재를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.The wafer level package of claim 1, further comprising a second insulating member formed on the first insulating member including the redistribution and having an opening partially exposing the redistribution. 제 1항에 있어서, 상기 재배선 상에 배치되는 추가 범프;
상기 제1 절연부재 및 재배선 상에 상기 범프를 노출하도록 형성되는 추가 절연 부재;
상기 추가 절연 부재 및 상기 범프 상에 상기 범프와 전기적으로 연결되도록 형성되는 추가 재배선;및
상기 추가 재배선을 포함한 상기 추가 절연 부재 상에 형성되며 상기 추가 재배선의 일부를 노출하는 개구부를 갖는 제2 절연 부재를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.2. The system of claim 1, further comprising: an additional bump disposed on the redistribution;
An additional insulating member formed to expose the bumps on the first insulating member and the redistribution line;
An additional redistribution formed on the additional insulation member and the bump to be electrically connected to the bump; and
And a second insulating member formed on the additional insulating member including the additional redistribution and having an opening for exposing a portion of the additional redistribution. 제 3항에 있어서, 상기 범프는 탄소 나노 튜브를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.4. The wafer level package of claim 3, wherein the bumps comprise carbon nanotubes. 웨이퍼의 일면 상에 본딩 패드를 갖는 반도체 칩들을 형성하는 단계;
상기 웨이퍼의 일면 상에 제1 절연 부재를 형성하는 단계;
일측면에 재배선 및 상기 재배선 상에 배치되는 탄소 나노 튜브가 형성된 희생 기판을 상기 탄소 나노 튜브가 상기 본딩 패드와 전기적으로 연결되도록 상기 웨이퍼 상에 압착하는 단계; 및
상기 희생 기판을 제거하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.Forming semiconductor chips having bonding pads on one side of the wafer;
Forming a first insulating member on one surface of the wafer;
Pressing the sacrificial substrate on which the carbon nanotubes disposed on the redistribution line and the redistribution line are formed on the wafer such that the carbon nanotubes are electrically connected to the bonding pads; And
Removing the sacrificial substrate. 제 5항에 있어서, 상기 희생 기판은 금속 웨이퍼, 실리콘 웨이퍼, 실리콘 판넬, 유리 판넬 또는 플라스틱 판넬 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.The method of claim 5, wherein the sacrificial substrate comprises any one selected from a metal wafer, a silicon wafer, a silicon panel, a glass panel, or a plastic panel. 제 5항에 있어서, 상기 희생 기판을 제거하는 단계 후에 상기 희생 기판의 제거로 노출되는 상기 재배선 및 상기 제1 절연 부재 상에 상기 재배선을 일부 노출하는 제2 절연 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.The method of claim 5, further comprising forming a second insulating member partially exposing the redistribution on the redistribution line exposed by the removal of the sacrificial substrate and the first insulating member after removing the sacrificial substrate. Wafer level package comprising a. 제 5항에 있어서, 상기 희생 기판을 제거하는 단계 후에, 상기 재배선을 포함한 상기 제1 절연 부재 상에 추가 절연 부재를 형성하는 단계;
일측면에 추가 재배선 및 상기 추가 재배선 상에 배치되는 범프가 형성된 추가 희생 기판을 상기 범프가 상기 재배선과 전기적으로 연결되도록 상기 웨이퍼 상에 압착하는 단계;
상기 추가 희생 기판을 제거하는 단계;및
상기 추가 희생 기판의 제거로 노출된 상기 추가 재배선 및 추가 절연 부재 상에 상기 추가 재배선을 일부 노출하는 제2 절연 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.The method of claim 5, further comprising: after removing the sacrificial substrate, forming an additional insulating member on the first insulating member including the redistribution line;
Pressing an additional sacrificial substrate having an additional redistribution on one side and a bump disposed on the additional redistribution on the wafer such that the bump is electrically connected to the redistribution;
Removing the additional sacrificial substrate; and
Forming a second insulating member partially exposing the additional redistribution on the additional redistribution and the additional insulating member exposed by removal of the additional sacrificial substrate. 제 8항에 있어서, 상기 추가 절연 부재를 형성하는 단계, 상기 추가 희생 기판을 웨이퍼 상에 압착시키는 단계 및 상기 추가 희생 기판을 제거하는 단계는, 적어도 1회 이상 반복 수행되는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.The wafer level of claim 8, wherein the forming of the additional insulating member, pressing the additional sacrificial substrate, and removing the additional sacrificial substrate are performed at least once. Package manufacturing method.
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