KR20130015069A - Thin film transistor substrate and method of manufacturing the same - Google Patents

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류순성
김남국
문태형
이규황
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Abstract

PURPOSE: A thin film transistor substrate and a manufacturing method thereof are provided to improve a device property of a thin film transistor by preventing the deterioration of a surface roughness in a gate electrode. CONSTITUTION: A pixel region is defined by alternatively arranging a gate line(200) and a data line(500) on a substrate(100). A gate electrode(220) is connected to the gate line. A source electrode(520) is connected to the data line. A drain electrode(540) faces the source electrode. A semiconductor layer(400) is formed between the source electrode and the drain electrode. A pixel electrode(700) is connected to the drain electrode.

Description

박막 트랜지스터 기판 및 그 제조방법 {Thin film transistor substrate and method of manufacturing the same}Thin film transistor substrate and method of manufacturing the same

본 발명은 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 박막 트랜지스터 기판에 형성되는 게이트 라인에 관한 것이다. The present invention relates to a thin film transistor substrate, and more particularly, to a gate line formed on the thin film transistor substrate.

박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다. The thin film transistor is widely used as a switching element of a display device such as a liquid crystal display device or an organic light emitting device.

상기 박막 트랜지스터는 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함하여 이루어지며, 상기 전극들의 배치 모습에 따라 다양한 구조로 이루어진다. The thin film transistor includes a gate electrode, a semiconductor layer, a source electrode, and a drain electrode, and has a variety of structures according to the arrangement of the electrodes.

이하에서는 도면을 참조로 종래의 박막 트랜지스터 기판에 대해서 설명하기로 한다. Hereinafter, a conventional thin film transistor substrate will be described with reference to the drawings.

도 1a는 종래의 박막 트랜지스터 기판의 개략적인 평면도이고, 도 1b는 도 1a의 I-I라인의 단면도이다. FIG. 1A is a schematic plan view of a conventional thin film transistor substrate, and FIG. 1B is a cross-sectional view of the I-I line of FIG. 1A.

도 1a에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은, 기판(10), 게이트 라인(20), 게이트 전극(22), 반도체층(40), 데이터 라인(50), 소스 전극(52), 드레인 전극(54), 및 화소 전극(70)을 포함하여 이루어진다. As can be seen in FIG. 1A, a conventional thin film transistor substrate includes a substrate 10, a gate line 20, a gate electrode 22, a semiconductor layer 40, a data line 50, a source electrode 52, and a drain. And an electrode 54 and a pixel electrode 70.

상기 게이트 라인(20)과 데이터 라인(50)은 서로 교차 배열되어 화소 영역을 정의한다. The gate line 20 and the data line 50 cross each other to define a pixel area.

상기 게이트 전극(22)은 상기 게이트 라인(20)에서 분기되어 있고, 상기 소스 전극(52)은 상기 데이터 라인(50)에서 분기되어 있고, 상기 드레인 전극(54)은 상기 소스 전극(52)과 마주하고 있다. The gate electrode 22 is branched from the gate line 20, the source electrode 52 is branched from the data line 50, and the drain electrode 54 is connected to the source electrode 52. Facing.

상기 반도체층(40)은 상기 소스 전극(52)과 드레인 전극(54) 사이에 전하가 이동하는 채널로 기능한다. The semiconductor layer 40 functions as a channel through which charge moves between the source electrode 52 and the drain electrode 54.

상기 화소 전극(70)은 상기 화소 영역에 형성되며, 상기 드레인 전극(54)과 콘택홀을 통해 연결되어 있다. The pixel electrode 70 is formed in the pixel area and is connected to the drain electrode 54 through a contact hole.

도 1b에서 알 수 있듯이, 기판(10) 상에는 게이트 라인(20)과 게이트 전극(22)이 형성되어 있고, 상기 게이트 라인(20)과 게이트 전극(22) 상에는 게이트 절연막(30)이 형성되어 있다. As shown in FIG. 1B, a gate line 20 and a gate electrode 22 are formed on the substrate 10, and a gate insulating film 30 is formed on the gate line 20 and the gate electrode 22. .

상기 게이트 절연막(30) 상에는 반도체층(40)이 형성되어 있고, 상기 반도체층(40) 상에는 소스 전극(52) 및 드레인 전극(54)이 형성되어 있다. The semiconductor layer 40 is formed on the gate insulating layer 30, and the source electrode 52 and the drain electrode 54 are formed on the semiconductor layer 40.

상기 소스 전극(52) 및 드레인 전극(54) 상에는 보호막(60)이 형성되어 있고, 상기 보호막(60) 상에는 화소 전극(70)이 형성되어 있다. 상기 화소 전극(70)은 상기 보호막(60)에 형성된 콘택홀을 통해서 상기 드레인 전극(54)과 연결되어 있다. A passivation layer 60 is formed on the source electrode 52 and the drain electrode 54, and a pixel electrode 70 is formed on the passivation layer 60. The pixel electrode 70 is connected to the drain electrode 54 through a contact hole formed in the passivation layer 60.

이와 같은 구조의 종래의 박막 트랜지스터 기판의 경우, 상기 게이트 라인(20)의 형성 공정상의 한계로 인해서 상기 게이트 라인(20)의 폭(W)이 커질 수밖에 없고, 그에 따라 표시장치의 개구율이 떨어지는 문제점이 있다. In the case of a conventional thin film transistor substrate having such a structure, the width W of the gate line 20 is large due to limitations in the formation process of the gate line 20, and thus the aperture ratio of the display device is lowered. There is this.

보다 구체적으로 설명하면, 상기 게이트 라인(20)은 일반적으로 스퍼터링법(Sputtering)에 의해 박막층을 적층한 후 포토리소그라피법(Photolithography)에 의해 상기 박막층을 패터닝하는 공정을 통해 형성된다. More specifically, the gate line 20 is generally formed by stacking a thin film layer by sputtering and then patterning the thin film layer by photolithography.

이때, 상기 스퍼터링법에 대해서 설명하면, 진공 챔버 내에 아르곤(Ar)과 같은 불활성 가스를 투입한 후 전압을 인가하면 플라즈마 방전에 의해 상기 불활성 가스가 이온화되고, 이온화된 가스가 음(-)으로 대전된 타겟으로 가속되어 타겟에 충돌하고, 그에 따라 상기 충돌에 의해 타겟에서 원자들이 떨어져나와 기판 상에 박막층이 증착하게 된다. In this case, the sputtering method will be described. When an inert gas such as argon (Ar) is introduced into a vacuum chamber and a voltage is applied, the inert gas is ionized by plasma discharge, and the ionized gas is negatively charged. The target is accelerated to the target and impinges on the target, thereby causing the atoms to fall off the target and depositing a thin film layer on the substrate.

그러나, 이와 같은 스퍼터링법은 박막 증착 공정에 해(害)를 줄 수 있는 필요 이상의 높은 에너지를 갖는 입자들, 예로서, 스퍼터링된 중성의 원자(neutral)들, 플라즈마 방전에서 생성된 전자들, 및 스퍼터링될 때 생성되는 이차 전자들이 기판으로 바로 입사하여 기판에 스트레스(Stress)를 가하게 된다. However, this sputtering method has more energy than necessary particles that can harm the thin film deposition process, such as sputtered neutral atoms, electrons generated in plasma discharge, and Secondary electrons generated when sputtered are incident directly on the substrate to stress the substrate.

이와 같이 스퍼터링법을 이용하여 박막층을 적층하게 되면 상기 기판(10)에 많은 스트레스가 가해지기 때문에, 상기 게이트 라인(20)의 두께(도 1b의 t)를 얇게 형성할 수밖에 없다. When the thin film layer is laminated using the sputtering method as described above, much stress is applied to the substrate 10, and thus, the thickness of the gate line 20 (t in FIG. 1B) is inevitably formed.

한편, 상기 게이트 라인(20)의 두께를 얇게 형성하면 배선의 저항이 증가되는 문제가 발생한다. 따라서, 배선의 저항 증가를 방지하기 위해서는, 상기 게이트 라인(20)의 폭(W)을 증가시킬 수밖에 없고, 결국 표시장치의 개구율이 떨어지게 된다. On the other hand, if the thickness of the gate line 20 is formed thin, a problem occurs that the resistance of the wiring increases. Therefore, in order to prevent an increase in resistance of the wiring, the width W of the gate line 20 must be increased, resulting in a decrease in the aperture ratio of the display device.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 게이트 라인의 두께를 두껍게 형성하면서도 기판에 스트레스가 가해지지 않도록 함으로써 게이트 라인의 폭을 줄여 표시장치의 개구율을 증가시킬 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것을 목적으로 한다. The present invention has been devised to solve the above-mentioned problems, and the present invention provides a thin film that can increase the aperture ratio of a display device by reducing the width of the gate line by forming a thick gate line while preventing stress from being applied to the substrate. An object of the present invention is to provide a transistor substrate and a method of manufacturing the same.

본 발명은 상기 목적을 달성하기 위해서, 기판; 상기 기판 상에서 서로 교차 배열되어 화소 영역을 정의하는 게이트 라인 및 데이터 라인; 상기 게이트 라인과 연결되는 게이트 전극; 상기 데이터 라인과 연결되는 소스 전극; 상기 소스 전극과 마주하는 드레인 전극; 상기 소스 전극 및 드레인 전극 사이에 전자가 이동하는 이동 채널로 기능하는 반도체층; 및 상기 드레인 전극과 연결되는 화소 전극을 포함하여 이루어지고, 이때, 상기 게이트 라인은 제1 금속층 및 상기 제1 금속층의 상면 및 측면 상에 형성된 제2 금속층을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다. In order to achieve the above object, the present invention provides a semiconductor device comprising: a substrate; A gate line and a data line crossing each other on the substrate to define a pixel area; A gate electrode connected to the gate line; A source electrode connected to the data line; A drain electrode facing the source electrode; A semiconductor layer functioning as a moving channel through which electrons move between the source electrode and the drain electrode; And a pixel electrode connected to the drain electrode, wherein the gate line includes a first metal layer and a second metal layer formed on upper and side surfaces of the first metal layer. To provide.

본 발명은 또한 기판 상에 게이트 라인을 형성하는 공정; 상기 게이트 라인과 교차 배열되는 데이터 라인, 상기 데이터 라인과 연결되는 소스 전극, 및 상기 소스 전극과 마주하는 드레인 전극을 형성하는 공정; 상기 소스 전극 및 드레인 전극 사이에 전자가 이동하는 이동 채널로 기능하는 반도체층을 형성하는 공정; 및 상기 드레인 전극과 연결되는 화소 전극을 형성하는 공정을 포함하여 이루어지고, 이때, 상기 게이트 라인을 형성하는 공정은, 제1 금속층을 패턴 형성하는 공정, 및 도금법으로 상기 제1 금속층의 상면 및 측면 상에 제2 금속층을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법을 제공한다.The invention also provides a process for forming a gate line on a substrate; Forming a data line intersecting the gate line, a source electrode connected to the data line, and a drain electrode facing the source electrode; Forming a semiconductor layer functioning as a moving channel through which electrons move between the source electrode and the drain electrode; And forming a pixel electrode connected to the drain electrode, wherein the forming of the gate line includes pattern forming a first metal layer, and plating and top and side surfaces of the first metal layer. It provides a method for producing a thin film transistor substrate comprising the step of forming a second metal layer on the.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.

본 발명에 따르면, 게이트 라인을 형성함에 있어서, 스퍼터링법을 이용하여 얇은 두께의 제1 금속층을 형성하고 도금법을 이용하여 두꺼운 두께의 제2 금속층을 형성함으로써, 상기 게이트 라인의 두께를 두껍게 형성하면서도 기판에 스트레스가 가해지지 않도록 할 수 있고, 그에 따라 상기 게이트 라인의 폭을 줄일 수 있어 표시장치의 개구율을 증가시킬 수 있는 효과가 있다. According to the present invention, in forming the gate line, by forming a thin first metal layer using a sputtering method and forming a thick second metal layer using a plating method, the thickness of the gate line is formed while the substrate It is possible to prevent the stress from being applied, thereby reducing the width of the gate line, thereby increasing the aperture ratio of the display device.

특히, 본 발명의 실시예에 따르면, 상기 제1 금속층으로 이루어진 게이트 전극을 상기 게이트 라인과 이격되도록 형성한 후 상기 게이트 전극과 게이트 라인을 연결 전극을 통해 연결함으로써, 게이트 전극의 표면 거칠기 저하를 방지하여 박막 트랜지스터의 소자 특성을 향상시킬 수 있다. In particular, according to an embodiment of the present invention, the gate electrode formed of the first metal layer is formed to be spaced apart from the gate line, and then the gate electrode and the gate line are connected through a connection electrode, thereby preventing the surface roughness of the gate electrode from being lowered. The device characteristics of the thin film transistor can be improved.

도 1a는 종래의 박막 트랜지스터 기판의 개략적인 평면도이고, 도 1b는 도 1a의 I-I라인의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3a 및 도 3b는 도 2의 I-I라인의 단면에 해당하는 것으로서 본 발명의 다양한 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 5a 및 도 5b는 도 4의 I-I라인의 단면에 해당하는 것으로서 본 발명의 다양한 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
도 7a 내지 도 7g는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
도 8a 내지 도 8e는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
도 9a 내지 도 9g는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.FIG. 1A is a schematic plan view of a conventional thin film transistor substrate, and FIG. 1B is a cross-sectional view of line II of FIG. 1A.
2 is a schematic plan view of a thin film transistor substrate according to an exemplary embodiment of the present invention.
3A and 3B are cross-sectional views of a thin film transistor substrate according to various embodiments of the present disclosure, which correspond to a cross-section taken along the line II of FIG. 2.
4 is a schematic plan view of a thin film transistor substrate according to another exemplary embodiment of the present invention.
5A and 5B are schematic cross-sectional views of a thin film transistor substrate according to various embodiments of the present disclosure, which correspond to a cross section taken along the line II of FIG. 4.
6A through 6E are schematic cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.
7A to 7G are schematic process cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to another exemplary embodiment of the present invention.
8A to 8E are schematic process cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to still another embodiment of the present invention.
9A to 9G are schematic process cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to still another embodiment of the present invention.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the drawings.

도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다. 2 is a schematic plan view of a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 라인(200), 게이트 전극(220), 반도체층(400), 데이터 라인(500), 소스 전극(520), 드레인 전극(540), 및 화소 전극(700)을 포함하여 이루어진다. As can be seen in Figure 2, the thin film transistor substrate according to an embodiment of the present invention, the substrate 100, the gate line 200, the gate electrode 220, the semiconductor layer 400, the data line 500, the source And an electrode 520, a drain electrode 540, and a pixel electrode 700.

상기 기판(100)은 유리 또는 투명한 플라스틱과 같은 투명 재료로 이루어질 수 있다. The substrate 100 may be made of a transparent material such as glass or transparent plastic.

상기 게이트 라인(200)은 상기 기판(100) 상에서 제1 방향, 예로서 가로 방향으로 배열되어 있다. The gate line 200 is arranged on the substrate 100 in a first direction, for example, in a horizontal direction.

상기 게이트 라인(200)은 제1 금속층 및 제2 금속층의 조합으로 구성함으로써, 상기 게이트 라인(200)의 두께를 두껍게 형성하면서도 상기 기판(100)에 스트레스가 가해지지 않도록 할 수 있고, 그에 따라 상기 게이트 라인(200)의 폭(W)을 줄일 수 있어 표시장치의 개구율을 증가시킬 수 있게 된다. The gate line 200 may be formed of a combination of the first metal layer and the second metal layer, thereby increasing the thickness of the gate line 200 to prevent stress from being applied to the substrate 100. The width W of the gate line 200 may be reduced, thereby increasing the aperture ratio of the display device.

보다 구체적으로 설명하면, 상기 제1 금속층은 전술한 종래와 마찬가지로 스퍼터링법 및 포토리소그라피법을 이용하여 패턴형성하되 그 두께를 얇게 형성함으로써 스퍼터링 공정시 상기 기판(100)에 스트레스가 가해지지 않도록 한다. 또한, 이와 같은 얇은 두께의 제1 금속층을 씨드(seed)층으로 하여 전해도금 또는 무전해도금과 같은 도금법으로 상기 제2 금속층을 두껍게 형성하게 된다. In more detail, the first metal layer is formed using a sputtering method and a photolithography method as in the above-described conventional method, but the thickness thereof is made thin so that stress is not applied to the substrate 100 during the sputtering process. In addition, the second metal layer is thickly formed by a plating method such as electroplating or electroless plating by using the thin first metal layer as a seed layer.

이와 같이, 스퍼터링법을 이용하는 제1 금속층은 얇게 형성하고, 그와 같은 제1 금속층을 씨드층으로 하여 제2 금속층을 두껍게 형성함으로써, 전체적으로 두꺼운 두께의 게이트 라인(200)을 얻으면서도 상기 기판(100)에 스트레스가 가해지는 것을 방지할 수 있다. As described above, the first metal layer using the sputtering method is thinly formed, and the second metal layer is formed thick by using the first metal layer as the seed layer, thereby obtaining the gate line 200 having a thick thickness as a whole, and the substrate 100. ) Can be prevented from being stressed.

상기 게이트 전극(220)은 상기 게이트 라인(200)과 연결되어 있으며, 구체적으로는, 상기 게이트 라인(200)에서 분기되어 있다. The gate electrode 220 is connected to the gate line 200, and specifically, is branched from the gate line 200.

이와 같은 게이트 전극(220)은 상기 게이트 라인(200)과 동일한 재료로 동일한 공정에 의해 형성된다. 즉, 상기 게이트 전극(220)도 상기 제1 금속층과 제2 금속층의 조합으로 구성된다. The gate electrode 220 is formed of the same material as the gate line 200 by the same process. That is, the gate electrode 220 is also composed of a combination of the first metal layer and the second metal layer.

상기 반도체층(400)은 상기 소스 전극(520)과 드레인 전극(540) 사이에 전자가 이동하는 이동 채널로 기능하는 것으로서, 상기 소스 전극(530) 및 드레인 전극(540) 각각과 전기적으로 연결되어 있다. The semiconductor layer 400 functions as a moving channel through which electrons move between the source electrode 520 and the drain electrode 540, and is electrically connected to each of the source electrode 530 and the drain electrode 540. have.

상기 데이터 라인(500)은 상기 기판(100) 상에 제2 방향, 예로서 세로 방향으로 배열되어 있다. 상기 게이트 라인(200)과 상기 데이터 라인(500)이 서로 교차 배열되어 화소 영역을 정의하게 된다. 도면에는, 상기 데이터 라인(500)이 곧은 직선으로 배열된 모습을 도시하였지만, 반드시 그에 한정되는 것은 아니고, 굽은 직선으로 배열될 수도 있다. The data line 500 is arranged on the substrate 100 in a second direction, for example, in a vertical direction. The gate line 200 and the data line 500 cross each other to define a pixel area. In the figure, the data line 500 is shown in a straight line arrangement, but is not necessarily limited thereto, and may be arranged in a curved straight line.

상기 소스 전극(520)은 상기 데이터 라인(500)과 연결되어 있으며, 구체적으로는, 상기 데이터 라인(500)에서 분기되어 있다. 상기 소스 전극(520)의 형상은 U자형 등과 같이 당업계에 공지된 다양한 형태로 변경될 수 있다. The source electrode 520 is connected to the data line 500, and specifically, is branched from the data line 500. The shape of the source electrode 520 may be changed to various forms known in the art, such as a U-shape.

상기 드레인 전극(540)은 상기 소스 전극(520)과 마주하도록 형성되어 있다. 상기 소스 전극(520)이 U자형으로 이루어진 경우, 상기 드레인 전극(540)은 U자형의 골(valley) 내로 삽입된 구조로 형성된다. The drain electrode 540 is formed to face the source electrode 520. When the source electrode 520 is U-shaped, the drain electrode 540 is formed to have a structure inserted into a U-shaped valley (valley).

상기 화소 전극(700)은 상기 게이트 라인(200)과 데이터 라인(500)에 의해 정의된 화소 영역에 형성되어 있다. 이와 같은 화소 전극(700)은 상기 드레인 전극(540)과 연결되어 있으며, 구체적으로는 소정의 콘택홀을 통해서 상기 드레인 전극(540)에 연결되어 있다. The pixel electrode 700 is formed in the pixel area defined by the gate line 200 and the data line 500. The pixel electrode 700 is connected to the drain electrode 540. Specifically, the pixel electrode 700 is connected to the drain electrode 540 through a predetermined contact hole.

도 3a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 2의 I-I라인의 단면도이다. 도 3a는 게이트 전극(220)이 반도체층(400) 아래에 배치되는 소위 바텀 게이트(Bottom Gate) 구조에 관한 것이다. 3A is a schematic cross-sectional view of a thin film transistor substrate according to an exemplary embodiment of the present invention, which is a cross-sectional view of the I-I line of FIG. 2. 3A relates to a so-called bottom gate structure in which the gate electrode 220 is disposed under the semiconductor layer 400.

도 3a에서 알 수 있듯이, 기판(100) 상에는 게이트 라인(200) 및 게이트 전극(220)이 형성되어 있다. As can be seen in FIG. 3A, a gate line 200 and a gate electrode 220 are formed on the substrate 100.

상기 게이트 라인(200) 및 게이트 전극(220)은 서로 동일한 재료로 이루어져 있다. 구체적으로, 상기 게이트 라인(200) 및 게이트 전극(220) 각각은 제1 금속층(201) 및 제2 금속층(202)을 포함하여 이루어진다. The gate line 200 and the gate electrode 220 are made of the same material. In detail, each of the gate line 200 and the gate electrode 220 includes a first metal layer 201 and a second metal layer 202.

상기 제1 금속층(201)은 상기 기판(100) 상에서 스퍼터링법 및 포토리소그라피법에 의해 형성된 것이다. 상기 제2 금속층(202)은 상기 제1 금속층(201) 상에서 도금법에 의해 형성된 것이고, 따라서, 상기 제2 금속층(202)은 상기 제1 금속층(201)의 상면 및 측면을 덮고 있도록 형성되어 있다. 상기 제2 금속층(202)의 두께는 상기 제1 금속층(201)의 두께에 비하여 두껍게 형성된다. 상기 제1 금속층(201)과 제2 금속층(202)을 구성하는 재료는 서로 동일할 수 있지만, 반드시 그에 한정되는 것은 아니고, 서로 상이할 수도 있다. The first metal layer 201 is formed on the substrate 100 by sputtering or photolithography. The second metal layer 202 is formed by the plating method on the first metal layer 201, and thus the second metal layer 202 is formed to cover the top and side surfaces of the first metal layer 201. The thickness of the second metal layer 202 is thicker than the thickness of the first metal layer 201. The materials constituting the first metal layer 201 and the second metal layer 202 may be identical to each other, but are not necessarily limited thereto and may be different from each other.

상기 게이트 라인(200) 및 게이트 전극(220) 상에는 게이트 절연막(300)이 형성되어 있다. A gate insulating layer 300 is formed on the gate line 200 and the gate electrode 220.

상기 게이트 절연막(300) 상에, 보다 구체적으로는, 상기 게이트 전극(220) 위의 상기 게이트 절연막(300) 상에는 반도체층(400)이 형성되어 있다. 구체적으로 도시하지는 않았지만, 상기 반도체층(400)은 액티브층 및 상기 액티브층 상에 형성된 오믹콘택층의 조합으로 이루어질 수 있다. More specifically, the semiconductor layer 400 is formed on the gate insulating film 300 on the gate insulating film 300 on the gate electrode 220. Although not specifically illustrated, the semiconductor layer 400 may be formed of a combination of an active layer and an ohmic contact layer formed on the active layer.

상기 반도체층(400) 상에는 소스 전극(520) 및 드레인 전극(540)이 서로 마주하도록 형성되어 있고, 상기 소스 전극(520) 및 드레인 전극(540) 상에는 보호막(600)이 형성되어 있다. The source electrode 520 and the drain electrode 540 are formed to face each other on the semiconductor layer 400, and the passivation layer 600 is formed on the source electrode 520 and the drain electrode 540.

상기 보호막(600) 상에는 화소 전극(700)이 형성되어 있고, 상기 화소 전극(700)은 상기 보호막(600)에 형성된 콘택홀을 통해서 상기 드레인 전극(540)과 연결되어 있다. A pixel electrode 700 is formed on the passivation layer 600, and the pixel electrode 700 is connected to the drain electrode 540 through a contact hole formed in the passivation layer 600.

도 3b는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이 또한 도 2의 I-I라인의 단면도이다. 도 3b는 게이트 전극(220)이 반도체층(400) 위에 배치되는 소위 탑 게이트(Top Gate) 구조에 관한 것이다. 3B is a schematic cross-sectional view of a thin film transistor substrate according to another exemplary embodiment of the present invention, which is also a cross-sectional view of the I-I line of FIG. 2. FIG. 3B relates to a so-called top gate structure in which the gate electrode 220 is disposed on the semiconductor layer 400.

도 3b에서 알 수 있듯이, 기판(100) 상에는 SiO2 등과 같은 버퍼층(105)이 형성되어 있고, 상기 버퍼층(105) 상에는 반도체층(400)이 형성되어 있고, 상기 반도체층(400) 상에는 게이트 절연막(300)이 형성되어 있다. As can be seen in Figure 3b, on the substrate 100 SiO 2 A buffer layer 105, for example, is formed, a semiconductor layer 400 is formed on the buffer layer 105, and a gate insulating layer 300 is formed on the semiconductor layer 400.

상기 게이트 절연막(300) 상에는 게이트 라인(200) 및 게이트 전극(220)이 형성되어 있다. 특히, 상기 게이트 전극(220)은 상기 반도체층(400) 위의 상기 게이트 절연막(300) 상에 형성되어 있다. The gate line 200 and the gate electrode 220 are formed on the gate insulating layer 300. In particular, the gate electrode 220 is formed on the gate insulating layer 300 on the semiconductor layer 400.

상기 게이트 라인(200) 및 게이트 전극(220)은 서로 동일한 재료로 이루어져 있으며, 전술한 도 3a에서와 마찬가지로, 제1 금속층(201) 및 제2 금속층(202)을 포함하여 이루어진다. The gate line 200 and the gate electrode 220 are made of the same material, and as in FIG. 3A, the gate line 200 and the gate electrode 220 include the first metal layer 201 and the second metal layer 202.

상기 게이트 라인(200) 및 게이트 전극(220) 상에는 층간 절연막(350)이 형성되어 있고, 상기 층간 절연막(350) 상에는 소스 전극(520) 및 드레인 전극(540)이 형성되어 있다. An interlayer insulating film 350 is formed on the gate line 200 and the gate electrode 220, and a source electrode 520 and a drain electrode 540 are formed on the interlayer insulating film 350.

상기 소스 전극(520) 및 드레인 전극(540)은 상기 반도체층(400)과 연결되어 있으며, 이를 위해서, 상기 게이트 절연막(300)과 층간 절연막(350)에는 소정의 콘택홀이 형성되어 있다. 즉, 상기 게이트 절연막(300)과 층간 절연막(350)에 형성된 콘택홀을 통해서 상기 소스 전극(520) 및 드레인 전극(540) 각각이 상기 반도체층(400)에 연결되어 있다. The source electrode 520 and the drain electrode 540 are connected to the semiconductor layer 400. For this purpose, predetermined contact holes are formed in the gate insulating film 300 and the interlayer insulating film 350. That is, each of the source electrode 520 and the drain electrode 540 is connected to the semiconductor layer 400 through contact holes formed in the gate insulating film 300 and the interlayer insulating film 350.

상기 소스 전극(520) 및 드레인 전극(540) 상에는 보호막(600)이 형성되어 있고, 상기 보호막(600) 상에는 화소 전극(700)이 형성되어 있다. 상기 화소 전극(700)은 상기 보호막(600)에 형성된 콘택홀을 통해서 상기 드레인 전극(540)과 연결되어 있다. The passivation layer 600 is formed on the source electrode 520 and the drain electrode 540, and the pixel electrode 700 is formed on the passivation layer 600. The pixel electrode 700 is connected to the drain electrode 540 through a contact hole formed in the passivation layer 600.

도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다. 전술한 도 2에 따른 박막 트랜지스터 기판의 경우는 게이트 라인(200)과 게이트 전극(220)이 서로 동일한 재료로 형성되며 서로 직접 연결되어 있지만, 도 4에 따른 박막 트랜지스터 기판의 경우는 게이트 라인(200)과 게이트 전극(220)이 서로 상이한 재료로 형성되며 소정의 연결 전극(700)을 통해 서로 연결되어 있다. 4 is a schematic plan view of a thin film transistor substrate according to another exemplary embodiment of the present invention. In the above-described thin film transistor substrate of FIG. 2, the gate line 200 and the gate electrode 220 are formed of the same material and are directly connected to each other. However, in the case of the thin film transistor substrate of FIG. 4, the gate line 200 is used. ) And the gate electrode 220 are formed of different materials and are connected to each other through a predetermined connection electrode 700.

도 4에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 라인(200), 게이트 전극(220), 반도체층(400), 데이터 라인(500), 소스 전극(520), 드레인 전극(540), 화소 전극(700), 및 연결 전극(710)을 포함하여 이루어진다. As can be seen in Figure 4, the thin film transistor substrate according to another embodiment of the present invention, the substrate 100, the gate line 200, the gate electrode 220, the semiconductor layer 400, the data line 500, the source And an electrode 520, a drain electrode 540, a pixel electrode 700, and a connection electrode 710.

상기 게이트 라인(200)은 전술한 도 2에서와 마찬가지로 상기 기판(100) 상에서 제1 방향, 예로서 가로 방향으로 배열되어 있다. 이와 같은 게이트 라인(200)은, 스퍼터링법과 포토리소그라피법을 이용하여 패턴형성한 제1 금속층 및 상기 제1 금속층을 씨드층으로 하여 도금법으로 형성한 제2 금속층을 포함하여 이루어진다. As in FIG. 2, the gate line 200 is arranged on the substrate 100 in a first direction, for example, in a horizontal direction. The gate line 200 includes a first metal layer patterned using a sputtering method and a photolithography method, and a second metal layer formed by a plating method using the first metal layer as a seed layer.

상기 게이트 전극(220)은 상기 게이트 라인(200)과 연결되어 있으며, 구체적으로는, 상기 연결 전극(710)에 의해서 상기 게이트 라인(200)과 연결되어 있다.The gate electrode 220 is connected to the gate line 200. Specifically, the gate electrode 220 is connected to the gate line 200 by the connection electrode 710.

이와 같은 게이트 전극(220)은 상기 게이트 라인(200)과 상이한 재료로 이루어지며, 특히, 스퍼터링법과 포토리소그라피법을 이용하여 패턴형성한 상기 제1 금속층 만으로 이루어진다. 이에 대해서 보다 구체적으로 설명하면, 일반적으로 도금법에 의해서 금속층을 형성하게 되면, 공정 조건에 따라서 금속층의 표면이 거칠게 형성될 가능성이 있다. 이와 같이 표면이 거칠게 형성된 금속층을 상기 게이트 전극(220)으로 사용하게 되면 박막 트랜지스터의 소자 특성이 떨어지는 문제가 발생할 수 있다. The gate electrode 220 may be formed of a material different from that of the gate line 200. In particular, the gate electrode 220 may be formed of only the first metal layer patterned using a sputtering method and a photolithography method. In more detail, when the metal layer is generally formed by the plating method, the surface of the metal layer may be roughly formed depending on the process conditions. As such, when the metal layer having the rough surface is used as the gate electrode 220, a device characteristic of the thin film transistor may be degraded.

따라서, 도 4에 도시한 본 발명의 다른 실시예에 따르면, 상기 게이트 라인(200)은 상기 제1 금속층과 제2 금속층의 조합으로 형성하지만, 상기 게이트 전극(220)은 상기 제1 금속층 만으로 형성함으로써, 상기 게이트 전극(220)의 표면 거칠기에 의해서 소자 특성이 저하되는 것을 차단한 것이다. Therefore, according to another embodiment of the present invention shown in FIG. 4, the gate line 200 is formed of a combination of the first metal layer and the second metal layer, but the gate electrode 220 is formed of only the first metal layer. As a result, the device characteristic is prevented from being lowered due to the surface roughness of the gate electrode 220.

상기 게이트 라인(200)과 게이트 전극(220)을 연결하는 연결 전극(710)은 상기 화소 전극(700)과 동일한 층에서 동일한 재료로 이루어질 수 있다. The connection electrode 710 connecting the gate line 200 and the gate electrode 220 may be formed of the same material on the same layer as the pixel electrode 700.

그 외에, 상기 반도체층(400), 데이터 라인(500), 소스 전극(520), 드레인 전극(540) 및 화소 전극(700)의 구성은 전술한 도 2에 따른 박막 트랜지스터 기판과 동일하므로, 그에 대한 반복 설명은 생략하기로 한다. In addition, the configuration of the semiconductor layer 400, the data line 500, the source electrode 520, the drain electrode 540, and the pixel electrode 700 is the same as that of the thin film transistor substrate of FIG. 2. Repeated descriptions will be omitted.

도 5a는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 4의 I-I라인의 단면도이다. 도 5a는 게이트 전극(220)이 반도체층(400) 아래에 배치되는 소위 바텀 게이트(Bottom Gate) 구조에 관한 것이다. 5A is a schematic cross-sectional view of a thin film transistor substrate according to another exemplary embodiment of the present invention, which is a cross-sectional view of the I-I line of FIG. 4. FIG. 5A relates to a so-called bottom gate structure in which the gate electrode 220 is disposed under the semiconductor layer 400.

도 5a에서 알 수 있듯이, 기판(100) 상에는 게이트 라인(200) 및 게이트 전극(220)이 형성되어 있다. As can be seen in FIG. 5A, a gate line 200 and a gate electrode 220 are formed on the substrate 100.

상기 게이트 라인(200)은 스퍼터링법 및 포토리소그라피법에 의해 형성된 제1 금속층(201), 및 상기 제1 금속층(201)의 상면 및 측면을 덮으면서 도금법에 의해서 형성된 제2 금속층(202)을 포함하여 이루어진다. The gate line 200 includes a first metal layer 201 formed by a sputtering method and a photolithography method, and a second metal layer 202 formed by a plating method covering the top and side surfaces of the first metal layer 201. It is done by

상기 게이트 전극(220)은 스퍼터링법 및 포토리소그라피법에 의해 형성된 제1 금속층(201)으로 이루어진다. The gate electrode 220 is formed of a first metal layer 201 formed by a sputtering method and a photolithography method.

상기 게이트 라인(200)을 구성하는 제1 금속층(201)과 상기 게이트 전극(220)을 구성하는 제1 금속층(201)은 서로 동일한 재료로 이루어진다. The first metal layer 201 constituting the gate line 200 and the first metal layer 201 constituting the gate electrode 220 are made of the same material.

상기 게이트 라인(200) 및 게이트 전극(220) 상에는 게이트 절연막(300)이 형성되어 있다. A gate insulating layer 300 is formed on the gate line 200 and the gate electrode 220.

상기 게이트 절연막(300) 상에, 보다 구체적으로는, 상기 게이트 전극(220) 위의 상기 게이트 절연막(300) 상에는 반도체층(400)이 형성되어 있다. More specifically, the semiconductor layer 400 is formed on the gate insulating film 300 on the gate insulating film 300 on the gate electrode 220.

상기 반도체층(400) 상에는 소스 전극(520) 및 드레인 전극(540)이 서로 마주하도록 형성되어 있고, 상기 소스 전극(520) 및 드레인 전극(540) 상에는 보호막(600)이 형성되어 있다. The source electrode 520 and the drain electrode 540 are formed to face each other on the semiconductor layer 400, and the passivation layer 600 is formed on the source electrode 520 and the drain electrode 540.

상기 보호막(600) 상에는 화소 전극(700)이 형성되어 있고, 상기 화소 전극(700)은 상기 보호막(600)에 형성된 콘택홀을 통해서 상기 드레인 전극(540)과 연결되어 있다. A pixel electrode 700 is formed on the passivation layer 600, and the pixel electrode 700 is connected to the drain electrode 540 through a contact hole formed in the passivation layer 600.

또한, 상기 보호막(600) 상에는 연결 전극(710)이 형성되어 있고, 상기 연결 전극(710)은 상기 게이트 라인(200) 및 게이트 전극(220)과 각각 연결되어 있다. 이를 위해서, 상기 게이트 절연막(300)과 보호막(600)의 소정 영역에 콘택홀이 형성되어 있고, 상기 콘택홀을 통해서 상기 연결 전극(710)이 상기 게이트 라인(200) 및 게이트 전극(220)에 각각 연결되어 있다. In addition, a connection electrode 710 is formed on the passivation layer 600, and the connection electrode 710 is connected to the gate line 200 and the gate electrode 220, respectively. To this end, contact holes are formed in predetermined regions of the gate insulating layer 300 and the passivation layer 600, and the connection electrode 710 is formed in the gate line 200 and the gate electrode 220 through the contact hole. Each is connected.

도 5b는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이 또한 도 4의 I-I라인의 단면도이다. 도 5b는 게이트 전극(220)이 반도체층(400) 위에 배치되는 소위 탑 게이트(Top Gate) 구조에 관한 것이다. 5B is a schematic cross-sectional view of a thin film transistor substrate according to still another embodiment of the present invention, which is also a cross-sectional view of the I-I line of FIG. 4. FIG. 5B relates to a so-called top gate structure in which the gate electrode 220 is disposed on the semiconductor layer 400.

도 5b에서 알 수 있듯이, 기판(100) 상에는 버퍼층(105)이 형성되어 있고, 상기 버퍼층(105) 상에는 반도체층(400)이 형성되어 있고, 상기 반도체층(400) 상에는 게이트 절연막(300)이 형성되어 있다. As shown in FIG. 5B, a buffer layer 105 is formed on the substrate 100, a semiconductor layer 400 is formed on the buffer layer 105, and a gate insulating layer 300 is formed on the semiconductor layer 400. Formed.

상기 게이트 절연막(300) 상에는 게이트 라인(200) 및 게이트 전극(220)이 형성되어 있다. The gate line 200 and the gate electrode 220 are formed on the gate insulating layer 300.

전술한 도 5a에서와 같이, 상기 게이트 라인(200)은 제1 금속층(201) 및 제2 금속층(202)을 포함하여 이루어지고, 상기 게이트 전극(220)은 제1 금속층(201)으로 이루어진다. As illustrated in FIG. 5A, the gate line 200 includes a first metal layer 201 and a second metal layer 202, and the gate electrode 220 includes a first metal layer 201.

상기 게이트 라인(200) 및 게이트 전극(220) 상에는 층간 절연막(350)이 형성되어 있고, 상기 층간 절연막(350) 상에는 소스 전극(520) 및 드레인 전극(540)이 형성되어 있다. An interlayer insulating film 350 is formed on the gate line 200 and the gate electrode 220, and a source electrode 520 and a drain electrode 540 are formed on the interlayer insulating film 350.

상기 소스 전극(520) 및 드레인 전극(540)은 상기 반도체층(400)과 연결되어 있으며, 이를 위해서, 상기 게이트 절연막(300)과 층간 절연막(350)에는 소정의 콘택홀이 형성되어 있다. The source electrode 520 and the drain electrode 540 are connected to the semiconductor layer 400. For this purpose, predetermined contact holes are formed in the gate insulating film 300 and the interlayer insulating film 350.

상기 소스 전극(520) 및 드레인 전극(540) 상에는 보호막(600)이 형성되어 있고, 상기 보호막(600) 상에는 화소 전극(700)이 형성되어 있다. 상기 화소 전극(700)은 상기 보호막(600)에 형성된 콘택홀을 통해서 상기 드레인 전극(540)과 연결되어 있다. The passivation layer 600 is formed on the source electrode 520 and the drain electrode 540, and the pixel electrode 700 is formed on the passivation layer 600. The pixel electrode 700 is connected to the drain electrode 540 through a contact hole formed in the passivation layer 600.

또한, 상기 보호막(600) 상에는 연결 전극(710)이 형성되어 있고, 상기 연결 전극(710)은 상기 게이트 라인(200) 및 게이트 전극(220)과 각각 연결되어 있다. 이를 위해서, 상기 층간 절연막(350)과 보호막(600)의 소정 영역에 콘택홀이 형성되어 있고, 상기 콘택홀을 통해서 상기 연결 전극(710)이 상기 게이트 라인(200) 및 게이트 전극(220)에 각각 연결되어 있다. In addition, a connection electrode 710 is formed on the passivation layer 600, and the connection electrode 710 is connected to the gate line 200 and the gate electrode 220, respectively. To this end, a contact hole is formed in a predetermined region of the interlayer insulating film 350 and the passivation layer 600, and the connection electrode 710 is formed on the gate line 200 and the gate electrode 220 through the contact hole. Each is connected.

도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 3a에 따른 박막 트랜지스터 기판의 제조방법에 관한 것이다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다. 6A to 6E are schematic cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to an embodiment of the present invention, which relates to the method of manufacturing the thin film transistor substrate according to FIG. 3A. Therefore, the same reference numerals are assigned to the same components, and repeated descriptions of the same components will be omitted.

우선, 도 6a에서 알 수 있듯이, 기판(100) 상에 게이트 라인용 제1 금속층(201) 및 게이트 전극용 제1 금속층(201)을 형성한다. First, as shown in FIG. 6A, a first metal layer 201 for a gate line and a first metal layer 201 for a gate electrode are formed on the substrate 100.

상기 게이트 라인용 제1 금속층(201) 및 게이트 전극용 제1 금속층(201)은 실제로는 연결되어 있다(도 2 참조). The first metal layer 201 for the gate line and the first metal layer 201 for the gate electrode are actually connected (see FIG. 2).

상기 제1 금속층(201)은, 스퍼터링법(Sputtering)에 의해 상기 기판(100) 상에 박막층을 적층하고, 그 후, 상기 박막층 상에 포토 레지스트(PR)를 도포하고 노광, 현상 및 식각하는 소위 포토리소그라피(Photolithography) 공정을 통해 패턴 형성할 수 있다. The first metal layer 201 laminates a thin film layer on the substrate 100 by sputtering, and then applies a photoresist PR on the thin film layer to expose, develop, and etch the so-called. The pattern may be formed through a photolithography process.

다음, 도 6b에서 알 수 있듯이, 상기 게이트 라인용 제1 금속층(201) 상에 제2 금속층(202)을 형성하여 게이트 라인(200)을 완성하고, 상기 게이트 전극용 제1 금속층(201) 상에 제2 금속층(202)을 형성하여 게이트 전극(220)을 완성한다. Next, as shown in FIG. 6B, a second metal layer 202 is formed on the first metal layer 201 for the gate line, thereby completing the gate line 200, and on the first metal layer 201 for the gate electrode. The second metal layer 202 is formed on the gate electrode 220 to complete.

상기 제2 금속층(202)은, 상기 제1 금속층(201)을 씨드층으로 하여 전해 도금 또는 무전해 도금과 같은 도금법에 의해 형성한다. The second metal layer 202 is formed by a plating method such as electrolytic plating or electroless plating using the first metal layer 201 as a seed layer.

이와 같이 도금법에 의해 형성된 상기 제2 금속층(202)은 상기 제1 금속층(201)의 상면 및 측면을 덮도록 형성된다. The second metal layer 202 formed by the plating method as described above is formed to cover the top and side surfaces of the first metal layer 201.

다음, 도 6c에서 알 수 있듯이, 상기 게이트 라인(200) 및 게이트 전극(220) 상에 게이트 절연막(300)을 형성하고, 상기 게이트 절연막(300) 상에 반도체층(400)을 형성하고, 상기 반도체층(400) 상에 소스 전극(520) 및 드레인 전극(540)을 형성한다. Next, as shown in FIG. 6C, a gate insulating layer 300 is formed on the gate line 200 and the gate electrode 220, and a semiconductor layer 400 is formed on the gate insulating layer 300. The source electrode 520 and the drain electrode 540 are formed on the semiconductor layer 400.

다음, 도 6d에서 알 수 있듯이, 상기 소스 전극(520) 및 드레인 전극(540) 상에 보호막(600)을 형성한다. Next, as shown in FIG. 6D, the passivation layer 600 is formed on the source electrode 520 and the drain electrode 540.

상기 보호막(600)을 형성하는 공정은, 상기 소스 전극(520) 및 드레인 전극(540)을 포함한 기판 전체 면에 보호막(600)을 형성한 후, 상기 드레인 전극(540)이 노출되도록 상기 보호막(600)의 소정 영역을 제거하여 콘택홀을 형성하는 공정을 포함하여 이루어진다. In the process of forming the passivation layer 600, after forming the passivation layer 600 on the entire surface of the substrate including the source electrode 520 and the drain electrode 540, the passivation layer (540) is exposed to expose the drain electrode 540. Removing the predetermined region of the substrate 600 to form a contact hole.

다음, 도 6e에서 알 수 있듯이, 상기 보호막(600) 상에 화소 전극(700)을 형성한다. 상기 화소 전극(700)은 상기 보호막(600)에 형성된 콘택홀을 통해서 상기 드레인 전극(540)과 연결되도록 형성한다. Next, as shown in FIG. 6E, the pixel electrode 700 is formed on the passivation layer 600. The pixel electrode 700 is formed to be connected to the drain electrode 540 through a contact hole formed in the passivation layer 600.

도 7a 내지 도 7g는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 3b에 따른 박막 트랜지스터 기판의 제조방법에 관한 것이다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다. 7A to 7G are schematic cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to another exemplary embodiment of the present invention, which relates to the method of manufacturing the thin film transistor substrate according to FIG. 3B. Therefore, the same reference numerals are assigned to the same components, and repeated descriptions of the same components will be omitted.

우선, 도 7a에서 알 수 있듯이, 기판(100) 상에 버퍼층(105)을 형성하고, 상기 버퍼층(105) 상에 반도체층(400)을 형성하고, 상기 반도체층(400) 상에 게이트 절연막(300)을 형성한다. First, as shown in FIG. 7A, a buffer layer 105 is formed on a substrate 100, a semiconductor layer 400 is formed on the buffer layer 105, and a gate insulating film () is formed on the semiconductor layer 400. 300).

다음, 도 7b에서 알 수 있듯이, 상기 게이트 절연막(300) 상에 게이트 라인용 제1 금속층(201) 및 게이트 전극용 제1 금속층(201)을 형성한다. Next, as shown in FIG. 7B, a first metal layer 201 for gate lines and a first metal layer 201 for gate electrodes are formed on the gate insulating layer 300.

상기 게이트 라인용 제1 금속층(201) 및 게이트 전극용 제1 금속층(201)은 실제로는 연결되어 있다(도 2 참조). The first metal layer 201 for the gate line and the first metal layer 201 for the gate electrode are actually connected (see FIG. 2).

상기 제1 금속층(201)의 형성 공정은 전술한 바와 동일하므로, 반복 설명은 생략하기로 한다. Since the process of forming the first metal layer 201 is the same as described above, repeated description thereof will be omitted.

다음, 도 7c에서 알 수 있듯이, 상기 게이트 라인용 제1 금속층(201) 상에 제2 금속층(202)을 형성하여 게이트 라인(200)을 완성하고, 상기 게이트 전극용 제1 금속층(201) 상에 제2 금속층(202)을 형성하여 게이트 전극(220)을 완성한다. Next, as shown in FIG. 7C, a second metal layer 202 is formed on the first metal layer 201 for the gate line, thereby completing the gate line 200, and on the first metal layer 201 for the gate electrode. The second metal layer 202 is formed on the gate electrode 220 to complete.

상기 제2 금속층(202)의 형성 공정도 전술한 바와 동일하므로, 반복 설명은 생략하기로 한다. Since the formation process of the second metal layer 202 is also the same as described above, repeated description thereof will be omitted.

다음, 도 7d에서 알 수 있듯이, 상기 게이트 라인(200) 및 게이트 전극(220) 상에 층간 절연막(350)을 형성한다. Next, as shown in FIG. 7D, an interlayer insulating layer 350 is formed on the gate line 200 and the gate electrode 220.

상기 층간 절연막(350)을 형성하는 공정은, 기판 전체 면에 층간 절연막(350)을 형성한 후, 상기 반도체층(400)의 양 측면이 노출되도록 상기 층간 절연막(350) 및 게이트 절연막(300)의 소정 영역을 제거하여 콘택홀을 형성하는 공정을 포함하여 이루어진다. In the process of forming the interlayer insulating film 350, after forming the interlayer insulating film 350 on the entire surface of the substrate, the interlayer insulating film 350 and the gate insulating film 300 are exposed so that both side surfaces of the semiconductor layer 400 are exposed. And removing a predetermined region of the contact hole to form a contact hole.

다음, 도 7e에서 알 수 있듯이, 상기 층간 절연막(350) 상에 소스 전극(520) 및 드레인 전극(540)을 형성한다. Next, as shown in FIG. 7E, a source electrode 520 and a drain electrode 540 are formed on the interlayer insulating layer 350.

상기 소스 전극(520) 및 드레인 전극(540)은 상기 층간 절연막(350)과 게이트 절연막(300)에 형성된 콘택홀을 통해서 상기 반도체층(400)과 연결되도록 형성한다. The source electrode 520 and the drain electrode 540 are formed to be connected to the semiconductor layer 400 through contact holes formed in the interlayer insulating film 350 and the gate insulating film 300.

다음, 도 7f에서 알 수 있듯이, 상기 소스 전극(520) 및 드레인 전극(540) 상에 보호막(600)을 형성한다. Next, as shown in FIG. 7F, the passivation layer 600 is formed on the source electrode 520 and the drain electrode 540.

상기 보호막(600)을 형성하는 공정은, 기판 전체 면에 보호막(600)을 형성한 후, 상기 드레인 전극(540)이 노출되도록 상기 보호막(600)의 소정 영역을 제거하여 콘택홀을 형성하는 공정을 포함하여 이루어진다. The forming of the passivation layer 600 may include forming a contact hole by forming a passivation layer 600 on the entire surface of the substrate and then removing a predetermined region of the passivation layer 600 to expose the drain electrode 540. It is made, including.

다음, 도 7g에서 알 수 있듯이, 상기 보호막(600) 상에 화소 전극(700)을 형성한다. 상기 화소 전극(700)은 상기 보호막(600)에 형성된 콘택홀을 통해서 상기 드레인 전극(540)과 연결되도록 형성한다. Next, as shown in FIG. 7G, the pixel electrode 700 is formed on the passivation layer 600. The pixel electrode 700 is formed to be connected to the drain electrode 540 through a contact hole formed in the passivation layer 600.

도 8a 내지 도 8e는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 5a에 따른 박막 트랜지스터 기판의 제조방법에 관한 것이다. 전술한 실시예에서와 반복되는 설명은 생략하기로 한다. 8A to 8E are schematic cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to still another embodiment of the present invention, which relates to the method of manufacturing the thin film transistor substrate according to FIG. 5A. Repeated descriptions in the above embodiments will be omitted.

우선, 도 8a에서 알 수 있듯이, 기판(100) 상에 게이트 라인용 제1 금속층(201) 및 게이트 전극(220)용 제1 금속층(201)을 형성한다. First, as shown in FIG. 8A, the first metal layer 201 for the gate line and the first metal layer 201 for the gate electrode 220 are formed on the substrate 100.

상기 게이트 라인용 제1 금속층(201) 및 게이트 전극(220)용 제1 금속층(201)은 서로 연결되어 있지 않고, 서로 이격되어 있다(도 4 참조). The first metal layer 201 for the gate line and the first metal layer 201 for the gate electrode 220 are not connected to each other but are spaced apart from each other (see FIG. 4).

또한, 상기 게이트 전극(220)은 상기 제1 금속층(201) 만으로 이루어지며, 따라서, 상기 제1 금속층(201)에 의해 상기 게이트 전극(220)이 완성된다. In addition, the gate electrode 220 is formed of only the first metal layer 201, and thus, the gate electrode 220 is completed by the first metal layer 201.

다음, 도 8b에서 알 수 있듯이, 상기 게이트 라인용 제1 금속층(201) 상에 제2 금속층(202)을 형성하여 게이트 라인(200)을 완성한다. Next, as shown in FIG. 8B, a second metal layer 202 is formed on the first metal layer 201 for the gate line, thereby completing the gate line 200.

다음, 도 8c에서 알 수 있듯이, 상기 게이트 라인(200) 및 게이트 전극(220) 상에 게이트 절연막(300)을 형성하고, 상기 게이트 절연막(300) 상에 반도체층(400)을 형성하고, 상기 반도체층(400) 상에 소스 전극(520) 및 드레인 전극(540)을 형성한다. Next, as shown in FIG. 8C, a gate insulating layer 300 is formed on the gate line 200 and the gate electrode 220, and a semiconductor layer 400 is formed on the gate insulating layer 300. The source electrode 520 and the drain electrode 540 are formed on the semiconductor layer 400.

다음, 도 8d에서 알 수 있듯이, 상기 소스 전극(520) 및 드레인 전극(540) 상에 보호막(600)을 형성한다. Next, as shown in FIG. 8D, the passivation layer 600 is formed on the source electrode 520 and the drain electrode 540.

상기 보호막(600)을 형성하는 공정은, 상기 소스 전극(520) 및 드레인 전극(540)을 포함한 기판 전체 면에 보호막(600)을 형성한 후, 상기 드레인 전극(540)이 노출되도록 상기 보호막(600)의 소정 영역을 제거하여 콘택홀을 형성하는 공정, 및 상기 게이트 라인(200)과 게이트 전극(220)이 각각 노출되도록 상기 게이트 절연막(300)과 보호막(600)의 소정 영역을 제거하여 콘택홀을 형성하는 공정을 포함하여 이루어진다. In the process of forming the passivation layer 600, after forming the passivation layer 600 on the entire surface of the substrate including the source electrode 520 and the drain electrode 540, the passivation layer (540) is exposed to expose the drain electrode 540. Forming a contact hole by removing a predetermined region of the contact region 600 and removing a predetermined region of the gate insulating layer 300 and the protective layer 600 so that the gate line 200 and the gate electrode 220 are exposed, respectively. It includes a step of forming a hole.

다음, 도 8e에서 알 수 있듯이, 상기 보호막(600) 상에 화소 전극(700) 및 연결 전극(710)을 형성한다. Next, as shown in FIG. 8E, the pixel electrode 700 and the connection electrode 710 are formed on the passivation layer 600.

상기 화소 전극(700)은 상기 보호막(600)에 형성된 콘택홀을 통해서 상기 드레인 전극(540)과 연결되도록 형성하고, 상기 연결 전극(710)은 상기 게이트 절연막(300)과 보호막(600)에 형성된 콘택홀을 통해서 상기 게이트 라인(200) 및 게이트 전극(220)에 각각 연결되도록 형성한다. The pixel electrode 700 is formed to be connected to the drain electrode 540 through a contact hole formed in the passivation layer 600, and the connection electrode 710 is formed in the gate insulating layer 300 and the passivation layer 600. It is formed to be connected to the gate line 200 and the gate electrode 220 through a contact hole, respectively.

도 9a 내지 도 9g는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 5b에 따른 박막 트랜지스터 기판의 제조방법에 관한 것이다. 전술한 실시예에서와 반복되는 설명은 생략하기로 한다. 9A to 9G are schematic cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to still another embodiment of the present invention, which relates to the method of manufacturing the thin film transistor substrate according to FIG. 5B. Repeated descriptions in the above embodiments will be omitted.

우선, 도 9a에서 알 수 있듯이, 기판(100) 상에 버퍼층(105)을 형성하고, 상기 버퍼층(105) 상에 반도체층(400)을 형성하고, 상기 반도체층(400) 상에 게이트 절연막(300)을 형성한다. First, as shown in FIG. 9A, a buffer layer 105 is formed on a substrate 100, a semiconductor layer 400 is formed on the buffer layer 105, and a gate insulating film () is formed on the semiconductor layer 400. 300).

다음, 도 9b에서 알 수 있듯이, 상기 게이트 절연막(300) 상에 게이트 라인용 제1 금속층(201) 및 게이트 전극용 제1 금속층(201)을 형성한다. Next, as shown in FIG. 9B, a first metal layer 201 for a gate line and a first metal layer 201 for a gate electrode are formed on the gate insulating layer 300.

상기 게이트 라인용 제1 금속층(201) 및 게이트 전극(220)용 제1 금속층(201)은 서로 연결되어 있지 않고, 서로 이격되어 있다(도 4 참조). The first metal layer 201 for the gate line and the first metal layer 201 for the gate electrode 220 are not connected to each other but are spaced apart from each other (see FIG. 4).

또한, 상기 게이트 전극(220)은 상기 제1 금속층(201) 만으로 이루어지며, 따라서, 상기 제1 금속층(201)에 의해 상기 게이트 전극(220)이 완성된다. In addition, the gate electrode 220 is formed of only the first metal layer 201, and thus, the gate electrode 220 is completed by the first metal layer 201.

다음, 도 9c에서 알 수 있듯이, 상기 게이트 라인용 제1 금속층(201) 상에 제2 금속층(202)을 형성하여 게이트 라인(200)을 완성한다. Next, as shown in FIG. 9C, the gate line 200 is completed by forming the second metal layer 202 on the first metal layer 201 for the gate line.

다음, 도 9d에서 알 수 있듯이, 상기 게이트 라인(200) 및 게이트 전극(220) 상에 층간 절연막(350)을 형성한다. Next, as shown in FIG. 9D, an interlayer insulating layer 350 is formed on the gate line 200 and the gate electrode 220.

다음, 도 9e에서 알 수 있듯이, 상기 층간 절연막(350) 상에 소스 전극(520) 및 드레인 전극(540)을 형성한다. Next, as shown in FIG. 9E, a source electrode 520 and a drain electrode 540 are formed on the interlayer insulating film 350.

다음, 도 9f에서 알 수 있듯이, 상기 소스 전극(520) 및 드레인 전극(540) 상에 보호막(600)을 형성한다. Next, as shown in FIG. 9F, the passivation layer 600 is formed on the source electrode 520 and the drain electrode 540.

상기 보호막(600)을 형성하는 공정은, 기판 전체 면에 보호막(600)을 형성한 후, 상기 드레인 전극(540)이 노출되도록 상기 보호막(600)의 소정 영역을 제거하여 콘택홀을 형성하는 공정, 및 상기 게이트 라인(200)과 게이트 전극(220)이 각각 노출되도록 상기 층간 절연막(350)과 보호막(600)의 소정 영역을 제거하여 콘택홀을 형성하는 공정을 포함하여 이루어진다.The forming of the passivation layer 600 may include forming a contact hole by forming a passivation layer 600 on the entire surface of the substrate and then removing a predetermined region of the passivation layer 600 to expose the drain electrode 540. And forming contact holes by removing predetermined regions of the interlayer insulating film 350 and the passivation layer 600 to expose the gate line 200 and the gate electrode 220, respectively.

다음, 도 9g에서 알 수 있듯이, 상기 보호막(600) 상에 화소 전극(700) 및 연결 전극(710)을 형성한다. Next, as shown in FIG. 9G, the pixel electrode 700 and the connection electrode 710 are formed on the passivation layer 600.

상기 화소 전극(700)은 상기 보호막(600)에 형성된 콘택홀을 통해서 상기 드레인 전극(540)과 연결되도록 형성하고, 상기 연결 전극(710)은 상기 층간 절연막(350)과 보호막(600)에 형성된 콘택홀을 통해서 상기 게이트 라인(200) 및 게이트 전극(220)에 각각 연결되도록 형성한다. The pixel electrode 700 is formed to be connected to the drain electrode 540 through a contact hole formed in the passivation layer 600, and the connection electrode 710 is formed in the interlayer insulating layer 350 and the passivation layer 600. It is formed to be connected to the gate line 200 and the gate electrode 220 through a contact hole, respectively.

100: 기판 200: 게이트 라인
201: 제1 금속층 202: 제2 금속층
220: 게이트 전극 300: 게이트 절연막
350: 층간 절연막 400: 반도체층
500: 데이터 라인 520: 소스 전극
540: 드레인 전극 600: 보호막
700: 화소 전극 710: 연결 전극100: substrate 200: gate line
201: first metal layer 202: second metal layer
220: gate electrode 300: gate insulating film
350: interlayer insulating film 400: semiconductor layer
500: data line 520: source electrode
540: drain electrode 600: protective film
700: pixel electrode 710: connecting electrode

Claims (10)

기판;
상기 기판 상에서 서로 교차 배열되어 화소 영역을 정의하는 게이트 라인 및 데이터 라인;
상기 게이트 라인과 연결되는 게이트 전극;
상기 데이터 라인과 연결되는 소스 전극;
상기 소스 전극과 마주하는 드레인 전극;
상기 소스 전극 및 드레인 전극 사이에 전자가 이동하는 이동 채널로 기능하는 반도체층; 및
상기 드레인 전극과 연결되는 화소 전극을 포함하여 이루어지고,
이때, 상기 게이트 라인은 제1 금속층 및 상기 제1 금속층의 상면 및 측면 상에 형성된 제2 금속층을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판. Board;
A gate line and a data line crossing each other on the substrate to define a pixel area;
A gate electrode connected to the gate line;
A source electrode connected to the data line;
A drain electrode facing the source electrode;
A semiconductor layer functioning as a moving channel through which electrons move between the source electrode and the drain electrode; And
A pixel electrode connected to the drain electrode;
In this case, the gate line is a thin film transistor substrate comprising a first metal layer and a second metal layer formed on the upper surface and side surfaces of the first metal layer. 제1항에 있어서,
상기 게이트 전극은 상기 제1 금속층으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판. The method of claim 1,
The gate electrode is a thin film transistor substrate, characterized in that made of the first metal layer. 제1항에 있어서,
상기 게이트 전극은 연결 전극을 통해서 상기 게이트 라인과 연결되어 있는 것을 특징으로 하는 박막 트랜지스터 기판. The method of claim 1,
And the gate electrode is connected to the gate line through a connection electrode. 제3항에 있어서,
상기 연결 전극은 상기 화소 전극과 동일한 재료로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판. The method of claim 3,
And the connection electrode is made of the same material as the pixel electrode. 제1항에 있어서,
상기 제2 금속층의 두께가 상기 제1 금속층의 두께보다 두꺼운 것을 특징으로 하는 박막 트랜지스터 기판. The method of claim 1,
The thickness of the second metal layer is a thin film transistor substrate, characterized in that the thickness of the first metal layer. 기판 상에 게이트 라인을 형성하는 공정;
상기 게이트 라인과 교차 배열되는 데이터 라인, 상기 데이터 라인과 연결되는 소스 전극, 및 상기 소스 전극과 마주하는 드레인 전극을 형성하는 공정;
상기 소스 전극 및 드레인 전극 사이에 전자가 이동하는 이동 채널로 기능하는 반도체층을 형성하는 공정; 및
상기 드레인 전극과 연결되는 화소 전극을 형성하는 공정을 포함하여 이루어지고,
이때, 상기 게이트 라인을 형성하는 공정은, 제1 금속층을 패턴 형성하는 공정, 및 도금법으로 상기 제1 금속층의 상면 및 측면 상에 제2 금속층을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. Forming a gate line on the substrate;
Forming a data line intersecting the gate line, a source electrode connected to the data line, and a drain electrode facing the source electrode;
Forming a semiconductor layer functioning as a moving channel through which electrons move between the source electrode and the drain electrode; And
Forming a pixel electrode connected to the drain electrode;
In this case, the forming of the gate line may include forming a first metal layer by patterning, and forming a second metal layer on the top and side surfaces of the first metal layer by a plating method. Method of manufacturing a substrate. 제6항에 있어서,
상기 게이트 라인을 형성하는 공정시 상기 제1 금속층으로 이루어진 게이트 전극을 형성하는 공정을 추가로 수행하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The method according to claim 6,
And forming a gate electrode made of the first metal layer in the process of forming the gate line. 제7항에 있어서,
상기 게이트 라인과 상기 게이트 전극을 연결하는 연결 전극을 형성하는 공정을 추가로 수행하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.The method of claim 7, wherein
And forming a connection electrode connecting the gate line and the gate electrode. 제8항에 있어서,
상기 연결 전극을 형성하는 공정은 상기 화소 전극을 형성하는 공정과 동시에 수행하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. 9. The method of claim 8,
And forming the connection electrode at the same time as forming the pixel electrode. 제6항에 있어서,
상기 제2 금속층은 상기 제1 금속층의 두께보다 두껍게 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The method according to claim 6,
And the second metal layer is formed thicker than the thickness of the first metal layer.
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