KR20120122635A - Method for fabricating stack package - Google Patents

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KR20120122635A
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Abstract

PURPOSE: A method for manufacturing a laminate package is provided to improve the electric property of the laminate package by minimizing a heating process. CONSTITUTION: A metal layer including tin is formed on one side of a first chip with a first through electrode(110). A second chip with a second through electrode(210) is laminated to locate the second through electrode at an area corresponding to the first through electrode. An intermetal compound is formed on an interface between the first through electrode and the second through electrode by thermally processing a laminate structure including the first chip and the second chip. The metal layer including the tin is removed except the intermetal compound.

Description

적층 패키지 제조방법{Method for fabricating stack package}Method for fabricating stack package {Method for fabricating stack package}

본 발명은 적층 패키지 제조방법에 관한 것으로서, 보다 상세하게는 적층 패키지의 제조수율 향상 및 전기적 특성 향상이 가능한 적층 패키지 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a laminated package, and more particularly, to a method for manufacturing a laminated package capable of improving the production yield and electrical properties of the laminated package.

최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법과, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 전자의 경우 많은 노력, 자본 및 시간이 소요되지만, 후자의 경우에는 패키징(packaging)하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다. 또한 후자의 경우, 전자보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있기 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.Recently, with the miniaturization, high performance of electronic products, and the increase in demand for mobile mobile products, the demand for ultra-large-capacity semiconductor memories is increasing. In general, a method of increasing a storage capacity of a semiconductor memory includes a method of increasing a storage density of a semiconductor memory by increasing the degree of integration of a semiconductor chip, and a method of mounting and assembling several semiconductor chips in one semiconductor package. While the former requires a lot of effort, capital and time, the latter can easily increase the storage capacity of the semiconductor memory by only changing the packaging method. In the latter case, there are many advantages in terms of capital, R & D effort, and development time, compared to the former. Therefore, semiconductor memory manufacturers use a multi chip package in which several semiconductor chips are mounted in one semiconductor package. Efforts have been made to increase the storage capacity of semiconductor memory devices.

하나의 반도체 패키지 내부에 복수 개의 반도체 칩을 실장하는 방법으로 반도체 칩을 수직으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)가 있다. 적층 칩 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있는데, 이를 해결하기 위해 관통전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통전극을 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통전극을 형성한 후 이 관통전극에 의해 수직으로 칩들간에 물리적 및 전기적 연결이 이루어지도록 한 구조를 취하고 있다.There is a stack type multi chip package for stacking and packaging semiconductor chips vertically by mounting a plurality of semiconductor chips in one semiconductor package. Multi-layer chip package technology can reduce the manufacturing cost of the package through a simplified process and have advantages such as mass production, while lacking a wiring space for electrical connection inside the package due to the increase in the number and size of the stacked chips. In order to solve this problem, a package structure using a through silicon via (TSV) has been proposed. The package employing the through electrode has a structure in which a through electrode is formed in each chip at the wafer stage, and then the physical and electrical connection between the chips is made vertically by the through electrode.

관통전극을 이용한 적층 패키지 구현시, 하나의 반도체 칩을 쌓을 때마다 열과 압력을 가해 적층되는 반도체 칩의 관통전극을 전기적으로 연결시키고 있다. 그러나 이러한 방법은 하나의 칩 적층시마다 가해지는 열과 압력에 의해 반도체 칩의 변형, 스트레스가 발생하고 이는 최종 제품의 불량 및 전기적 특성의 저하로 나타나고 있다.In the implementation of the stack package using the through electrodes, the through electrodes of the stacked semiconductor chips are electrically connected by applying heat and pressure each time one semiconductor chip is stacked. However, in this method, deformation and stress of the semiconductor chip are generated by heat and pressure applied to each chip stack, which results in defects of the final product and deterioration of electrical characteristics.

본 발명의 목적은 적층 패키지의 제조수율 향상 및 전기적 특성 향상이 가능한 적층 패키지 제조방법을 제공하는 것이다.An object of the present invention is to provide a method for manufacturing a laminated package capable of improving the yield and electrical properties of the laminated package.

본 발명의 일 실시예에 따른적층 패키지 제조방법은 제1관통전극이 형성된 제1칩의 일면에 주석을 포함하는 금속층을 형성하는 단계, 상기 제1관통전극에 대응하는 위치에 제2관통전극이 위치하도록 상기 제2관통전극이 형성된 제2칩을 적층하는 단계, 상기 제1칩과 제2칩을 포함하는 적층 구조물을 열처리하여 상기 제1관통전극과 제2관통전극의 계면에 금속간화합물을 형성하는 단계 및 상기 금속간화합물을 제외한 상기 주석을 포함하는 금속층을 제거하는 단계를 포함한다.In a method of manufacturing a laminated package according to an embodiment of the present invention, forming a metal layer including tin on one surface of a first chip on which a first through electrode is formed, wherein a second through electrode is disposed at a position corresponding to the first through electrode. Stacking a second chip having the second through electrode formed thereon, and heat treating the stack structure including the first chip and the second chip to form an intermetallic compound at an interface between the first through electrode and the second through electrode; Forming and removing the metal layer including the tin except for the intermetallic compound.

상기 제1관통전극과 제2관통전극은 구리를 포함할 수 있다.The first through electrode and the second through electrode may include copper.

상기 제1관통전극이 형성된 제1칩의 일면에 주석을 포함하는 금속층을 형성하는 단계는 주석을 포함하는 금속을 전기도금하는 단계 또는 주석을 포함하는 금속 페이스트를 도포하는 단계를 포함할 수 있다.Forming a metal layer containing tin on one surface of the first chip on which the first through electrode is formed may include electroplating a metal including tin or applying a metal paste including tin.

상기 주석을 포함하는 금속층은 주석(Sn) 외에 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 인듐(In), 납(Pb), 비스무스(Bi) 또는 아연(Zn) 중 어느 하나 이상을 더 포함할 수 있다.The metal layer including tin may include gold (Au), silver (Ag), copper (Cu), aluminum (Al), indium (In), lead (Pb), bismuth (Bi), or zinc (Zn) in addition to tin (Sn). It may further include any one or more of).

상기 제1칩과 제2칩을 포함하는 적층 구조물을 열처리하여 상기 제1관통전극과 제2관통전극의 계면에 금속간화합물을 형성하는 단계에서, 상기 열처리는 120℃ ~ 330℃에서 수행될 수 있다.In the step of forming the intermetallic compound at the interface between the first through electrode and the second through electrode by heat-treating the stacked structure including the first chip and the second chip, the heat treatment may be performed at 120 ℃ ~ 330 ℃ have.

상기 제1칩과 제2칩을 포함하는 적층 구조물을 열처리하여 상기 제1관통전극과 제2관통전극의 계면에 금속간화합물을 형성하는 단계에서, 상기 열처리와 동시에 상기 제1관통전극 및 제2관통전극에 전류를 인가할 수 있다.Heat-treating the stacked structure including the first chip and the second chip to form an intermetallic compound at an interface between the first through electrode and the second through electrode, and simultaneously with the heat treatment, the first through electrode and the second through A current can be applied to the through electrode.

상기 인가되는 전류는 1.0×104A/cm2 ~ 10.0×104A/cm2일 수 있다.The applied current may be 1.0 × 10 4 A / cm 2 to 10.0 × 10 4 A / cm 2 .

상기 금속간화합물을 제외한 상기 주석을 포함하는 금속층을 제거하는 단계는 염산 용액에 의한 습식 에칭으로 수행될 수 있다.Removing the metal layer including the tin except the intermetallic compound may be performed by wet etching with a hydrochloric acid solution.

상기 염산 용액의 농도는 2wt% ~ 20wt%일 수 있다.The concentration of the hydrochloric acid solution may be 2wt% ~ 20wt%.

본 발명의 적층 패키지 제조방법은 적층 패키지의 제조시의 가열 공정을 최소화함으로써 적층 패키지의 제조수율 향상 및 전기적 특성 향상이 가능한 장점이 있다.Laminated package manufacturing method of the present invention has the advantage that the production yield improvement and electrical properties of the laminated package can be improved by minimizing the heating process in the manufacture of the laminated package.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 적층 패키지의 제조방법을 나타낸 공정 단면도이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a laminated package according to an embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 막(층) 및 영역들의 두께는 명확성을 기하기 위하여 과장될 수 있다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. In addition, in the drawings, the thicknesses of the films (layers) and regions may be exaggerated for clarity.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 적층 패키지의 제조방법을 나타낸 공정 단면도이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a laminated package according to an embodiment of the present invention.

도 1을 참조하면, 제1관통전극(110)이 형성된 반도체 칩(100)을 준비한다. 상기 반도체 칩(100)은 실리콘 웨이퍼일 수 있으며, 상기 트랜지스터 등 소정의 반도체 소자가 형성된 실리콘 웨이퍼일 수 있다. 한편, 이후에 적층되는 다른 반도체 칩들과의 구별을 위해 제1칩(100)이라 칭하기로 한다.Referring to FIG. 1, a semiconductor chip 100 having a first through electrode 110 is prepared. The semiconductor chip 100 may be a silicon wafer, and may be a silicon wafer on which a predetermined semiconductor element such as the transistor is formed. On the other hand, it will be referred to as the first chip 100 to distinguish it from other semiconductor chips stacked later.

제1관통전극(110)은 하나 이상의 관통전극을 포함할 수 있다. 본 발명에서는 복수를 의미하는 접미사 '들'을 기재하지 않더라도 복수를 포함하는 의미로 사용하도록 한다. 즉, '제1관통전극'이라 기재되어 있어도 이는 복수 개의 관통전극으로 이루어질 수 있다. 도면에는 제1-1관통전극(111), 제1-2관통전극(112) 및 제1-3관통전극(113)을 나타내었으나 관통전극의 갯수 및 형태는 일례에 불과하다.The first through electrode 110 may include one or more through electrodes. In the present invention, even if the suffix 's' meaning plural is not described, the plural means is used. That is, even though it is described as a 'first through electrode', it may be composed of a plurality of through electrodes. In the drawing, the 1-1 through electrode 111, the 1-2 through electrode 112, and the 1-3 through electrode 113 are shown, but the number and shape of the through electrodes are only an example.

제1관통전극(110)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 또는 몰리브덴(Mo) 중 어느 하나 이상을 포함하는 단층막 또는 다층막일 수 있다. 바람직하게는 텅스텐 또는 구리를 포함하는 단층막 또는 다층막일 수 있다. The first through electrode 110 includes gold (Au), silver (Ag), copper (Cu), aluminum (Al), nickel (Ni), tungsten (W), titanium (Ti), platinum (Pt), and palladium ( Pd), tin (Sn), lead (Pb), zinc (Zn), indium (In), cadmium (Cd), chromium (Cr) or molybdenum (Mo) may be a single layer or a multilayer film have. Preferably, it may be a single layer film or a multilayer film containing tungsten or copper.

상기 제1관통전극(110)은 통상의 제조방법을 통해 제작할 수 있다. 즉, 관통홀을 형성하고 상기 관통홀에 도전성 물질을 매립하여 형성할 수 있다. 관통홀은 DRIE(Deep Reactive Ion Ethching) 공정 또는 UV 레이저를 이용하여 형성할 수 있다. DRIE는 SF6를 사용하여 실리콘을 에칭시키고, CF2막으로 관통홀의 측면을 보호하여(passivation) 이방성 에칭(anisotropic etching)을 하는 방법을 사용할 수 있다. 이후, 무전해 도금, 전기도금, 화학기상증착(CVD: Chemical Vapor Deposition), 스퍼터링(sputtering) 등을 사용하여 관통홀을 매립하는 도전층을 형성할 수 있다. 일례로, 화학기상증착에 의해 금속 시드층을 형성한 후 구리 전기도금으로 관통홀을 매립할 수 있다.
The first through electrode 110 may be manufactured through a conventional manufacturing method. That is, a through hole may be formed and a conductive material may be embedded in the through hole. The through hole may be formed using a deep reactive ion etching (DRIE) process or a UV laser. DRIE may use a method of etching silicon using SF 6 and anisotropic etching by passivation of the side surface of the through hole with a CF 2 film. Subsequently, electroconductive plating, electroplating, chemical vapor deposition (CVD), sputtering, or the like may be used to form a conductive layer filling the through hole. For example, after forming the metal seed layer by chemical vapor deposition, the through hole may be filled with copper electroplating.

도 2를 참조하면, 상기 제1관통전극이 형성된 제1칩의 일면에 주석(Sn)을 포함하는 금속층(150')을 형성한다. 금속층은 그 상부와 하부에 적층되는 관통전극 간에 금속간 화합물을 형성할 수 있는 금속인 주석을 포함하는 것이 바람직하다.Referring to FIG. 2, a metal layer 150 ′ including tin (Sn) is formed on one surface of the first chip on which the first through electrode is formed. The metal layer preferably includes tin, which is a metal capable of forming an intermetallic compound between the upper and lower through electrodes stacked thereon.

즉, 주석(Sn) 또는 주석을 포함하는 금속층일 수 있는데, 주석을 포함하는 금속층으로 주석에 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 인듐(In), 납(Pb), 비스무스(Bi) 또는 아연(Zn) 중 어느 하나 이상이 포함된 금속층일 수 있다.That is, it may be tin (Sn) or a metal layer containing tin, and the metal layer containing tin includes gold (Au), silver (Ag), copper (Cu), aluminum (Al), indium (In), and lead in tin. It may be a metal layer containing any one or more of (Pb), bismuth (Bi) or zinc (Zn).

상기 주석을 포함하는 금속층(150')은 전기도금 또는 스크린 프린팅(screen printing)에 의해 형성될 수 있다. The metal layer 150 ′ including the tin may be formed by electroplating or screen printing.

주석(Sn) 전기도금을 위한 도금욕은 수용성 주석염, 유기산 또는 무기산 등을 포함할 수 있다. 수용성 주석염에 제한이 있는 것은 아니다. 예를 들어, 메탄술폰산 주석, 이세티온산 주석, 인산 주석, 염화 주석, 황산 주석, 브롬화 주석, 요오드화 주석, 피로인산 주석, 아세트산 주석, 시트르산 주석, 타르타르산 주석, 포름산 주석 등을 들 수 있다.The plating bath for tin (Sn) electroplating may include a water-soluble tin salt, an organic acid or an inorganic acid. There is no limit to the water soluble tin salt. For example, methanesulfonic acid tin, isethionate tin, tin phosphate, tin chloride, tin sulfate, tin bromide, tin iodide, tin pyrophosphate, tin acetate, tin citrate, tin tartarate, tin formate, etc. are mentioned.

유기산 또는 무기산으로는 황산, 염산, 질산, 인산, 불화수소산, 유기 술폰산, 카르복실산, 포스폰산 등을 들 수 있다. 유기산 또는 무기산에 의해 도금욕의 pH를 강산성(pH 1 이하)으로 수산화주석(Sn(OH)2)의 생성을 억제할 수 있다. 한편, 강산성의 도금욕에 의해 반도체 칩 등의 침식이 발생할 수 있으므로 도금욕의 pH를 약산성(pH 2 ~ pH 6)으로 유지시킬 수 있다. 다만, 도금욕의 pH가 약산성인 경우 전술한 수산화주석이 생성되므로 이를 방지하기 위해 알칼리 카보네이트(alkali carbonate) 또는 알칼리 바이카보네이트(alkali bicarbonate), 예를 들어 NaHCO3, Li2CO3, CsHCO3 등을 첨가할 수 있다.Examples of the organic acid or inorganic acid include sulfuric acid, hydrochloric acid, nitric acid, phosphoric acid, hydrofluoric acid, organic sulfonic acid, carboxylic acid, and phosphonic acid. The production of tin hydroxide (Sn (OH) 2 ) can be suppressed by the organic acid or the inorganic acid with the pH of the plating bath being strongly acidic (pH 1 or less). On the other hand, since the erosion of semiconductor chips and the like may occur by the strongly acidic plating bath, the pH of the plating bath may be maintained at a weak acidity (pH 2 to pH 6). However, when the pH of the plating bath is weakly acidic, the above-described tin hydroxide is generated, so to prevent this, alkali carbonate or alkali bicarbonate, for example, NaHCO 3 , Li 2 CO 3 , CsHCO 3, etc. Can be added.

도 3을 참조하면, 관통전극의 위치를 대응시켜 제1칩(100) 위에 하나 이상의 반도체 칩을 적층할 수 있다. 도면에는 예시적으로 2개의 반도체 칩을 적층한 상태를 나태낸 것이나 적층되는 반도체 칩의 갯수에 제한이 있는 것은 아니다.Referring to FIG. 3, one or more semiconductor chips may be stacked on the first chip 100 by corresponding positions of the through electrodes. In the drawings, a state in which two semiconductor chips are stacked by way of example is not limited, but the number of stacked semiconductor chips is not limited.

제1칩(100)에는 제1관통전극(110)이 존재할 수 있으며, 제2칩(200)에는 제2관통전극(210)이 존재할 수 있으며, 제3칩(300)에는 제3관통전극이 존재할 수 있다. 제1칩(100) 상에 제1금속접착층(150')을 형성하고, 상기 제1금속접착층(150') 상에 제2칩(200)을 적층하되, 제1-1관통전극(111) 상에 제2-1관통전극(211)이, 제1-2관통전극(112) 상에 제2-2관통전극(212)이, 제1-3관통전극(112) 상에 제2-3관통전극(213)이 위치하도록 정렬하여 제2칩(200)을 적층할 수 있다. 제3칩(300)도 제2금속접착층(250')을 형성한 뒤 마찬가지로 정렬하여 적층할 수 있다.
The first through electrode 110 may be present in the first chip 100, the second through electrode 210 may exist in the second chip 200, and the third through electrode may be present in the third chip 300. May exist. A first metal adhesive layer 150 ′ is formed on the first chip 100, and a second chip 200 is stacked on the first metal adhesive layer 150 ′. The 2-1 through-electrode 211 on, the 2-2 through-electrode 212 on the 1-2 through-electrode 112, and the 2-3 through the 1-3 through-electrode 112. The second chip 200 may be stacked by arranging the through electrodes 213 to be positioned. After forming the second metal adhesive layer 250 ′, the third chip 300 may be similarly stacked and stacked.

도 4를 참조하면, 제1칩(100), 제2칩(200) 및 제3칩(300) 등을 포함하는 적층 구조물을 열처리하여 제1관통전극(110)과 제2관통전극(210)의 계면 및 제2관통전극(210)과 제3관통전극(310)의 계면에 금속간화합물(intermetallic compound, 150, 250)을 형성할 수 있다.Referring to FIG. 4, the first through electrode 110 and the second through electrode 210 may be thermally treated by stacking a stacked structure including the first chip 100, the second chip 200, the third chip 300, and the like. Intermetallic compounds 150 and 250 may be formed at the interface between the second through electrode 210 and the interface between the second through electrode 210 and the third through electrode 310.

즉, 제1-1관통전극(111)과 제2-1관통전극(211)의 계면에 제1-1금속간화합물(151), 제1-2관통전극(112)과 제2-2관통전극(212)의 계면에 제1-2금속간화합물(152), 제1-3관통전극(113)과 제2-3관통전극(213)의 계면에 제1-3금속간화합물(151)을 생성할 수 있다. 그 밖의 금속간화합물(250)의 생성도 마찬가지이므로 자세한 설명을 생략하도록 한다.That is, the first-first intermetallic compound 151, the first-second intermetallic compound 112, and the second-second through-hole at the interface between the first-first through electrode 111 and the second-first through electrode 211. The intermetallic compound 152 at the interface of the electrode 212, the intermetallic compound 151 at the interface of the 1-3 through electrode 113 and the 2-3 through electrode 213. Can be generated. The same is true for the production of other intermetallic compounds 250, so detailed description thereof will be omitted.

열처리 온도는 금속층(150', 250')과 관통전극(110, 210, 310)을 구성하는 물질의 종류, 두께 등에 따라 달라질 수 있으나, 120℃ ~ 330℃에서 열처리하는 것이 유효할 수 있으며, 250℃ ~ 330℃에서 열처리 하는 것이 보다 유효할 수 있다. 열처리 시간은 수십 분 내지 수백 시간일 수 있다.The heat treatment temperature may vary depending on the type and thickness of the materials constituting the metal layers 150 'and 250' and the through electrodes 110, 210 and 310, but it may be effective to heat-treat at 120 ° C to 330 ° C. It may be more effective to heat treatment at ℃ ~ 330 ℃. The heat treatment time may be several tens of minutes to several hundred hours.

상기 열처리에 의해 관통전극의 계면에는 금속간화합물이 생성될 수 있는데, 예를 들어, 관통전극이 구리(Cu)로 이루어지고 금속층(150', 250')이 주석(Sn)을 포함하는 경우 Cu6Sn5, Cu3Sn과 같은 금속간화합물이 생성될 수 있으며, 상기 Cu6Sn5과 Cu3Sn이 함께 존재할 수도 있고 어느 하나만 존재할 수도 있다.An intermetallic compound may be generated at the interface of the through electrode by the heat treatment. For example, when the through electrode is made of copper (Cu) and the metal layers 150 ′ and 250 ′ include tin (Sn), Cu may be used. 6 Sn 5, which can be generated intermetallic compounds such as Cu 3 Sn, Cu 6 Sn may be present along the 5 and Cu 3 Sn, and there may be either one.

상기 열처리와 함께 전류(전압)를 인가할 수 있다. 전류를 인가하면 Cu와 Sn의 반응을 촉진하여 열처리 시간의 단축이 가능할 수 있다. 전자의 질량은 이온보다 100000배 정도 더 작지만, 연속된 운동량 전달을 통해 이온의 이동을 촉진할 수 있는데, 전류 인가시 이러한 electron wind force에 의해 금속간화합물 생성을 촉진할 수 있다. 인가되는 전류의 값에 제한이 있는 것은 아니나 1.0×104A/cm2 ~ 10.0×104A/cm2 범위일 수 있다.
A current (voltage) may be applied together with the heat treatment. Applying a current may accelerate the reaction between Cu and Sn, thereby reducing the heat treatment time. Although the mass of electrons is about 100000 times smaller than ions, it can promote the movement of ions through continuous momentum transfer, which can promote the formation of intermetallic compounds by this electron wind force upon application of current. There is no limit to the value of the applied current, but it may range from 1.0 × 10 4 A / cm 2 to 10.0 × 10 4 A / cm 2 .

도 5를 참조하면, 금속간화합물(150, 250)을 제외한 주석을 포함하는 금속층(도 4의 150', 250')을 제거하여 관통전극 간을 전기적으로 단락할 수 있다.Referring to FIG. 5, the metal layers (150 ′ and 250 ′ of FIG. 4) including tin except for the intermetallic compounds 150 and 250 may be removed to electrically short the through electrodes.

주석을 포함하는 금속층(도 4의 150', 250')의 제거는 염산 용액을 이용한 습식 에칭에 의해 수행될 수 있다. 염산 용액은 상기 열처리(aging) 후 생성되는 금속간화합물(Cu6Sn5 또는 Cu3Sn)은 제외하고 주석(Sn)만 선택적으로 에칭할 수 있다. 이때 염산 용액은 묽은 염산 용액이 바람직하며, 구체적으로 2wt% ~ 20wt%, 보다 바람직하게는 5wt% ~ 10wt%의 염산 용액을 사용할 수 있다. 상기 범위에서 주석의 선택적 에칭 특성이 우수하다.Removal of the metal layer (150 ', 250' of FIG. 4) containing tin may be performed by wet etching with hydrochloric acid solution. The hydrochloric acid solution may selectively etch only tin (Sn) except for the intermetallic compound (Cu 6 Sn 5 or Cu 3 Sn) generated after the heat treatment (aging). The hydrochloric acid solution is preferably a dilute hydrochloric acid solution, specifically 2wt% ~ 20wt%, more preferably 5wt% ~ 10wt% hydrochloric acid solution can be used. The selective etching characteristic of tin is excellent in the said range.

상술한 것과 같이, 본 발명은 관통전극을 이용하여 칩 적층시, 하나의 칩을 쌓을 때마다 가열, 가압 공정을 하는 것이 아니라 칩을 모두 적층한 후에 한번의 가열공정을 거치기 때문에 적층 패키지의 변형, 스트레스를 억제하고 최종 제품의 불량 및 전기적 특성 저하를 방지할 수 있다.As described above, in the present invention, when stacking chips by using a through electrode, the heating and pressing processes are not performed every time a single chip is stacked, and thus, the stack package is deformed due to one heating process after all the chips are stacked. It can suppress the stress and prevent the bad product and the deterioration of electrical properties.

100 : 제1칩 110 : 제1관통전극
150 : 제1금속간화합물 200 : 제2칩
210 : 제2관통전극 250 : 제2금속간화합물
300 : 제3칩100: first chip 110: first through electrode
150: first intermetallic compound 200: second chip
210: second through electrode 250: second intermetallic compound
300: third chip

Claims (9)

제1관통전극이 형성된 제1칩의 일면에 주석을 포함하는 금속층을 형성하는 단계;
상기 제1관통전극에 대응하는 위치에 제2관통전극이 위치하도록 상기 제2관통전극이 형성된 제2칩을 적층하는 단계;
상기 제1칩과 제2칩을 포함하는 적층 구조물을 열처리하여 상기 제1관통전극과 제2관통전극의 계면에 금속간화합물을 형성하는 단계; 및
상기 금속간화합물을 제외한 상기 주석을 포함하는 금속층을 제거하는 단계
를 포함하는 적층 패키지 제조방법.Forming a metal layer including tin on one surface of the first chip on which the first through electrode is formed;
Stacking a second chip on which the second through electrode is formed such that the second through electrode is positioned at a position corresponding to the first through electrode;
Heat-treating the stacked structure including the first chip and the second chip to form an intermetallic compound at an interface between the first through electrode and the second through electrode; And
Removing the metal layer including the tin except the intermetallic compound
Laminated package manufacturing method comprising a. 제1항에 있어서,
상기 제1관통전극과 제2관통전극은 구리를 포함하는 적층 패키지 제조방법.The method of claim 1,
And the first through electrode and the second through electrode comprise copper. 제1항에 있어서,
상기 제1관통전극이 형성된 제1칩의 일면에 주석을 포함하는 금속층을 형성하는 단계는 주석을 포함하는 금속을 전기도금하는 단계 또는 주석을 포함하는 금속 페이스트를 도포하는 단계를 포함하는 적층 패키지 제조방법.The method of claim 1,
Forming a metal layer containing tin on one surface of the first chip on which the first through-electrode is formed includes manufacturing a laminated package including electroplating a metal containing tin or applying a metal paste including tin. Way. 제1항에 있어서,
상기 주석을 포함하는 금속층은 주석(Sn) 외에 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 인듐(In), 납(Pb), 비스무스(Bi) 또는 아연(Zn) 중 어느 하나 이상을 더 포함하는 적층 패키지 제조방법.The method of claim 1,
The metal layer including tin may include gold (Au), silver (Ag), copper (Cu), aluminum (Al), indium (In), lead (Pb), bismuth (Bi), or zinc (Zn) in addition to tin (Sn). Laminated package manufacturing method further comprising any one or more of). 제1항에 있어서,
상기 제1칩과 제2칩을 포함하는 적층 구조물을 열처리하여 상기 제1관통전극과 제2관통전극의 계면에 금속간화합물을 형성하는 단계에서, 상기 열처리는 120℃ ~ 330℃에서 수행되는 적층 패키지 제조방법.The method of claim 1,
Heat-treating the stacked structure including the first chip and the second chip to form an intermetallic compound at an interface between the first through electrode and the second through electrode, wherein the heat treatment is performed at 120 ° C. to 330 ° C. Package manufacturing method. 제1항에 있어서,
상기 제1칩과 제2칩을 포함하는 적층 구조물을 열처리하여 상기 제1관통전극과 제2관통전극의 계면에 금속간화합물을 형성하는 단계에서, 상기 열처리와 동시에 상기 제1관통전극 및 제2관통전극에 전류를 인가하는 적층 패키지 제조방법.The method of claim 1,
Heat-treating the stacked structure including the first chip and the second chip to form an intermetallic compound at an interface between the first through electrode and the second through electrode, and simultaneously with the heat treatment, the first through electrode and the second through Method of manufacturing a laminated package for applying a current to the through electrode. 제6항에 있어서,
상기 인가되는 전류는 1.0×104A/cm2 ~ 10.0×104A/cm2인 적층 패키지 제조방법.The method according to claim 6,
The applied current is 1.0 × 10 4 A / cm 2 ~ 10.0 × 10 4 A / cm 2 Laminated package manufacturing method. 제1항에 있어서,
상기 금속간화합물을 제외한 상기 주석을 포함하는 금속층을 제거하는 단계는 염산 용액에 의한 습식 에칭으로 수행되는 적층 패키지 제조방법.The method of claim 1,
Removing the metal layer containing the tin except the intermetallic compound is a method of manufacturing a laminated package is carried out by wet etching with a hydrochloric acid solution. 제8항에 있어서,
상기 염산 용액의 농도는 2wt% ~ 20wt%인 적층 패키지 제조방법.
9. The method of claim 8,
The concentration of the hydrochloric acid solution is 2wt% ~ 20wt% laminated package manufacturing method.
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