KR20120121339A - Integrated circuit chip package and manufacturing method thereof - Google Patents

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KR20120121339A
KR20120121339A KR1020110101931A KR20110101931A KR20120121339A KR 20120121339 A KR20120121339 A KR 20120121339A KR 1020110101931 A KR1020110101931 A KR 1020110101931A KR 20110101931 A KR20110101931 A KR 20110101931A KR 20120121339 A KR20120121339 A KR 20120121339A
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시 첸 양
야 추 우
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리치테크 테크놀로지 코포레이션
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Abstract

PURPOSE: An integrated circuit and a manufacturing method thereof are provided to reduce manufacturing costs by reducing a length of a wire for wire bonding by a plurality of redistribution layers. CONSTITUTION: A lead frame(11) includes a lead frame array. The lead frame array has a plurality of conductive cells. A redistribution layer(21) is connected electrically with a first extension wire(13), respectively. Each redistribution layer includes a plurality of second extension wires. A solder array(41) includes a plurality of solder balls.

Description

집적회로 및 그의 제조방법{INTEGRATED CIRCUIT CHIP PACKAGE AND MANUFACTURING METHOD THEREOF}INTEGRATED CIRCUIT CHIP PACKAGE AND MANUFACTURING METHOD THEREOF

본 발명은 2011년 4월 26일 출원된 대만특허 TW 100114457를 우선권주장 하는 것이다.The present invention claims priority to Taiwan Patent TW 100114457 filed April 26, 2011.

본 발명은 집적회로칩 패키지(an integrated circuit (IC) chip package)와 집적회로칩의 패키징 방법에 관한 것이다.The present invention relates to an integrated circuit (IC) chip package and a method for packaging an integrated circuit chip.

도1a와 도1b는 각각 리드프레임 패키지의 단면도와 평면도를 도시한 것이다. 도1a를 참조하면 리드프레임(10)은 다수의 리드(1)를 포함한다. 상기 리드(1)는 와이어 본딩에 의한 다수의 와이어(3)를 통해 IC 칩(2)에 전기적으로 연결된다.1A and 1B show cross-sectional and plan views, respectively, of a leadframe package. Referring to FIG. 1A, the leadframe 10 includes a plurality of leads 1. The lead 1 is electrically connected to the IC chip 2 via a plurality of wires 3 by wire bonding.

도1b는 도1a에 도시된 AA'선에 의한 단면도를 도시한 것이다. 도1b를 참조하면 IC 칩(2)은 리드프레임의 다이패들에 연결되고, IC 칩(2)은 와이어 본딩에 의해 리드프레임(10)의 리드(1)에 연결된다. 그리고 몰딩 레이어(4)는 집적회로 패키지를 완성하기 위해 집적회로 리드프레임(10) 및 와이어(3)를 인캡슐레이트(encapsulates)하고 몰드한다. 상기 회로보드(6)에 리드(1)를 고정하여 IC 칩(2)은 회로보드(6)의 부분이 된다.FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. 1A. Referring to FIG. 1B, the IC chip 2 is connected to the die paddle of the lead frame, and the IC chip 2 is connected to the lead 1 of the lead frame 10 by wire bonding. The molding layer 4 encapsulates and molds the integrated circuit leadframe 10 and the wire 3 to complete the integrated circuit package. The lead 1 is fixed to the circuit board 6 so that the IC chip 2 becomes part of the circuit board 6.

최근 기술개발은 집적회로의 크기를 시링크하는 것을 요구하기 때문에 리드프레임(10) 내의 리드 사이에 피치는 줄어드는 것이 필요하다. 그러나 상술한 종래기술에서 리드프레임(10) 내의 리드 사이에 피치는 소정 한계로만 감소될 수 있고 IC 칩 패키지는 최소 크기 이하로 줄어들 수 없고 제조비용은 감소될 수 없다.Recent technological developments require sealink size of integrated circuits, so the pitch between leads in leadframe 10 needs to be reduced. However, in the above-described prior art, the pitch between the leads in the leadframe 10 can only be reduced to a certain limit, the IC chip package can not be reduced below the minimum size and the manufacturing cost cannot be reduced.

상술한 관점에서 본 발명은 IC 칩 패키지와 IC 칩 패키지의 제조방법을 제공하는 것이며, IC 칩 패키지의 크기는 효과적으로 작아지고 와이어 소비를 줄이고 IC 칩 패키지의 제조비용을 감소한다.
In view of the above, the present invention provides an IC chip package and a method for manufacturing the IC chip package, and the size of the IC chip package is effectively reduced, the wire consumption is reduced, and the manufacturing cost of the IC chip package is reduced.

본 발명의 목적은 IC 칩 패키지를 제공하고 IC 칩 패키징의 제조방법을 제공하는 것이다.It is an object of the present invention to provide an IC chip package and to provide a method for manufacturing the IC chip packaging.

상술한 목적을 달성하기 위하여 본 발명은 IC 칩을 패키징하기 위한 IC 칩 패키지(an integrated circuit (IC) chip package)에 있어서, In order to achieve the above object, the present invention provides an IC chip package (an integrated circuit (IC) chip package) for packaging an IC chip,

다수의 전도 셀을 갖는 리드 프레임 어레이를 포함하는 리드프레임과; 몇몇 전도 셀이 대응하는 제1 연장 와이어와 각각 전기적으로 연결되고, 적어도 하나의 재배포층(a redistribution layer)과; 및 각 재배포층은 다수의 제2 연장 와이어를 포함하고 제1 연장 와이어 또는 다른 재배포층의 제2 연장 와이어에 전기적으로 연결되고, 다수의 솔더 볼을 포함하는 솔더 어레이;를 포함하고 상기 리드프레임 어레이에 전기적으로 연결되는 것을 특징으로 한다.A leadframe comprising a leadframe array having a plurality of conducting cells; Several conductive cells are each electrically connected with corresponding first extension wires, each of the at least one redistribution layer; And each redistribution layer includes a plurality of second extension wires and is electrically connected to a first extension wire or a second extension wire of another redistribution layer, the solder array including a plurality of solder balls. It is characterized in that it is electrically connected to.

본 발명의 다른 목적을 달성하기 위하여 본 발명은 IC 칩을 패키징하는 제조방법에 있어서,In order to achieve another object of the present invention, the present invention is a manufacturing method for packaging an IC chip,

다수의 전도성 셀을 갖는 리드프레임 어레이를 포함하는 리드프레임을 제공하는 단계와; 몇몇 전도성 셀은 대응하는 제1 연장 와이어와 전기적으로 각각 연결되고, 적어도 하나의 재분배층을 형성하는 단계; 및 상기 재분배층은 다수의 제2 연장 와이어를 포함하고 제1 연장 와이어 또는 또 다른 재분배 층의 제2 연장 와이어에 전기적으로 각각 연결되고, 상기 리드 프레임 어레이에 다수의 솔더 볼을 포함하는 솔더 어레이를 전기적으로 연결하는 단계;를 포함하는 것을 특징으로 한다.Providing a leadframe comprising a leadframe array having a plurality of conductive cells; Some conductive cells are each electrically connected to corresponding first extension wires, forming at least one redistribution layer; And a redistribution layer comprising a plurality of second extension wires, each of which is electrically connected to a first extension wire or a second extension wire of another redistribution layer, and wherein the lead frame array comprises a plurality of solder balls. Electrically connecting; characterized in that it comprises a.

본 발명의 구체적인 실시예에서 IC 칩 패키지는 다수의 금속 본드 패드를 포함하는 금속 본드 패드 어레이와; 상기 리드프레임 어레이에 전기적으로 연결되고, 상기 금속 본드 패드 어레이를 인캡슐레이팅 하는 인캡슐레이션 층;을 부가하여 포함한다.In a specific embodiment of the present invention, an IC chip package includes: a metal bond pad array including a plurality of metal bond pads; And an encapsulation layer electrically connected to the leadframe array and encapsulating the metal bond pad array.

상기 인캡슐레이션층은 솔더 마스크를 포함한다.
The encapsulation layer includes a solder mask.

본 발명에 의한 집적회로 및 그의 제조방법에 의하면 단일 또는 다중의 재배포층에 의해 와이어-본딩을 위한 와이어의 길이를 감소하며, 제조비용이 절약되고, 그 구조가 보다 용이하게 달성되고, 와이어의 길이가 다르기 때문에 종래기술에 있어서의 어려운점이 해소될 수 있다. 본 발명은 리드 사이의 피치를 감소하고, IC 칩 패키지의 크기를 감소시킬 수 있다.According to the integrated circuit and the manufacturing method thereof according to the present invention, the length of the wire for wire-bonding is reduced by single or multiple redistribution layers, the manufacturing cost is saved, the structure is more easily achieved, and the length of the wire Since it is different, the difficulty in the prior art can be solved. The present invention can reduce the pitch between the leads and reduce the size of the IC chip package.

도1a는 종래기술에 의한 리드 프레임 패키지의 평면도를 도시한 것이고,
도1b는 종래기술에 의한 리드 프레임 패키지의 단면도를 도시한 것이고,
도2a 내지 도2f는 본 발명에 의한 제1 실시예이고,
도3은 본 발명에 의한 다른 실시예이고,
도4는 본 발명에 의한 또 다른 실시예이다.Figure 1a shows a plan view of a lead frame package according to the prior art,
Figure 1b shows a cross-sectional view of a lead frame package according to the prior art,
Figures 2a to 2f is a first embodiment according to the present invention,
3 is another embodiment according to the present invention,
4 is another embodiment according to the present invention.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. 본 발명의 목적, 작용, 효과를 포함하여 기타 다른 목적들, 특징점들, 그리고 작동상의 이점들이 바람직한 실시예의 설명에 의해 보다 명확해질 것이다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order that the present invention may be easily understood by those skilled in the art. . Other objects, features, and operational advantages, including the object, operation, and effect of the present invention will become more apparent from the description of the preferred embodiment.

도2a 내지 도2f는 본 발명에 의한 제1 실시예를 도시한 것이다. 도2a에 도시된 바와 같이 리드프레임(a lead frame,11)은 다수의 전도 셀(plural conductive cells,12)을 갖는 리드 프레임 어레이를 포함하고, 몇몇 전도 셀(12)은 대응하는 제1 연장 와이어(13)와 각각 전기적으로 연결된다. 상기 전도 셀(12)의 형상은 도면에서 환형으로 도시되지만 상기 형상은 사각형 또는 다른 임의의 형상이 될 수 있다.2A to 2F show a first embodiment according to the present invention. As shown in FIG. 2A, a lead frame 11 comprises an array of lead frames having a plurality of conductive conductive cells 12, some of which have a corresponding first extension wire. Each of which is electrically connected to (13). The shape of the conducting cell 12 is shown in the figure in an annular shape, but the shape may be square or any other shape.

도2a에 도시된 바와 같이 제1 연장 와이어(13)의 모든 단부는 리드프레임(11)의 단부에 연장되고 이것은 단지 본 발명을 한정하는 것은 아니다. 상기 제1 연장 와이어(13)가 상기 리드프레임(11)으로 형성된 재배포층의 형태와 매칭하는 한(즉, 적절하게 전기적으로 연결되는 한), 상기 제1 연장 와이어(13)의 형태는 적합한 위치에서 제1 연장 와이어(13)의 단부를 위치시키는 것과 같이 다른 형태로 구비될 수 있다.As shown in Fig. 2A, all the ends of the first extension wire 13 extend to the ends of the leadframe 11, which does not only limit the present invention. As long as the first extension wire 13 matches the shape of the redistribution layer formed from the leadframe 11 (ie, as long as it is properly electrically connected), the shape of the first extension wire 13 is in a suitable position. In other embodiments, such as to position the end of the first extension wire (13).

그리고 도2b에 도시된 바와 같이, 각 재배포층(a redistribution layer,21)은 다수의 제2 연장 와이어(22)를 포함하고, 각각의 제2 연장 와이어(22)는 제1 단부(221)와 제2 단부(222)를 갖는다.As shown in FIG. 2B, each redistribution layer 21 includes a plurality of second extension wires 22, each second extension wire 22 having a first end 221. Has a second end 222.

구체적인 실시예에서 제2 단부(222)는 각각 상기 리드프레임(11)의 제1 연장 와이어(13)의 대응 단부와 전기적으로 연결될 수 있다. 본 발명에 의하면 하나 또는 그 이상의 재배포층(21)이 형성될 수 있다. 그러나 상부층과 하부층 사이에 관계를 보다 용이하게 이해하도록 도면에서 간단하게 하나의 재배포층(21)이 실시예에서 이용될 수 있다.In a specific embodiment, the second end 222 may be electrically connected to the corresponding end of the first extension wire 13 of the lead frame 11, respectively. According to the present invention, one or more redistribution layer 21 may be formed. However, one redistribution layer 21 may be used in the embodiment simply in the drawings to more easily understand the relationship between the top and bottom layers.

다른 실시예에서 다중 재배포층(21)이 제공되며, 제2 연장 와이어(22)의 형태는, 다른 재배포층(21)의 제2 연장 와이어(22)가 또 다른 것과 전기적으로 적합하게 연결되거나 상기 전도셀(12)을 위한 바람직한 전기적 연결을 제공하기 위하여 리드프레임(11)의 제1 연장 와이어(13)에 적합하게 연결되면, 임의적으로 구비될 수 있다.In another embodiment multiple redistribution layers 21 are provided, wherein the shape of the second extension wires 22 is such that the second extension wires 22 of another redistribution layer 21 are electrically suitably connected to one another or are If properly connected to the first extension wire 13 of the leadframe 11 to provide the desired electrical connection for the conduction cell 12, it may be provided optionally.

그리고 도2를 참조하면 재배포층(21)이 리드프레임(11)에 형성되고, 상기 재배포층(21)이 리드프레임(11)에 전기적으로 연결된 후에, IC 칩(2)이 상기 재배포층(21)에 위치되며, 상기 IC 칩(2)은 다중 칩 본드 패드(31)를 가지며, 제2 연장 와이어(22)의 제1 단부(221)에 전기적으로 연결된다.2, after the redistribution layer 21 is formed on the leadframe 11 and the redistribution layer 21 is electrically connected to the leadframe 11, the IC chip 2 is connected to the redistribution layer 21. ), The IC chip 2 has a multi-chip bond pad 31 and is electrically connected to the first end 221 of the second extension wire 22.

평면도에서 제2 연장 와이어(22)의 제2 단부(222)는 각각 제1 연장 와이어(13)의 단부와 중첩된다. 상기 와이어의 형태는 보다 용이하고 개선된 전기적 연결이며, 이후의 바람직한 실시예에서 설명될 것이다. 상기 제2 연장 와이어(22)의 제1 단부는 칩 본드 패드(31)에 용이하고 개선되게 전기적으로 연결되도록 IC 칩 주변에 바람직하게 위치된다.In the plan view, the second ends 222 of the second extension wires 22 respectively overlap with the ends of the first extension wires 13. The form of the wire is an easier and improved electrical connection, which will be described later in the preferred embodiment. The first end of the second extension wire 22 is preferably located around the IC chip to be easily and improved electrically connected to the chip bond pad 31.

도2d 를 참조하면 상기 칩 본드 패드(31)는 와이어(13)에 의한 와이어-본딩 또는 범프(bump,53)에 의한 플립-칩 연결에 의해 제2 연장 와이어(22)의 대응 제1 단부(221)에 전기적으로 연결된다. 도2e는 도2d에서 단면선 BB'를 따른 단면도를 도시한 것이다. 상기 IC 칩(2)은 분배층(21)에 결합되고, 와이어-본딩 공정 후에 상기 IC 칩(2)은 분배층(21)의 제2 연장 와이어(22)의 제1 단부에 전기적으로 연결된다.Referring to FIG. 2D, the chip bond pad 31 is connected to the corresponding first end of the second extension wire 22 by wire-bonding by wire 13 or by flip-chip connection by bump 53. 221 is electrically connected. FIG. 2E shows a sectional view along section line BB 'in FIG. 2D. The IC chip 2 is coupled to the distribution layer 21, and after the wire-bonding process, the IC chip 2 is electrically connected to the first end of the second extension wire 22 of the distribution layer 21. .

도2f는 도2d에서 단면선 BB'를 따른 단면도를 도시한 것이다. 상기 IC 칩(2)은 플립-칩 연결 공정에 의해 분배층(21)의 제2 연장 와이어(22)의 제1 단부(221)에 전기적으로 연결된다. 이 때 몰딩 레이어(a molding layer,4)가 재배포층(21)과 IC 칩(2)을 인캡슐레이트(encapsulates) 한다. 상기 연장 와이어(22)의 제2 단부(222)는 연결층(51)의 연결 플러그(52)를 통해 각각 리드 프레임(11)의 제1 연장 와이어(22)의 단부에 전기적으로 연결된다. 이후에 솔더 어레이(a solder array,41)의 다중 솔더 볼(multiple solder balls, 42)은 IC 칩 패키지를 완성하기 위해 각각 전도셀(12)에 전기적으로 연결된다.FIG. 2F shows a cross section along section line BB ′ in FIG. 2D. The IC chip 2 is electrically connected to the first end 221 of the second extension wire 22 of the distribution layer 21 by a flip-chip connection process. At this time, a molding layer 4 encapsulates the redistribution layer 21 and the IC chip 2. The second end 222 of the extension wire 22 is electrically connected to the end of the first extension wire 22 of the lead frame 11, respectively, via the connection plug 52 of the connection layer 51. Thereafter, the multiple solder balls 42 of the solder array 41 are electrically connected to the conductive cells 12, respectively, to complete the IC chip package.

도3은 본 발명에 의한 다른 실시예이다.3 is another embodiment according to the present invention.

상기 실시예는 제1 실시예와는 다르게, 실시예에서 IC 칩 패키지는, 리드 프레임(11)과 솔더 어레이(41) 사이의 금속 본드 패드 어레이와; 상기 금속 본드 패드 어레이를 인캡슐레이팅 하기 위한 인캡슐레이션 층(an encapsulation layer,15)를 부가하여 포함한다. 상기 금속 본드 패드 어레이는 다중의 금속 본드 패드(14)를 포함하고, 상기 다중의 금속 본드 패드(14)는 각각의 리드 프레임 어레이의 다중 전도셀(12)에 전기적으로 연결된다. 상기 인캡슐레이션 층(15)은 솔더 마스크에 한정되지 않는다.This embodiment is different from the first embodiment, in which the IC chip package comprises: a metal bond pad array between the lead frame 11 and the solder array 41; And an encapsulation layer 15 for encapsulating the metal bond pad array. The metal bond pad array includes multiple metal bond pads 14, which are electrically connected to multiple conductive cells 12 of each lead frame array. The encapsulation layer 15 is not limited to a solder mask.

도4는 본 발명에 의한 또 다른 실시예이다. 4 is another embodiment according to the present invention.

위 실시예에는 제1 실시예와는 다르게 실시예에서 다중의 재배포층(multiple redistribution layers,21)을 포함한다. 상기 다중의 재배포층(21)은 다중 연결층(51)에 의해 서로, 본드 패드(31) 및 제1 연장 와이어(13)에 전기적으로 연결된다.Unlike the first embodiment, the above embodiment includes multiple redistribution layers 21 in the embodiment. The multiple redistribution layers 21 are electrically connected to each other, the bond pads 31 and the first extension wires 13 by the multiple connection layers 51.

본 발명은 단일 또는 다중의 재배포층에 의해 와이어-본딩을 위한 와이어의 길이를 감소하며, 제조비용이 절약되고, 그 구조가 보다 용이하게 달성되고, 와이어의 길이가 다르기 때문에 종래기술에 있어서의 어려운점이 해소되었다. 본 발명은 리드 사이의 피치를 감소하고, IC 칩 패키지의 크기를 감소시킬 수 있다.
The present invention is difficult in the prior art because the length of the wire for wire-bonding is reduced by single or multiple redistribution layers, the manufacturing cost is saved, the structure is more easily achieved, and the length of the wire is different. The point has been resolved. The present invention can reduce the pitch between the leads and reduce the size of the IC chip package.

참고로 본 발명의 구체적인 실시예는 여러가지 실시 가능한 예 중에서 당업자의 이해를 돕기 위하여 가장 바람직한 실시예를 선정하여 제시한 것일 뿐, 본 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예가 가능함을 밝혀 둔다.For reference, the specific embodiments of the present invention are only presented by selecting the most preferred embodiments to help those skilled in the art from the various possible examples, and the technical spirit of the present invention is not necessarily limited or limited only by the embodiments. In addition, various changes, additions and changes are possible within the scope without departing from the technical spirit of the present invention, as well as other embodiments of the present disclosure.

예를 들면 본 발명에서 리드 프레임, 솔더 어레이 또는 금속 본드 패드 어레이는 사각형 이외에 다른 형태로 구비될 수 있다. For example, in the present invention, the lead frame, the solder array, or the metal bond pad array may be provided in a form other than a square.

또 다른 예를 들면 칩 본드 패드는 에지 이외에 IC 칩의 다른 위치에 마련될 수 있다.As another example, the chip bond pads may be provided at other positions of the IC chip in addition to the edges.

상술한 바와 같이 본 발명은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예가 가능하며, 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예는 이하의 특허청구범위에 포함되며 동등한 것이라 할 수 있다.
As described above, the present invention may be variously changed, added, and changed within the scope not departing from the technical spirit of the present invention, as well as other exemplary embodiments, and various changes, additions, and changes may be made, of course, even. Other embodiments are included in the following claims and may be regarded as equivalents.

11 ... 리드프레임 12 ... 전도 셀
13 ... 제1 연장 와이어 15 ... 인캡슐레이션 층
2 .. IC 칩 21 ... 재배포층
22 .. 제2 연장 와이어 221 ... 제1 단부
222 ... 제2 단부 31 ... 다중 칩 본드 패드
4 ... 몰딩 레이어 41 ... 솔더 어레이
51 ... 연결층11 ... leadframe 12 ... conduction cell
13 ... first extension wire 15 ... encapsulation layer
2 .. IC chip 21 ... redistribution layer
22 .. 2nd extension wire 221 ... first end
222 ... second end 31 ... multi-chip bond pads
4 ... molding layer 41 ... solder array
51 ... connection layer

Claims (10)

IC 칩을 패키징하기 위한 집적회로 칩 패키지(an integrated circuit (IC) chip package)에 있어서,
다수의 전도 셀을 갖는 리드 프레임 어레이를 포함하는 리드프레임과;
몇몇 전도 셀이 대응하는 제1 연장 와이어와 각각 전기적으로 연결되고,
적어도 하나의 재배포층(a redistribution layer)과; 및
각 재배포층은 다수의 제2 연장 와이어를 포함하고 제1 연장 와이어 또는 다른 재배포층의 제2 연장 와이어에 전기적으로 연결되고,
다수의 솔더 볼을 포함하는 솔더 어레이;를 포함하고 상기 리드프레임 어레이에 전기적으로 연결되는 것을 특징으로 하는 IC 칩을 패키징하기 위한 집적회로 칩 패키지.In an integrated circuit (IC) chip package for packaging an IC chip,
A leadframe comprising a leadframe array having a plurality of conducting cells;
Several conducting cells are each electrically connected with corresponding first extension wires,
At least one redistribution layer; And
Each redistribution layer comprises a plurality of second extension wires and is electrically connected to a first extension wire or a second extension wire of another redistribution layer,
An integrated circuit chip package for packaging an IC chip comprising a; solder array including a plurality of solder balls; and electrically connected to the leadframe array. 제1항에 있어서,
상기 재배포층을 인캡슐레이팅 하는 몰딩레이어와 IC 칩을 부가하여 포함하는 것을 특징으로 하는 IC 칩을 패키징하기 위한 집적회로 칩 패키지.The method of claim 1,
An integrated circuit chip package for packaging an IC chip, characterized in that it further comprises a molding layer and an IC chip encapsulating the redistribution layer. 제1항에 있어서,
다수의 금속 본드 패드를 포함하는 금속 본드 패드 어레이와;
상기 리드프레임 어레이에 전기적으로 연결되고,
상기 금속 본드 패드 어레이를 인캡슐레이팅 하는 인캡슐레이션 층;을 부가하여 포함하는 것을 특징으로 하는 IC 칩을 패키징하기 위한 집적회로 칩 패키지.The method of claim 1,
A metal bond pad array comprising a plurality of metal bond pads;
Electrically connected to the leadframe array,
And an encapsulation layer that encapsulates the metal bond pad array. 제3항에 있어서,
상기 인캡슐레이션층은 솔더 마스크를 포함하는 것을 특징으로 하는 IC 칩을 패키징하기 위한 집적회로 칩 패키지.The method of claim 3,
The encapsulation layer is integrated circuit chip package for packaging an IC chip, characterized in that it comprises a solder mask. 제1항에 있어서,
상기 IC 칩은 다수의 칩 본드 패드를 포함하고, 와이어-본딩 또는 플립-칩 연결에 의해 제2 연장 와이어에 전기적으로 연결되는 것을 특징으로 하는 IC 칩을 패키징하기 위한 집적회로 칩 패키지.The method of claim 1,
And the IC chip comprises a plurality of chip bond pads, the IC chip being electrically connected to a second extension wire by wire-bonding or flip-chip connection. IC 칩을 패키징하는 제조방법에 있어서,
다수의 전도성 셀을 갖는 리드프레임 어레이를 포함하는 리드프레임을 제공하는 단계와;
몇몇 전도성 셀은 대응하는 제1 연장 와이어와 전기적으로 각각 연결되고,
적어도 하나의 재분배층을 형성하는 단계; 및
상기 재분배층은 다수의 제2 연장 와이어를 포함하고 제1 연장 와이어 또는 또 다른 재분배 층의 제2 연장 와이어에 전기적으로 각각 연결되고,
상기 리드 프레임 어레이에 다수의 솔더 볼을 포함하는 솔더 어레이를 전기적으로 연결하는 단계;를 포함하는 것을 특징으로 하는 IC 칩을 패키징하는 제조방법.In the manufacturing method for packaging the IC chip,
Providing a leadframe comprising a leadframe array having a plurality of conductive cells;
Some conductive cells are each electrically connected to corresponding first extension wires,
Forming at least one redistribution layer; And
The redistribution layer comprises a plurality of second extension wires and is each electrically connected to a second extension wire of the first extension wire or another redistribution layer,
And electrically connecting a solder array including a plurality of solder balls to the lead frame array. 제6항에 있어서,
상기 재분배 층과 IC 칩을 몰딩 층으로 인캡슐레이팅하는 단계를 부가하여 포함하는 것을 특징으로 하는 IC 칩을 패키징하는 제조방법.The method according to claim 6,
And encapsulating the redistribution layer and the IC chip into a molding layer. 제6항에 있어서,
다수의 금속 본드 패드를 포함하는 금속 본드 패드 어레이를 제공하는 단계와;상기 리드 프레임 어레이에 전기적으로 연결되며,
인캡슐레이션 레이어로 상기 금속 본드 패드 어레이를 인캡슐레이팅 하는 단계;를 포함하는 것을 특징으로 하는 IC 칩을 패키징하는 제조방법.The method according to claim 6,
Providing a metal bond pad array comprising a plurality of metal bond pads; electrically connected to the lead frame array,
Encapsulating the metal bond pad array with an encapsulation layer. 제8항에 있어서,
상기 인캡슐레이션 층은 솔더 마스크를 포함하는 것을 특징으로 하는 IC 칩을 패키징하는 제조방법.9. The method of claim 8,
And the encapsulation layer comprises a solder mask. 제6항에 있어서,
상기 IC 칩은 다수의 칩 본드 패드를 포함하고, 상기 방법은 와이어 본딩 또는 플립-칩 연결에 의해 제2 연장 와이어에 IC 칩의 칩 본드 패드를 전기적으로 연결하는 단계를 부가하여 포함하는 것을 특징으로 하는 IC 칩을 패키징하는 제조방법.

The method according to claim 6,
The IC chip comprises a plurality of chip bond pads, the method further comprising electrically connecting the chip bond pads of the IC chip to the second extension wire by wire bonding or flip-chip connection. A manufacturing method for packaging an IC chip.

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