KR20120116542A - Method for manufacturing through silicon via of semiconductor device - Google Patents

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KR20120116542A
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Abstract

PURPOSE: A manufacturing method for a through silicon via of a semiconductor device is provided to easily prevent a conductive metal from being damaged by polishing pressure since the conductive metal is not polished when a silicon surface is polished. CONSTITUTION: A back end side of a wafer(10) is back-ground until a lower end surface of a conductive metal(22) buried into the wafer is exposed. The lower end surface of the conductive metal is etched to be lower than a surface of silicon(12) at a predetermined depth. The surface of the silicon which is placed higher than the etched conductive metal is only polished into a smooth surface. A passivation film(30) for insulation is coated through the polished silicon surface and the lower end surface of the etched conductive metal. The passivation film coated by the conductive metal is removed using laser. [Reference numerals] (AA) Back grinding; (BB) Conductive metal etching; (CC) Silicon polishing; (DD) Formation of a passivation film; (EE) Conductive metal nozzle; (FF) Conductive pad attachment

Description

반도체 장치의 관통 실리콘 비아 형성 방법{Method for manufacturing through silicon via of semiconductor device}Method for manufacturing through silicon via of semiconductor device

본 발명은 반도체 장치의 관통 실리콘 비아 형성 방법에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아의 전도성금속이 웨이퍼 백그라인딩시 짓눌리며 손상되는 현상을 용이하게 방지할 수 있도록 한 반도체 장치의 관통 실리콘 비아 형성 방법에 관한 것이다.
The present invention relates to a method of forming through-silicon vias in a semiconductor device, and more particularly, to forming through-silicon vias in a semiconductor device that can easily prevent crushing and damage of the conductive metal of the through-silicon vias during wafer backgrinding. It is about a method.

반도체 집적회로의 패키징 기술중 복수개의 반도체 칩을 전기적 신호 교환 가능하게 적층시킨 적층 칩 패키지(Stack Chip Package)가 제조되고 있다.BACKGROUND OF THE INVENTION In a packaging technology of a semiconductor integrated circuit, a stacked chip package in which a plurality of semiconductor chips are stacked to exchange electrical signals is manufactured.

적층 칩 패키지의 일례로서, 적층 대상의 반도체 칩에 다수의 관통 실리콘 비아를 형성하고, 이 관통 실리콘 비아를 이용하여 여러개의 반도체 칩을 물리적 및 전기적으로 적층시킨 패키지가 제조되고 있다.As an example of a stacked chip package, a package is formed in which a plurality of through silicon vias are formed on a semiconductor chip to be stacked, and a plurality of semiconductor chips are physically and electrically stacked using the through silicon vias.

여기서, 종래의 관통 실리콘 비아를 이용하여 칩을 적층하는 방법을 첨부한 도 6을 참조로 살펴보면 다음과 같다.Here, referring to FIG. 6 attached to a method of stacking chips using a conventional through silicon via, as follows.

먼저, 웨이퍼(100) 상태의 각 칩(102)의 본딩패드(123)에서 그 인접부분에 수직홀(112)을 형성하고, 이 수직홀(112)의 표면에 절연막(미도시됨)을 형성한다.First, a vertical hole 112 is formed in the adjacent portion of the bonding pad 123 of each chip 102 in the wafer 100 state, and an insulating film (not shown) is formed on the surface of the vertical hole 112. do.

상기 절연막 상에 씨드 금속막을 형성한 상태로, 수직홀(112) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(114)인 구리 등을 매립해서 관통 실리콘 비아(116)를 형성하게 되고, 이때 칩(102)의 본딩패드와 전도성 금속(114)은 미도시되었지만 추후에 재배선(RDL:ReDistribution Line)에 의하여 전기적으로 연결된다.In the state where the seed metal film is formed on the insulating layer, a through silicon via 116 is formed by burying an electrolytic material, that is, copper, which is the conductive metal 114, through an electroplating process in the vertical hole 112. Although not shown, the bonding pads of the chip 102 and the conductive metal 114 are electrically connected by a redistribution line (RDL).

다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 관통 실리콘 비아(116)에 매립된 전도성 금속(114)의 하단부를 외부로 노출시킨다.Next, the back surface of the wafer is back ground to expose the lower end of the conductive metal 114 embedded in the through silicon via 116 to the outside.

이어서, 웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아(116)의 전도성 금속(114)를 통해 신호 교환 가능하게 수직으로 쌓아올려 적층시킨다.Subsequently, the wafer is sawed and separated into individual chips, and then at least two or more chips are stacked and stacked vertically on the substrate in a signal exchangeable manner through the conductive metal 114 of the through silicon vias 116.

보다 상세하게는, 서로 적층된 상부칩(102a)과 하부칩(102b)간의 전기적 연결 구조를 보면, 상부칩(102a)의 관통 실리콘 비아(116)를 통해 저부로 노출된 전도성 금속(114)과, 하부칩(102b)의 관통 실리콘 비아(116)를 통해 상부로 노출된 전도성 금속(114)간이 전도성 범프(118) 등을 매개로 서로 전기적으로 연결된다.More specifically, in the electrical connection structure between the upper chip 102a and the lower chip 102b stacked on each other, the conductive metal 114 exposed to the bottom through the through silicon via 116 of the upper chip 102a and The conductive metals 114 exposed upward through the through-silicon vias 116 of the lower chip 102b are electrically connected to each other through the conductive bumps 118 and the like.

이후, 스택된 상부 및 하부칩들을 기판에 실장하여, 기판과 상부칩간의 와이어 본딩을 실시한 후, 몰딩 컴파운드 수지로 몰딩하고, 기판 하면에 전도성볼을 마운팅하여 스택 패키지를 완성하게 된다.Subsequently, the stacked upper and lower chips are mounted on a substrate, wire bonding between the substrate and the upper chip is performed, molded with a molding compound resin, and a conductive ball is mounted on the lower surface of the substrate to complete the stack package.

여기서, 웨이퍼 상태의 반도체 칩에 관통 실리콘 비아를 형성하는 종래의 방법을 좀 더 구체적으로 살펴보면 다음과 같다.Herein, a conventional method of forming through silicon vias in a semiconductor chip in a wafer state will be described in more detail.

먼저, 상기와 같이 웨이퍼(100) 상태의 각 칩(102)의 본딩패드(123)에서 그 인접부분에 레이저 등을 이용하여 수직홀(112)을 형성하고, 이 수직홀(112)의 표면에 절연막(미도시됨)을 형성한 다음, 수직홀(112) 내에 전해도금 공정을 이용하여 구리와 같은 전도성 금속(114)을 매립하는 과정을 통하여 관통 실리콘 비아(116)를 형성한다.First, as described above, in the bonding pads 123 of each chip 102 in the wafer 100 state, a vertical hole 112 is formed in the adjacent portion thereof using a laser or the like, and then the surface of the vertical hole 112 is formed. After forming an insulating layer (not shown), a through silicon via 116 is formed by burying a conductive metal 114 such as copper in the vertical hole 112 by using an electroplating process.

이어서, 첨부한 도 4에 도시된 바와 같이 웨이퍼(100)의 후면을 백그라인딩하기 위하여 웨이퍼의 상면을 접착수단(202)을 매개로 캐리어(200)에 부착시켜 백그라인딩 공정을 실시하게 된다.Subsequently, in order to backgrin the back surface of the wafer 100 as shown in FIG. 4, the top surface of the wafer is attached to the carrier 200 via an adhesive means 202 to perform a backgrinding process.

상기 캐리어(200)는 웨이퍼(100)의 후면을 백그라인딩하기 위한 지지 역할을 하고, 또한 백그라인딩된 웨이퍼(100)가 매우 얇은 상태가 되기 때문에 그 핸들링성을 보장해주는 역할을 한다.The carrier 200 serves as a support for backgrinding the back surface of the wafer 100 and also assures the handling property because the backgrinded wafer 100 is in a very thin state.

다음으로, 웨이퍼의 후면을 백그라인딩 휠을 이용하여 백그라인딩을 함으로써, 도 4의 우측도면에서 보듯이 관통 실리콘 비아(116)에 매립된 전도성 금속(114)의 하단부가 외부로 노출된다.Next, by backgrinding the back surface of the wafer using a backgrinding wheel, the lower end portion of the conductive metal 114 embedded in the through silicon via 116 is exposed to the outside as shown in the right view of FIG. 4.

이때, 웨이퍼 백그라인딩시, 백그라인딩 휠이 웨이퍼의 후면을 거칠게 가공하되, 전도성 금속(114)의 하단부가 노출되기 시작하는 시점까지 거칠게 가공하게 되며, 그 거칠게 가공된 표면을 보면 도 3에서 보는 바와 같이 웨이퍼의 실리콘 표면에는 백그라인딩 휠이 지나간 휠 마크가 형성되고, 전도성 금속(114)의 하단면은 깨끗한 상태로 노출되는 상태가 된다.At this time, during the back grinding of the wafer, the back grinding wheel roughly processes the rear surface of the wafer, but roughly until the lower end of the conductive metal 114 begins to be exposed, and the roughly processed surface is shown in FIG. 3. Likewise, a wheel mark through which the backgrinding wheel has passed is formed on the silicon surface of the wafer, and the bottom surface of the conductive metal 114 is exposed in a clean state.

이렇게 전도성 금속(114)의 하단면이 노출된 후, 실리콘 표면과 전도성 금속의 거친 표면을 소정의 압력으로 폴리싱(polishing)하여 매끈한 표면으로 만들어주게 된다.After the bottom surface of the conductive metal 114 is exposed, the silicon surface and the rough surface of the conductive metal are polished to a predetermined pressure to make a smooth surface.

그러나, 종래의 관통 실리콘 비아를 형성하는 방법은 다음과 같은 문제점이 있었다.However, the conventional method of forming through-silicon vias has the following problems.

웨이퍼 백그라인딩을 실시하여, 전도성 금속(114)의 하단부가 노출되게 한 다음, 실리콘(104) 표면과 전도성 금속(114)의 거친 표면을 매끈하게 가공하는 폴리싱(polishing) 과정에서, 첨부한 도 5의 사진에서 보듯이 실리콘(104) 표면은 매끈하게 가공되나 전도성 금속(114) 즉, 구리의 하단면이 폴리싱 압력에 의하여 짓눌려지며 손상되는 문제점이 있었다.Wafer backgrinding is performed to expose the lower end of the conductive metal 114 and then polished to smoothly process the surface of the silicon 104 and the rough surface of the conductive metal 114. As shown in the photo of the silicon 104 surface is smoothly processed but there is a problem that the conductive metal 114, that is, the bottom surface of the copper is crushed and damaged by the polishing pressure.

즉, 실리콘은 쾌삭성을 갖기 때문에 폴리싱 가공이 원할하게 이루어져 그 표면이 매끈하게 가공되지만, 구리는 연선이 큰 재질이므로 폴리싱 압력에 의하여 특정 방향으로 밀리면서 짓눌려지는 문제점이 있었다.That is, since silicon has a high machinability, the polishing process is smooth and the surface is smoothly processed. However, since copper is a large stranded material, there is a problem that the silicon is pressed while being pushed in a specific direction by the polishing pressure.

또한, 전도성 금속 즉, 구리의 하단면이 폴리싱에 의하여 짓눌려질 때, 구리의 일부가 폴리싱 가공수단의 다이아몬드 팁 사이에 끼이게 되어, 실리콘 표면에 묻게 되는 단점이 있었다.
In addition, when the lower surface of the conductive metal, ie, copper, is crushed by polishing, a part of the copper is sandwiched between the diamond tips of the polishing processing means, and has a disadvantage of being deposited on the silicon surface.

본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위하여 안출한 것으로서, 관통 실리콘 비아가 형성된 웨이퍼의 백그라인딩을 실시할 때, 관통 실리콘 비아의 전도성금속이 짓눌리며 손상되는 현상을 용이하게 방지할 수 있도록 한 반도체 장치의 관통 실리콘 비아 형성 방법을 제공하는데 그 목적이 있다.
The present invention has been made to solve the above-mentioned conventional problems, it is possible to easily prevent the phenomenon that the conductive metal of the through silicon via is crushed and damaged when performing the back grinding of the wafer on which the through silicon via is formed. It is an object of the present invention to provide a method for forming through-silicon vias of a semiconductor device.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 웨이퍼에 매립된 전도성 금속의 하단면이 노출되는 시점까지 웨이퍼의 후면을 백그라인딩하는 단계를 포함하는 반도체 장치의 관통 실리콘 비아 형성 방법에 있어서, 상기 전도성 금속의 하단면을 실리콘 표면보다 낮게 일정 깊이로 에칭 처리하는 단계와; 에칭된 전도성 금속에 비하여 그 높이가 높은 실리콘 표면만을 매끈한 표면으로 폴리싱하는 단계와; 폴리싱된 실리콘 표면과 에칭된 전도성 금속의 하단면에 걸쳐 절연을 위한 패시베이션막을 입히는 단계와; 전도성 금속에 입혀진 패시베이션막을 레이저로 제거하는 단계와; 로 이루어지는 것을 특징으로 하는 반도체 장치의 관통 실리콘 비아 형성 방법을 제공한다.An embodiment of the present invention for achieving the above object is a method for forming a through-silicon via of a semiconductor device comprising the step of backgrinding the back surface of the wafer until the bottom surface of the conductive metal embedded in the wafer is exposed. Etching the bottom surface of the conductive metal to a predetermined depth below the silicon surface; Polishing only a silicon surface whose height is higher than the etched conductive metal to a smooth surface; Coating a passivation film for insulation across the polished silicon surface and the bottom surface of the etched conductive metal; Laser-passivating the passivation film coated on the conductive metal; A through silicon via forming method of a semiconductor device is provided.

본 발명의 일 구현예는 상기 패시베이션막이 제거된 전도성 금속의 하단면에 전도성패드를 부착하는 단계를 더 포함하는 것을 특징으로 한다.One embodiment of the present invention is characterized in that it further comprises the step of attaching a conductive pad to the lower surface of the conductive metal from which the passivation film is removed.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 웨이퍼에 매립된 전도성 금속의 하단면이 노출되는 시점까지 웨이퍼의 후면을 백그라인딩하는 단계를 포함하는 반도체 장치의 관통 실리콘 비아 형성 방법에 있어서, 상기 전도성 금속의 하단면을 실리콘 표면보다 낮게 일정 깊이로 1차 에칭 처리하는 단계와; 1차 에칭된 전도성 금속에 비하여 그 높이가 높은 실리콘 표면만을 매끈한 표면으로 폴리싱하는 단계와; 폴리싱된 실리콘 표면을 2차 에칭 처리하여, 에칭된 전도성 금속의 하단면이 실리콘 표면보다 높은 위치로 돌출되게 하는 단계와; 2차 에칭된 실리콘 표면에 걸쳐 절연을 위한 패시베이션막을 입히는 단계; 로 이루어지는 것을 특징으로 하는 반도체 장치의 관통 실리콘 비아 형성 방법을 제공한다.Another embodiment of the present invention for achieving the above object is a method for forming a through-silicon via of a semiconductor device comprising the step of backgrinding the back surface of the wafer until the bottom surface of the conductive metal embedded in the wafer is exposed. First etching the bottom surface of the conductive metal to a predetermined depth below the silicon surface; Polishing only a silicon surface whose height is higher than that of the primary etched conductive metal to a smooth surface; Second etching the polished silicon surface to cause the bottom surface of the etched conductive metal to protrude above the silicon surface; Coating a passivation film for insulation across the secondary etched silicon surface; A through silicon via forming method of a semiconductor device is provided.

본 발명의 다른 구현예에는 상기 실리콘 표면보다 높게 돌출된 전도성 금속의 하단면에 전도성패드를 부착하는 단계를 더 포함하는 것을 특징으로 한다.
Another embodiment of the present invention is characterized in that it further comprises the step of attaching the conductive pad to the bottom surface of the conductive metal protruding higher than the silicon surface.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above-mentioned means for solving the problems, the present invention provides the following effects.

본 발명에 따르면, 관통 실리콘 비아가 형성된 웨이퍼의 백그라인딩을 실시할 때, 관통 실리콘 비아의 전도성 금속이 노출되는 시점까지 거칠게 그라인딩을 한 다음, 전도성 금속을 에칭 처리하여 실리콘의 표면보다 낮은 위치가 되도록 함으로써, 실리콘 표면에 대한 폴리싱 가공시 전도성 금속은 폴리싱되지 않게 되어, 기존에 전도성 금속이 폴리싱 압력에 의하여 짓눌리며 손상되는 현상을 용이하게 방지할 수 있다.
According to the present invention, when performing backgrinding of a wafer on which a through silicon via is formed, the surface is roughly ground until the exposed metal of the through silicon via is exposed, and then the conductive metal is etched so as to be lower than the surface of silicon. As a result, the conductive metal is not polished when polishing the silicon surface, so that the existing metal may be easily crushed and damaged by the polishing pressure.

도 1은 본 발명의 제1실시예에 따른 반도체 장치의 관통 실리콘 비아 형성 방법을 설명하는 단면도,
도 2는 본 발명의 제2실시예에 따른 반도체 장치의 관통 실리콘 비아 형성 방법을 설명하는 단면도,
도 3은 본 발명에 따른 반도체 장치의 관통 실리콘 비아 형성 과정중, 전도성 금속이 노출되는 시점까지 웨이퍼 백그라인딩을 실시한 후의 전자 현미경 사진,
도 4는 종래의 관통 실리콘 비아 형성 과정을 설명하는 단면도,
도 5는 종래의 관통 실리콘 비아 형성 과정중, 웨이퍼 백그라인딩을 실시한 후 폴리싱 과정에서 발생되는 문제점을 설명하는 전자 현미경 사진,
도 6은 관통 실리콘 비아를 이용하여 칩을 적층하는 방법을 설명하는 단면도.1 is a cross-sectional view illustrating a method of forming a through silicon via of a semiconductor device according to a first embodiment of the present invention;
2 is a cross-sectional view illustrating a method of forming a through silicon via of a semiconductor device according to a second embodiment of the present invention;
3 is an electron micrograph after performing wafer backgrinding until the conductive metal is exposed during the through silicon via formation process of the semiconductor device according to the present invention;
4 is a cross-sectional view illustrating a conventional through silicon via forming process;
FIG. 5 is an electron micrograph illustrating a problem occurring during polishing after performing wafer backgrinding during a conventional through silicon via forming process; FIG.
6 is a cross-sectional view illustrating a method of stacking chips using through silicon vias.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1실시예First Embodiment

웨이퍼(10) 상태의 각 칩의 본딩패드에서 그 인접부분에 수직홀을 형성하고, 이 수직홀의 표면에 절연막(미도시됨)을 형성한 다음, 수직홀 내에 전해도금 공정을 통해 전도성 금속(22)인 구리 등을 매립해서 관통 실리콘 비아(20)를 형성하게 된다.In the bonding pad of each chip in the wafer 10 state, a vertical hole is formed in an adjacent portion thereof, an insulating film (not shown) is formed on the surface of the vertical hole, and then a conductive metal 22 is formed through an electroplating process in the vertical hole. ) And through silicon vias 20 are embedded.

다음으로, 웨이퍼를 접착수단(16)을 매개로 캐리어(14)에 부착시킨 다음, 웨이퍼(10)의 후면을 백그라인딩(back grinding)하여 관통 실리콘 비아(20)에 매립된 전도성 금속(22)의 하단부를 외부로 노출시킨다.Next, the conductive metal 22 embedded in the through silicon via 20 is attached to the carrier 14 by attaching the wafer to the carrier 14 through the adhesive means 16, and then backgrinding the rear surface of the wafer 10. Expose the lower part of the to the outside.

본 발명에 따르면, 웨이퍼(10)에 매립된 전도성 금속(22)의 하단면이 노출되는 시점까지 웨이퍼(10)의 후면을 거칠게 백그라인딩한 다음, 노출된 전도성 금속(22)에 대한 에칭 공정을 실시하게 된다.According to the present invention, after roughly grinding the back surface of the wafer 10 until the bottom surface of the conductive metal 22 embedded in the wafer 10 is exposed, an etching process for the exposed conductive metal 22 is performed. Will be implemented.

즉, 웨이퍼 백그라인딩 휠이 웨이퍼의 후면을 거칠게 가공하되, 전도성 금속(22)의 하단부가 노출되기 시작하는 시점까지 거칠게 가공함으로써, 첨부한 도 3에서 보는 바와 같이 웨이퍼의 실리콘(12) 표면에는 백그라인딩 휠이 지나간 휠 마크가 형성되고, 전도성 금속(22)의 하단면은 깨끗한 상태로 노출되는 상태가 되도록 한 후, 노출된 전도성 금속(22)의 하단면을 에칭 처리하게 된다.That is, the wafer backgrinding wheel roughly processes the rear surface of the wafer, but roughly until the lower end portion of the conductive metal 22 begins to be exposed, so that the back surface of the silicon 12 of the wafer as shown in FIG. The wheel mark through which the grinding wheel passes is formed, and the bottom surface of the conductive metal 22 is exposed to a clean state, and then the bottom surface of the exposed conductive metal 22 is etched.

이렇게 전도성 금속(22)의 하단면을 실리콘(12) 표면보다 낮게 일정 깊이로 에칭 처리함으로써, 실리콘(12) 표면만을 폴리싱할 수 있는 상태가 된다.By etching the bottom surface of the conductive metal 22 to a predetermined depth lower than the surface of the silicon 12 in this manner, only the surface of the silicon 12 can be polished.

보다 상세하게는, 에칭된 전도성 금속(22)에 비하여 그 높이가 높은 실리콘(12) 표면만을 폴리싱함으로써, 쾌삭성을 갖는 실리콘(12) 표면만이 매끈하게 연마되는 상태가 되고, 전도성 금속(22)의 하단면은 실리콘(12) 표면보다 낮은 위치에 있으므로 폴리싱되지 않게 되어, 종래와 같이 폴리싱 공정중 전도성 금속(22)인 구리가 짓눌려지며 손상되는 현상을 용이하게 방지할 수 있게 된다.More specifically, by polishing only the surface of silicon 12 having a higher height than the etched conductive metal 22, only the surface of silicon 12 having free machinability is smoothly polished, and the conductive metal 22 Since the bottom surface of the bottom surface of the silicon 12 is lower than the surface of the silicon 12, it is not polished, so that the copper, which is the conductive metal 22, is crushed and damaged during the polishing process as in the related art.

다음으로, 폴리싱된 실리콘(12) 표면과 에칭된 전도성 금속(22)의 하단면에 걸쳐 절연을 위한 패시베이션막(30)을 입혀주게 되며, 이 패시베이션막(30)은 전도성 금속(22)에 부착되는 전도성패드(32)간의 절연 기능을 수행하고, 또한 기계적 충격, 수분, 각종 이물질 등을 차단하는 기능 외에 전체 표면을 평탄화시키는 역할을 한다.Next, a passivation film 30 for insulation is applied over the polished silicon 12 surface and the bottom surface of the etched conductive metal 22, which passivation film 30 is attached to the conductive metal 22. Insulating function between the conductive pads 32, and also serves to planarize the entire surface in addition to the function of blocking mechanical shock, moisture, various foreign matters.

이어서, 상기 패시베이션막(30)은 실리콘(12) 표면 및 전도성 금속(22)의 하단면에 한 번에 입혀지게 되므로, 전기적 신호의 입출력을 위하여 전도성 금속(22)에 입혀진 패시베이션막(30)을 레이저로 제거하게 된다.Subsequently, since the passivation film 30 is coated on the surface of the silicon 12 and the bottom surface of the conductive metal 22 at one time, the passivation film 30 coated on the conductive metal 22 is inputted for input and output of an electrical signal. It will be removed by laser.

마지막으로, 상기 패시베이션막(30)이 제거된 전도성 금속(22)의 하단면에 최종적인 입출력단자가 되는 전도성패드(32)를 부착하게 되며, 이 전도성패드(32)는 반도체 소자를 작동시키는 전압 등을 인가받기 위한 일종의 전극단자 역할을 하게 된다.
Finally, a conductive pad 32 serving as a final input / output terminal is attached to a lower surface of the conductive metal 22 from which the passivation film 30 is removed, and the conductive pad 32 is a voltage for operating a semiconductor device. It serves as a kind of electrode terminal for receiving a back.

제2실시예Second Embodiment

제1실시예와 동일하게, 웨이퍼(10) 상태의 각 칩의 본딩패드에서 그 인접부분에 수직홀을 형성하고, 이 수직홀의 표면에 절연막(미도시됨)을 형성한 다음, 수직홀 내에 전해도금 공정을 통해 전도성 금속(22)인 구리 등을 매립해서 관통 실리콘 비아(20)를 형성하게 된다.As in the first embodiment, a vertical hole is formed in the adjacent portion of the bonding pad of each chip in the state of the wafer 10, and an insulating film (not shown) is formed on the surface of the vertical hole, and then electrolyzed in the vertical hole. Through the plating process, copper, which is the conductive metal 22, is embedded to form the through silicon via 20.

다음으로, 웨이퍼를 접착수단(16)을 매개로 캐리어(14)에 부착시킨 다음, 웨이퍼(10)의 후면을 백그라인딩(back grinding)하여 관통 실리콘 비아(20)에 매립된 전도성 금속(22)의 하단부를 외부로 노출시키되, 제1실시예와 같이 웨이퍼(10)에 매립된 전도성 금속(22)의 하단면이 노출되는 시점까지 웨이퍼(10)의 후면을 거칠게 백그라인딩한 다음, 노출된 전도성 금속(22)에 대한 에칭 공정을 실시하게 된다.Next, the conductive metal 22 embedded in the through silicon via 20 is attached to the carrier 14 by attaching the wafer to the carrier 14 through the adhesive means 16, and then backgrinding the rear surface of the wafer 10. Exposing the lower end of the substrate to the outside, roughly backgrinding the rear surface of the wafer 10 until the bottom surface of the conductive metal 22 embedded in the wafer 10 is exposed, and then exposed conductive The etching process for the metal 22 is performed.

즉, 웨이퍼 백그라인딩 휠이 웨이퍼의 후면을 거칠게 가공하되, 전도성 금속(22)의 하단부가 노출되기 시작하는 시점까지 거칠게 가공함으로써, 첨부한 도 3에서 보는 바와 같이 웨이퍼의 실리콘(12) 표면에는 백그라인딩 휠이 지나간 휠 마크가 형성되고, 전도성 금속(22)의 하단면은 깨끗한 상태로 노출되는 상태가 되도록 한 후, 노출된 전도성 금속(22)의 하단면을 에칭 처리하게 된다.That is, the wafer backgrinding wheel roughly processes the rear surface of the wafer, but roughly until the lower end portion of the conductive metal 22 begins to be exposed, so that the back surface of the silicon 12 of the wafer as shown in FIG. The wheel mark through which the grinding wheel passes is formed, and the bottom surface of the conductive metal 22 is exposed to a clean state, and then the bottom surface of the exposed conductive metal 22 is etched.

이렇게 전도성 금속(22)의 하단면을 실리콘(12) 표면보다 낮게 일정 깊이로 1차 에칭 처리함으로써, 실리콘(12) 표면만을 폴리싱할 수 있는 상태가 된다.Thus, by etching the lower end surface of the conductive metal 22 to a predetermined depth lower than the surface of the silicon 12, only the surface of the silicon 12 can be polished.

따라서, 제1실시예와 같이, 에칭된 전도성 금속(22)에 비하여 그 높이가 높은 실리콘(12) 표면만을 폴리싱함으로써, 쾌삭성을 갖는 실리콘(12) 표면만이 매끈하게 연마되는 상태가 되고, 전도성 금속(22)의 하단면은 실리콘(12) 표면보다 낮은 위치에 있으므로 폴리싱되지 않게 되어, 종래와 같이 폴리싱 공정중 전도성 금속(22)인 구리가 짓눌려지며 손상되는 현상을 용이하게 방지할 수 있게 된다.Therefore, as in the first embodiment, by polishing only the surface of the silicon 12 having a higher height than the etched conductive metal 22, only the surface of the silicon 12 having free machinability is smoothly polished, Since the lower surface of the conductive metal 22 is lower than the surface of the silicon 12, it is not polished, so that the copper, which is the conductive metal 22, can be easily crushed and damaged during the polishing process as in the prior art. do.

본 발명의 제2실시예에 따르면, 폴리싱된 실리콘(12) 표면을 2차 에칭 처리하여, 에칭된 전도성 금속(22)의 하단면이 실리콘(12) 표면보다 높은 위치로 돌출되게 하고, 2차 에칭된 실리콘(12) 표면에 걸쳐 절연을 위한 패시베이션막(30)을 입힌 다음, 실리콘(12) 표면보다 높게 돌출된 전도성 금속(22)의 하단면에 전도성패드(32)를 형성하게 된다.According to the second embodiment of the present invention, the surface of the polished silicon 12 is subjected to secondary etching so that the bottom surface of the etched conductive metal 22 protrudes to a position higher than the surface of the silicon 12, and the secondary The passivation film 30 for insulation is coated over the etched silicon 12 surface, and then the conductive pad 32 is formed on the bottom surface of the conductive metal 22 protruding higher than the silicon 12 surface.

이렇게 전도성 금속(22)을 실리콘(12) 표면으로부터 돌출되게 한 후, 최종적인 입출력단자가 되는 전도성패드(32)를 부착함으로써, 전도성패드(32)와 전도성 금속(22) 간의 접촉면적을 크게 하여 그 결속력을 증가시킬 수 있다.
After the conductive metal 22 protrudes from the surface of the silicon 12, the conductive pad 32, which becomes the final input / output terminal, is attached, thereby increasing the contact area between the conductive pad 32 and the conductive metal 22. It can increase the binding force.

10 : 웨이퍼
12 : 실리콘
14 : 캐리어
16 : 접착수단
20 : 관통 실리콘 비아
22 : 전도성 금속
30 : 패시베이션막
32 : 전도성패드10: wafer
12: silicone
14: carrier
16: bonding means
20: through silicon via
22: conductive metal
30: passivation film
32: conductive pad

Claims (4)

웨이퍼(10)에 매립된 전도성 금속(22)의 하단면이 노출되는 시점까지 웨이퍼(10)의 후면을 백그라인딩하는 단계를 포함하는 반도체 장치의 관통 실리콘 비아 형성 방법에 있어서,
상기 전도성 금속(22)의 하단면을 실리콘(12) 표면보다 낮게 일정 깊이로 에칭 처리하는 단계와;
에칭된 전도성 금속(22)에 비하여 그 높이가 높은 실리콘(12) 표면만을 매끈한 표면으로 폴리싱하는 단계와;
폴리싱된 실리콘(12) 표면과 에칭된 전도성 금속(22)의 하단면에 걸쳐 절연을 위한 패시베이션막(30)을 입히는 단계와;
전도성 금속(22)에 입혀진 패시베이션막(30)을 레이저로 제거하는 단계와;
로 이루어지는 것을 특징으로 하는 반도체 장치의 관통 실리콘 비아 형성 방법.
1. A method of forming a through silicon via of a semiconductor device, comprising backgrinding the back surface of the wafer 10 until the bottom surface of the conductive metal 22 embedded in the wafer 10 is exposed.
Etching the bottom surface of the conductive metal (22) to a predetermined depth below the surface of the silicon (12);
Polishing only the surface of silicon 12 whose height is higher than that of the etched conductive metal 22 to a smooth surface;
Coating a passivation film (30) for insulation across the polished silicon (12) surface and the bottom surface of the etched conductive metal (22);
Removing the passivation film 30 coated on the conductive metal 22 with a laser;
The through-silicon via formation method of the semiconductor device characterized by the above-mentioned.
청구항 1에 있어서,
상기 패시베이션막(30)이 제거된 전도성 금속(22)의 하단면에 전도성패드(32)를 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 관통 실리콘 비아 형성 방법.
The method according to claim 1,
And attaching a conductive pad (32) to a bottom surface of the conductive metal (22) from which the passivation film (30) has been removed.
웨이퍼(10)에 매립된 전도성 금속(22)의 하단면이 노출되는 시점까지 웨이퍼(10)의 후면을 백그라인딩하는 단계를 포함하는 반도체 장치의 관통 실리콘 비아 형성 방법에 있어서,
상기 전도성 금속(22)의 하단면을 실리콘(12) 표면보다 낮게 일정 깊이로 1차 에칭 처리하는 단계와;
1차 에칭된 전도성 금속(22)에 비하여 그 높이가 높은 실리콘(12) 표면만을 매끈한 표면으로 폴리싱하는 단계와;
폴리싱된 실리콘(12) 표면을 2차 에칭 처리하여, 에칭된 전도성 금속(22)의 하단면이 실리콘(12) 표면보다 높은 위치로 돌출되게 하는 단계와;
2차 에칭된 실리콘(12) 표면에 걸쳐 절연을 위한 패시베이션막(30)을 입히는 단계;
로 이루어지는 것을 특징으로 하는 반도체 장치의 관통 실리콘 비아 형성 방법.
1. A method of forming a through silicon via of a semiconductor device, comprising backgrinding the back surface of the wafer 10 until the bottom surface of the conductive metal 22 embedded in the wafer 10 is exposed.
First etching the bottom surface of the conductive metal (22) to a predetermined depth below the surface of the silicon (12);
Polishing only the surface of silicon 12 whose height is higher than that of the primary etched conductive metal 22 to a smooth surface;
Second etching the polished silicon 12 surface such that the bottom surface of the etched conductive metal 22 protrudes to a position higher than the silicon 12 surface;
Coating a passivation film 30 for insulation across the secondary etched silicon 12 surface;
The through-silicon via formation method of the semiconductor device characterized by the above-mentioned.
청구항 3에 있어서,
상기 실리콘(12) 표면보다 높게 돌출된 전도성 금속(22)의 하단면에 전도성패드(32)를 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 관통 실리콘 비아 형성 방법.The method according to claim 3,
And attaching a conductive pad (32) to a bottom surface of the conductive metal (22) that protrudes higher than the surface of the silicon (12).
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