KR20120109214A - Fft processor and fft method for ofdm system - Google Patents

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KR20120109214A
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장영범
이동훈
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상명대학교 산학협력단
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    • H04L27/2651—Modification of fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators for performance improvement

Abstract

PURPOSE: A fast fourier transform processor in an OFDM system and a fast fourier transform method in an OFDM system are provided to use an Radix-42 algorithm, a CSD(Canonic Signed Digit) mode, and a CSS(Common Sub-expression Sharing) mode. CONSTITUTION: A FFT(Fast Fourier Transform) processor includes three or more stages. The processor performs FFT(Fast Fourier Transform) operation by using an Radix-42 DIF algorithm. Each stage includes butterflies(120,220,324) consisting of addition blocks(122,222) and multiplication blocks(124,224) and delay transformers(110,210,310). The processor performs the butterfly operation by using a CSD(Canonic Signed Digit) coefficient. The processor implements the butterfly operation in a CSS mode by using a adder and a shift.

Description

ＯＦＤＭ 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법{FFT Processor and FFT Method for OFDM System}Fast Fourier Transform Processor in OFM System and Fast Fourier Transform Method thereof

본 발명은 OFDM 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법에 관한 것으로서, 보다 상세하게는 Radix-42 알고리즘을 사용하며, CSD(Canonic Signed Digit) 방식 및 CSS(Common Sub-expression Sharing) 방식을 이용하여 FFT 블록의 구현 면적과 전력소모를 최소화할 수 있는 OFDM 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fast Fourier transform processor and a fast Fourier transform method in an OFDM system. More particularly, the present invention relates to a Radix-4 2 algorithm, and includes a CSD (Canonic Signed Digit) scheme and a Common Sub-expression Sharing (CSS) scheme. The present invention relates to a fast Fourier transform processor and an Fast Fourier transform method in an OFDM system capable of minimizing an implementation area and power consumption of an FFT block.

최근 OFDM(Orthogonal Frequency Division Multiplexing) 통신방식의 상용화 속도가 빨라짐에 따라 OFDM용 MODEM SoC(System on a Chip)의 고성능 저전력 구현에 대한 연구가 활발히 진행되고 있다. Recently, as commercialization speed of Orthogonal Frequency Division Multiplexing (OFDM) communication method has been accelerated, studies on high performance and low power implementation of a MODEM System on a Chip (OFC) for OFDM are being actively conducted.

OFDM은 전송하고자 하는 직렬 데이터를 병렬 데이터로 변환한 후 각각의 병렬 데이터를 다수의 부반송파에 실어 전송하는 방식으로, 이때 부반송파 사이에는 직교성(Orthogonality)이 존재한다. 이러한 이유로 사용하는 대역폭이 주파수 분할OFDM converts serial data to be transmitted into parallel data and transmits each parallel data on a plurality of subcarriers, and there is orthogonality between the subcarriers. For this reason, the bandwidth used is frequency division

다중화(FDM)방식에 비해 크게 줄어든다. 또한, 심볼의 길이가 늘어나기 때문에 다중 경로 페이딩 채널에 강한 특성을 갖는다.Significantly reduced compared to multiplexing (FDM). In addition, since the length of the symbol is increased, it has a strong characteristic in the multipath fading channel.

OFDM 통신 시스템을 구현하기 위해서는 다수의 오실레이터와 필터가 필요하지만, IFFT(Inverse Fast Fourier Transformer)와 FFT(Fast Fourier Transformer)로 대체 가능하다. FFT는 OFDM 방식을 사용하는 통신시스템에서 큰 비중을 갖는 설계 기술이며, 통신 시스템의 전력 소모량의 상당 부분을 사용하는 블록이다. 따라서, FFT를 설계함에 있어 회로의 크기와 전력을 효율적으로 감소시키는 기술은 통신 시스템 전체를 효율적으로 구현함에 있어 중요한 역할을 한다.Although many oscillators and filters are required to implement an OFDM communication system, they can be replaced by an inverse fast fourier transformer (IFFT) and a fast fourier transformer (FFT). FFT is a design technique having a large weight in a communication system using an OFDM scheme, and a block using a large portion of the power consumption of the communication system. Therefore, in designing the FFT, a technique for efficiently reducing the size and power of the circuit plays an important role in efficiently implementing the entire communication system.

FFT를 구현하는 방법에는 여러 가지 방법이 있으나 대표적으로 메모리를 사용하는 방식과 파이프라인 방식이 있다. 메모리를 사용하는 방식에서는 하나의 Radix-r 프로세서를 사용하여 메모리에 저장된 입력 값들을 r개씩 읽어서 처리한 다음, 다시 메모리에 저장하는 동작을 계속 반복적으로 수행한다. 이렇게 메모리를 이용하는 방식은 하드웨어적으로 비용이 적게 들고, 전력소모가 작아지는 장점을 가지고 있지만, 파이프라인 방식에 비해 처리 속도가 늦다는 단점을 가진다. 따라서 이러한 구조는 FFT 처리 시간 면에서 여유가 있는 응용분야에 적합하다. 이러한 응용분야로는 디지털 오디오 방송(DAB)등이 있다.There are many ways to implement FFT, but there are typical ways of using memory and pipeline. In the memory-using method, a single Radix-r processor is used to read and process r input values stored in the memory one by one, and then store them in the memory repeatedly. This method of using memory has the advantage of low cost and low power consumption in hardware, but has a disadvantage of slow processing speed compared to the pipeline method. Therefore, this structure is suitable for applications where there is a margin in terms of FFT processing time. Such applications include digital audio broadcasting (DAB).

한편, 파이프라인으로 구현하는 방식에서는 여러 개의 Radix-r 프로세서를 직렬로 배치하고 각각의 프로세서 사이에 버퍼를 삽입하여 각각의 프로세서가 동시에 처리하기 때문에 처리속도가 빠른 장점을 가진다. 이때, 파이프 라인에서 사용되는 연산수는 메모리를 이용하는 방식과 동일하다. 따라서, 이러한 구조는 짧은 FFT 처리 시간을 요구하는 응용분야에 적합하다. 이러한 응용분야로는 DMB, WiBro, WLAN 등과 같이, 무선랜(WLAN) 및 현재 규격화가 진행 중인 대부분의 무선통신 시스템 등이 있다.On the other hand, in the pipeline implementation, multiple Radix-r processors are arranged in series, and a buffer is inserted between the processors, so that each processor processes the processor simultaneously. At this time, the number of operations used in the pipeline is the same as the method using the memory. Thus, this structure is suitable for applications requiring short FFT processing time. Such applications include wireless LANs (WLANs) and most wireless communication systems that are currently being standardized, such as DMB, WiBro, WLAN, and the like.

OFDM용 MODEM SoC는 도 1에 도시한 바와 같이 FFT 블록, 동기화 블록, Viterbi 블록, 등화기 블록 등으로 구성되는데, OFDM 시스템에서는 일반적으로 매우 큰 포인트의 FFT를 사용하므로 상용화를 위해서는 FFT 블록의 구현 면적과 전력소모를 줄이는 것이 필요하다.
MODEM SoC for OFDM is composed of an FFT block, a synchronization block, a Viterbi block, an equalizer block, etc., as shown in FIG. 1, but in an OFDM system, since a large point FFT is generally used, an implementation area of the FFT block for commercialization It is necessary to reduce the power consumption.

본 발명은 상기와 같은 필요성에 부응하기 위하여 창안된 것으로서, Radix-42 알고리즘을 사용하며, CSD(Canonic Signed Digit) 방식 및 CSS(Common Sub-expression Sharing) 방식을 이용함으로써 FFT 블록의 구현 면적과 전력소모를 최소화할 수 있게 된다.
The present invention was devised to meet the above needs, using the Radix-4 2 algorithm, and using the CSD (Canonic Signed Digit) method and the CSS (Common Sub-expression Sharing) method to implement the FFT block. The power consumption can be minimized.

전술한 목적을 달성하기 위한 본 발명의 실시예에 따른 고속 푸리에 변환 프로세서는, 직교주파수 분할 다중 시스템에서의 DIF(Decimation In Frequency) 방식의 고속 푸리에 변환 프로세서에 있어서, 적어도 셋 이상의 스테이지로 구성되며, Radix-42 DIF 알고리즘을 사용하여 64-포인트 FFT 연산을 수행하고, 각각의 상기 스테이지는 덧셈 블록 및 곱셈 블록 중의 적어도 하나로 구성되는 버터플라이(Butterfly), 및 지연변환기를 포함하며, CSD형 계수를 사용하여 버터플라이 연산을 수행하고, 상기 CSD형 계수의 공통패턴을 정의하여 공유하며, 정의된 상기 공통패턴을 이용하여 트위들 팩터를 연산하며, 덧셈기와 쉬프트를 이용하여 CSS(Common Sub-expression Sharing) 방식의 버터플라이 연산을 구현하는 것을 특징으로 한다.A fast Fourier transform processor according to an embodiment of the present invention for achieving the above object, in the fast Fourier transform processor of the DIF (Decimation In Frequency) method in an orthogonal frequency division multiplexing system, is composed of at least three stages, Perform a 64-point FFT operation using the Radix-4 2 DIF algorithm, each stage comprising a butterfly consisting of at least one of an addition block and a multiplication block, and a delay transformer, and performing CSD type coefficients. Perform butterfly operation, define and share a common pattern of the CSD type coefficients, calculate a tween factor using the defined common pattern, and use CSS (Common Sub-expression Sharing) using adder and shift A butterfly operation of the method is implemented.

여기서, 상기 셋 이상의 스테이지 중 첫 번째 스테이지의 덧셈블록은 다음과 같은 덧셈 연산을 수행하도록 구현될 수 있다.Here, the addition block of the first stage of the three or more stages may be implemented to perform an addition operation as follows.

Figure pat00001
Figure pat00001

여기서, Xa와 Ya는 상기 첫 번째 스테이지의 최종 출력이 되며, x1, x2, x3, x4, x5, x6은 곱셈 블록으로 입력된다.Here, Xa and Ya are the final output of the first stage, x 1 , x 2 , x 3 , x 4 , x 5 , x 6 are input as a multiplication block.

상기 첫 번째 스테이지의 곱셈블록은 다음과 같은 연산을 수행하도록 구현될 수 있다.The multiplication block of the first stage may be implemented to perform the following operation.

Figure pat00002
.
Figure pat00002
.

상기 곱셈 블록의 곱셈 연산은 CSD(Canonic Signed Digit)형 계수를 사용할 수 있다.The multiplication operation of the multiplication block may use CSD (Canonic Signed Digit) type coefficients.

상기 첫 번째 스테이지에서 사용되는 트위들 팩터는 다음 식과 같이 계산될 수 있다.The tweed factor used in the first stage may be calculated as follows.

Figure pat00003
.
Figure pat00003
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또한, 상기 셋 이상의 스테이지 중 두 번째 스테이지의 덧셈블록은 다음과 같은 덧셈 연산을 수행할 수 있다.In addition, the addition block of the second stage of the three or more stages may perform an addition operation as follows.

Figure pat00004
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Figure pat00004
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상기 두 번째 스테이지의 곱셈블록은 다음과 같은 곱셈 연산을 수행할 수 있다.The multiplication block of the second stage may perform a multiplication operation as follows.

Figure pat00005
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Figure pat00005
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상기 두 번째 스테이지의 곱셈블록은 CSS(Common Sub-expression Sharing) 방식을 사용한 트위들 팩터 곱셈구조로 구현될 수 있다.The multiplication block of the second stage may be implemented in a tweet factor multiplication structure using a common sub-expression sharing (CSS) scheme.

본 발명의 실시예에 따른 직교주파수 분할 다중 시스템에서의 DIF(Decimation In Frequency) 방식의 고속 푸리에 변환 프로세서는, 상기 고속 푸리에 변환 프로세서는 적어도 셋 이상의 스테이지로 구성되며, Radix-42 DIF 알고리즘을 사용하여 64-포인트 FFT 연산을 수행하고, CSD형 계수를 사용하여 버터플라이 연산을 수행하는 단계; 상기 CSD형 계수의 공통패턴을 정의하여 공유하는 단계; 및 정의된 상기 공통패턴을 이용하여 트위들 팩터를 연산하며, 덧셈기와 쉬프트를 이용하여 CSS(Common Sub-expression Sharing) 방식의 버터플라이 연산을 수행하는 단계를 포함하는 것을 특징으로 하는 고속 푸리에 변환방법을 제공한다.
In the fast Fourier transform processor of the DIF (Decimation In Frequency) method in an orthogonal frequency division multiplexing system according to an embodiment of the present invention, the fast Fourier transform processor is composed of at least three stages, and uses a Radix-4 2 DIF algorithm. Performing a 64-point FFT operation and performing a butterfly operation using CSD type coefficients; Defining and sharing a common pattern of the CSD type coefficients; And calculating a tween factor using the defined common pattern, and performing a butterfly operation of a common sub-expression sharing (CSS) method using an adder and a shift. To provide.

본 발명에 따르면, OFDM 시스템에서의 고속 푸리에 변환 프로세서 및 그 고속 푸리에 변환방법은 Radix-42 알고리즘을 사용하며, CSD(Canonic Signed Digit) 방식 및 CSS(Common Sub-expression Sharing) 방식을 이용함으로써 FFT 블록의 구현 면적과 전력소모를 최소화할 수 있게 된다.
According to the present invention, the fast Fourier transform processor and its fast Fourier transform method in the OFDM system uses the Radix-4 2 algorithm, and uses the CSD (Canonic Signed Digit) method and the Common Sub-expression Sharing (CSS) method. The implementation area and power consumption of the block can be minimized.

도 1은 OFDM 모뎀의 SoC 블록도를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 64-point Radix-42 FFT의 구성 예를 개략적으로 도시한 도면이다.
도 3은 도 2의 첫 번째 스테이지의 버터플라이 구조를 나타낸 도면이다.
도 4는 도 2의 덧셈블록과 곱셈블록을 사용한 첫 번째 스테이지의 예를 나타낸 도면이다.
도 5는 0.9239, 0.7071, 0.3827 계수의 CSD형 구현의 예를 나타낸 도면이다.
도 6은 도 2의 두 번째 스테이지의 버터플라이 구조를 나타낸 도면이다.
도 7은 도 2의 덧셈블록과 곱셈블록을 사용한 두 번째 스테이지의 예를 나타낸 도면이다.
도 8은 64-point FFT에 사용되는 트위들 팩터의 영역을 나타낸 도면이다.
도 9는 본 발명의 실시예에 따른 CSS 방식을 사용한 트위들 팩터의 곱셈 구조를 나타낸 도면이다.
도 10은 도 2의 세 번째 스테이지의 버터플라이 구조를 나타낸 도면이다.
도 11은 도 2의 덧셈블록을 사용한 세 번째 스테이지의 예를 나타낸 도면이다.1 is a schematic block diagram of an SoC block diagram of an OFDM modem.
2 is a diagram schematically showing an example of the configuration of a 64-point Radix-4 2 FFT according to an embodiment of the present invention.
3 is a view showing the butterfly structure of the first stage of FIG.
4 is a diagram illustrating an example of a first stage using the addition block and the multiplication block of FIG. 2.
5 shows an example of a CSD type implementation of coefficients 0.9239, 0.7071, and 0.3827.
6 is a view showing the butterfly structure of the second stage of FIG.
FIG. 7 is a diagram illustrating an example of a second stage using the addition block and the multiplication block of FIG. 2.
8 is a diagram illustrating the area of the tweed factor used for 64-point FFT.
9 is a diagram illustrating a multiplication structure of a tweet factor using a CSS method according to an embodiment of the present invention.
FIG. 10 is a view showing a butterfly structure of the third stage of FIG. 2.
FIG. 11 is a diagram illustrating an example of a third stage using the addition block of FIG. 2.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이하의 설명에 있어서, 당업자에게 주지 저명한 기술에 대해서는 그 상세한 설명을 생략할 수 있다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, a detailed description of known techniques well known to those skilled in the art may be omitted.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 불구하고 동일한 참조부호를 부여할 수도 있다. 그러나, 이와 같은 경우라 하더라도 해당 구성 요소가 실시예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시예에서의 각각의 구성요소에 대한 설명에 기초하여 판단하여야 할 것이다.In describing the constituent elements of the present invention, the same reference numerals may be given to constituent elements having the same name, and the same reference numerals may be given thereto even though they are different from each other. However, even in such a case, it does not mean that the corresponding component has different functions according to the embodiment, or does not mean that the different components have the same function. It should be judged based on the description of each component in the example.

또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.In the following description of the embodiments of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In addition, in describing the component of this invention, terms, such as 1st, 2nd, A, B, (a), (b), can be used. These terms are intended to distinguish the constituent elements from other constituent elements, and the terms do not limit the nature, order or order of the constituent elements. When a component is described as being "connected", "coupled", or "connected" to another component, the component may be directly connected or connected to the other component, Quot; may be "connected," "coupled," or "connected. &Quot;

도 2는 본 발명의 실시예에 따른 64-point Radix-42 FFT의 구성 예를 개략적으로 도시한 도면이다. 본 발명의 실시예에서는 저면적의 64-point FFT 구조를 제안한다. 2 is a diagram schematically showing an example of the configuration of a 64-point Radix-4 2 FFT according to an embodiment of the present invention. An embodiment of the present invention proposes a low area 64-point FFT structure.

OFDM MODEM SoC에서는 큰 point의 FFT를 필요로 한다. 따라서 저면적의 64-point FFT 모듈을 설계하면 많은 응용이 가능하므로 64-point의 FFT를 선택하였다. Radix-42 DIF 알고리즘을 사용한 64-point FFT의 전체 구성은 도 2에 도시한 바와 같이 적어도 셋 이상의 스테이지로 구성될 수 있다. 이때, 각각의 스테이지는 지연변환기(Delay Commutator, DC)(110, 210, 310)와 나비연산기(Butterfly, BF)(120, 220, 324)로 구성되며, 각각의 나비연산기(120, 220)는 다시 Addition(A) 블록(122, 222, 322)과 Multiplication(M) 블록(124, 224)을 포함할 수 있다. The OFDM MODEM SoC requires a large point FFT. Therefore, designing a low-area 64-point FFT module has many applications, so a 64-point FFT was chosen. The overall configuration of the 64-point FFT using the Radix-4 2 DIF algorithm may be composed of at least three stages as shown in FIG. At this time, each stage is composed of a delay converter (DC) (110, 210, 310) and butterfly (Butterfly, BF) (120, 220, 324), each butterfly operator (120, 220) Again, it may include Addition (A) blocks 122, 222, and 322 and Multiplication (M) blocks 124 and 224.

먼저, 첫 스테이지의 설계에 대하여 살펴본다.First, we look at the design of the first stage.

본 발명에서는 MDC(Multi-path Delay Commutator)기반의 파이프라인 방식으로 FFT 프로세서를 설계한다. 여기서 각 스테이지 별 정렬 방식이 다르므로 각각의 스테이지에서 요구되는 데이터 정렬 특성에 맞도록 설계해야 한다. 첫 번째 스테이지의 DC1 블록(110)은 일반적인 MDC 방식을 사용하여 구현한다.In the present invention, the FFT processor is designed in a pipelined manner based on a MDC (Multi-path Delay Commutator). Since the sorting method for each stage is different, it must be designed to meet the data sorting characteristics required for each stage. The DC1 block 110 of the first stage is implemented using a general MDC scheme.

첫 번째 스테이지의 butterfly를 설계하기 위하여 먼저 다음의 Radix-42 알고리즘 식을 살펴본다.To design the butterfly of the first stage, we first look at the following Radix-4 2 algorithm.

[수학식 1][Equation 1]

Figure pat00006
Figure pat00006

수학식 1에서 첫 번째 스테이지의 butterfly 연산은 수학식 2와 같이 나타낼 수 있다.In Equation 1, the butterfly operation of the first stage may be expressed as Equation 2.

[수학식 2]&Quot; (2) "

Figure pat00007
Figure pat00007

수학식 2를 수행하는 butterfly 블록의 입출력 신호를 각각 실수와 허수로 표현된 신호를 사용해서 나타내면 도 3과 같다.The input and output signals of the butterfly block for performing Equation 2 are represented using signals represented by real and imaginary numbers, respectively, as shown in FIG. 3.

복소수 신호로 표현된 위의 butterfly 구조는 도 4에 나타낸 바와 같이 덧셈블록과 곱셈블록으로 나타낼 수 있다.The butterfly structure represented by the complex signal may be represented by an addition block and a multiplication block as shown in FIG. 4.

이때, butterfly 구조의 덧셈블록에서 수행해야 하는 덧셈 연산은 수학식 3과 같다.At this time, the addition operation to be performed in the addition block of the butterfly structure is shown in Equation 3.

[수학식 3]&Quot; (3) "

Figure pat00008
Figure pat00008

위의 덧셈 연산에서 출력되는 신호 중에서 Xa와 Ya는 첫 번째 스테이지의 최종 출력이 되며, x1, x2, x3, x4, x5, x6은 곱셈 블록으로 입력된다.Of the signals output from the above addition operation, Xa and Ya are the final output of the first stage, and x 1 , x 2 , x 3 , x 4 , x 5 , and x 6 are input as multiplication blocks.

곱셈블록에서 수행해야 하는 연산은 수학식 4와 같다.The operation to be performed in the multiplication block is shown in Equation 4.

[수학식 4]&Quot; (4) "

Figure pat00009
Figure pat00009

위의 곱셈연산에서 사용되는 twiddle factor 곱셈연산 가지 수는 오직 3개이므로 CSD형 계수를 사용하는 것이 효과적이다. 첫 번째 스테이지에서 사용되는 twiddle factor 값을 구해보면 수학식 5와 같이 계산할 수 있다. Since the number of twiddle factor multiplications used in the above multiplication operation is only three, it is effective to use CSD type coefficients. To obtain the twiddle factor value used in the first stage can be calculated as shown in Equation 5.

[수학식 5][Equation 5]

Figure pat00010
Figure pat00010

수학식 5에서 보듯이 첫 번째 스테이지에서 실제 사용되는 곱셈 계수의 수는 다음 표와 같이 3개뿐이다.As shown in Equation 5, only three multiplication coefficients are actually used in the first stage, as shown in the following table.

[표 1][Table 1]

Figure pat00011
Figure pat00011

CSD형으로 표현된 곱셈기의 세부구조는 도 5와 같이 설계할 수 있다. The detailed structure of the multiplier represented by the CSD type may be designed as shown in FIG. 5.

다음에 두 번째 스테이지의 설계에 대하여 살펴본다.Next, we will look at the design of the second stage.

두 번째 스테이지의 DC2 블록도 마찬가지로 MDC 방식을 사용하여 설계하였으므로 자세한 회로도는 생략한다.The DC2 block of the second stage is similarly designed using the MDC method, and thus detailed circuit diagrams are omitted.

두 번째 스테이지 butterfly 설계를 위하여 첫 번째 스테이지의 를 사용하여 Radix-42 알고리즘을 나타내면 수학식 6과 같다.For the second stage butterfly design, the Radix-4 2 algorithm is represented by Equation 6 using the first stage of.

[수학식 6]&Quot; (6) "

Figure pat00012
Figure pat00012

두 번째 스테이지의 butterfly 연산은 수학식 7과 같이 나타낼 수 있다.The butterfly operation of the second stage can be expressed as Equation 7.

[수학식 7][Equation 7]

Figure pat00013
Figure pat00013

수학식 7의 butterfly는 복소수 값들을 사용하여 도 6에 도시한 바와 같은 구조로 나타낼 수 있다.Butterfly of Equation 7 may be represented by a structure as shown in FIG. 6 using complex values.

두 번째 스테이지의 butterfly 구조를 덧셈블록과 곱셈블록을 사용하여 나타내면 도 7에 도시한 바와 같다. The butterfly structure of the second stage is represented using an addition block and a multiplication block as shown in FIG. 7.

도 7의 덧셈블록에서 연산되는 덧셈 연산은 수학식 8과 같다.The addition operation calculated in the addition block of FIG. 7 is represented by Equation 8.

[수학식 8][Equation 8]

Figure pat00014
Figure pat00014

또한, 도 7의 곱셈블록에서 연산되는 곱셈 연산은 다음과 같다.In addition, the multiplication operation calculated in the multiplication block of FIG. 7 is as follows.

[수학식 9]&Quot; (9) "

Figure pat00015
Figure pat00015

두 번째 스테이지에서 64개의 twiddle factor가 사용되는데 이 twiddle factor는 주기함수이므로 도 8과 같이 1/8에 해당되는 8개의 twiddle factor만을 고려하면 된다. 이때, 도 8에 표시한 부분이 twiddle factor가 이용되는 영역이다. 표시된 영역에 있는 8개의 twiddle factor의 계수들을 실수부, 허수부로 나타난 16개의 값 중에 45°되는 부분의 값은 (0.7071,0.7071)로 같으므로 15개의 계수만 이용한다. 도 8에서 나타낸 영역의 15개의 twiddle factor를 16비트 정세도의 CSD형으로 나타내면 표 2와 같다.In the second stage, 64 twiddle factors are used. Since the twiddle factors are periodic functions, only eight twiddle factors corresponding to 1/8 are considered as shown in FIG. At this time, the part shown in FIG. 8 is an area where a twiddle factor is used. Since the coefficients of the eight twiddle factors in the indicated area are 45 ° out of the 16 values represented by the real and imaginary parts, they are equal to (0.7071,0.7071), so only 15 coefficients are used. Fifteen twiddle factors in the region shown in FIG. 8 are represented by the CSD type of the 16-bit detail.

표 2에서 N은 -1을 나타낸다. 예로 0.09801의 곱셈연산에서 6개의 non zero 비트가 있으므로 5개의 덧셈기가 필요한 것을 알 수 있다. 그러므로 15개의 계수를 구현하기 위해서는 68개의 덧셈 연산이 필요하다. 이 블록을 2's complement 형으로 구현했을 때는 116개의 덧셈연산이 필요하다. 따라서 CSD 형 구현에서 48개의 덧셈이 감소됨을 알 수 있다.In Table 2, N represents -1. For example, in the multiplication operation of 0.09801, there are 6 non zero bits, so we can see that 5 adders are needed. Therefore, 68 addition operations are needed to implement 15 coefficients. Implementing this block as a 2's complement requires 116 additions. Therefore, 48 additions are reduced in the CSD type implementation.

[표 2][Table 2]

Figure pat00016
Figure pat00016

CSD 형의 덧셈연산을 더욱 줄이기 위하여 CSS기술을 다음과 같이 적용한다. CSS 기술은 표 2에서 공통패턴을 정의하여 정의된 공통패턴을 서로 공유하는 기술이다. 이렇게 공통패턴을 공유함으로써 덧셈의 수를 더욱 감소시킬 수 있다. 표 2에서 관찰되는 공통패턴을 묶음으로 표현하면 표 3과 같다. 표 3에서 보듯이 10N의 패턴이 여러 번 사용되고 있으므로 이 패턴을 공통패턴으로 정의하였다. 표 3에서와 같이 공통패턴들을 2중 실선으로 표시하였다. 표 3에서 10N, 101, 1001, 100N의 4개의 공통패턴이 있음을 알 수 있다. 여기서 N001과 N0N의 패턴은 100N과 101의 부호만 바꾸면 같은 패턴이 되므로 공통패턴으로 정의할 필요가 없다.To further reduce the addition operation of the CSD type, the CSS technique is applied as follows. CSS technology is a technology to share the common pattern defined by defining the common pattern in Table 2. By sharing the common pattern in this way, the number of additions can be further reduced. Table 3 shows the common patterns observed in Table 2. As shown in Table 3, the pattern of 10N is used several times, so this pattern is defined as a common pattern. As shown in Table 3, common patterns are represented by double solid lines. In Table 3, it can be seen that there are four common patterns of 10N, 101, 1001, and 100N. Here, the patterns of N001 and N0N do not need to be defined as a common pattern since only the codes of 100N and 101 become the same pattern.

[표 3][Table 3]

Figure pat00017
Figure pat00017

이와 같은 공통패턴을 식으로 나타내면 수학식 10과 같다.Such a common pattern is represented by Equation 10.

[수학식 10]&Quot; (10) "

Figure pat00018
Figure pat00018

위와 같이 정의된 4개의 공통패턴을 이용하여 t1부터 t15의 15개의 twiddle factor를 식으로 나타내면 수학식 11과 같다.Using the four common patterns defined above, 15 twiddle factors of t 1 to t 15 are represented by Equation 11.

[수학식 11]&Quot; (11) "

Figure pat00019
Figure pat00019

수학식 11과 같이 나타낸 15개의 twiddle factor를 덧셈기와 쉬프트를 사용하여 설계한 CSS구조는 도 9와 같다. butterfly의 덧셈부로부터 입력된 x1은 도 9의 왼쪽 상단부분에서 보듯이 공통패턴 x2,x3,x4,x5를 먼저 계산하고 4개의 공통패턴 및 초기입력 값을 이용하여 쉬프트와 덧셈, 뺄셈연산을 통해 각각의 15개의 출력 값들을 계산하도록 설계하였다. 하나의 입력 샘플에 대해 15개의 모든 twiddle factor가 곱해진 출력이 나오고 이것들 중에서 연산되는 순서에 맞도록 선택하여 계산되도록 설계하였다. 도 9에서 볼 수 있듯이 CSS기술을 사용하여 공통패턴을 공유하면 68개를 이용했던 CSD형보다 적은 41개의 덧셈기만으로 twiddle factor의 연산부를 구현할 수 있다. 이와 같이 butterfly의 곱셈연산부를 CSS 방식을 사용하여 구현면적을 줄일 수 있음을 볼 수 있다.The CSS structure of 15 twiddle factors represented by Equation 11 using an adder and a shift is shown in FIG. As shown in the upper left portion of FIG. 9, x 1 input from the butterfly adder calculates the common patterns x 2 , x 3 , x 4 , and x 5 first, and then shifts and adds using the four common patterns and initial input values. We designed to calculate each of 15 output values by using the subtraction operation. The output is multiplied by all 15 twiddle factors for one input sample, and it is designed to be calculated by selecting from among them the order of operation. As shown in FIG. 9, if the common pattern is shared using CSS technology, the operation part of the twiddle factor can be implemented using only 41 adders, which are less than the 68 CSD types. In this way, we can see that the multiplication operation of butterfly can reduce the implementation area by using CSS method.

이와 같이 twiddle factor의 수가 적은 뒷단의 스테이지에서는 CSS 방식이 효율적임을 알 수 있다.As you can see from the backstage where the number of twiddle factors is small, the CSS method is efficient.

마지막으로, 세 번째 스테이지의 설계에 대하여 살펴본다.Finally, we look at the design of the third stage.

세 번째 스테이지의 DC3 블록도 MDC 방식을 사용하여 설계하였으므로 회로도는 생략한다. 64-point Radix-42 알고리즘의 세 번째 스테이지는 다음 식으로 나타낼 수 있다.Since the DC3 block of the third stage is designed using the MDC method, the circuit diagram is omitted. The third stage of the 64-point Radix-4 2 algorithm can be expressed as

[수학식 12][Equation 12]

Figure pat00020
Figure pat00020

수학식 12에 대한 butterfly의 구조는 복소수로 표현된 값들을 사용하여 도 10과 같이 나타낼 수 있다.The structure of the butterfly for Equation 12 may be represented as shown in FIG. 10 using values represented by complex numbers.

이때, 도 10의 butterfly는 곱셈연산이 없으므로 도 11과 같이 덧셈블록만을 사용하여 나타낼 수 있다.In this case, since the butterfly of FIG. 10 does not have a multiplication operation, it can be represented using only an addition block as shown in FIG. 11.

도 11의 butterfly의 덧셈블록의 연산은 수학식 13과 같이 나타낼 수 있다. The operation of the addition block of the butterfly of FIG. 11 may be represented by Equation 13.

[수학식 13]&Quot; (13) "

Figure pat00021
Figure pat00021

세 번째 스테이지에서는 곱셈연산이 사용되지 않으므로 덧셈 블록에서 출력되는 신호가 최종의 butterfly 출력이 된다.In the third stage, the multiplication operation is not used, so the signal output from the addition block becomes the final butterfly output.

이 발명에서는 OFDM 시스템에서 가장 큰 구현 면적을 차지하고 높은 전력을 요구하는 연산 블록인 FFT에 대하여 파이프라인 Radix-42 MDC방식의 저면적 64-point FFT 구조를 제안하였다. 곱셈연산의 계수의 수가 적은 첫 번째 스테이지는 CSD 방식을 사용하여 면적을 감소시켰으며, 곱셈 연산의 계수의 수가 많은 두 번째 스테이지에서는 일반적인 Booth 곱셈기 대신에 CSS기술을 이용하여 공통패턴을 공유하고 CSD방식을 사용하여 덧셈기와 쉬프트만으로 곱셈기를 구현하여 구현 면적을 감소시킬 수 있었다.In the present invention, a low-area 64-point FFT structure of pipeline Radix-4 2 MDC scheme is proposed for an FFT, which is an operation block that occupies the largest implementation area and requires high power in an OFDM system. In the first stage, where the number of coefficients of multiplication operations is small, the area is reduced by using the CSD method. In the second stage, where the number of coefficients of the multiplication operation is high, the common pattern is shared by using CSS technology instead of the general Booth multiplier. We can reduce the implementation area by implementing the multiplier using only adder and shift.

이상에서, 본 발명의 실시예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 기재되어 있다고 해서, 본 발명이 반드시 이러한 실시예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 그 모든 구성 요소들이 각각 하나의 독립적인 하드웨어로 구현될 수 있지만, 각 구성 요소들의 그 일부 또는 전부가 선택적으로 조합되어 하나 또는 복수 개의 하드웨어에서 조합된 일부 또는 전부의 기능을 수행하는 프로그램 모듈을 갖는 컴퓨터 프로그램으로서 구현될 수도 있다. 또한, 이와 같은 컴퓨터 프로그램은 USB 메모리, CD 디스크, 플래쉬 메모리 등과 같은 컴퓨터가 읽을 수 있는 저장매체(Computer Readable Media)에 저장되어 컴퓨터에 의하여 읽혀지고 실행됨으로써, 본 발명의 실시예를 구현할 수 있다. 컴퓨터 프로그램의 저장매체로서는 자기 기록매체, 광 기록매체, 캐리어 웨이브 매체 등이 포함될 수 있다.The present invention is not necessarily limited to these embodiments, as all the constituent elements constituting the embodiment of the present invention are described as being combined or operated in one operation. In other words, within the scope of the present invention, all of the components may be selectively operated in combination with one or more. In addition, although all of the components may be implemented as one independent hardware, some or all of the components may be selectively combined to perform a part or all of the functions in one or a plurality of hardware. As shown in FIG. In addition, such a computer program may be stored in a computer-readable medium such as a USB memory, a CD disk, a flash memory, etc., and read and executed by a computer, thereby implementing embodiments of the present invention. As the storage medium of the computer program, a magnetic recording medium, an optical recording medium, a carrier wave medium, or the like may be included.

또한, 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 상세한 설명에서 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Furthermore, all terms including technical or scientific terms have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs, unless otherwise defined in the Detailed Description. Terms used generally, such as terms defined in a dictionary, should be interpreted to coincide with the contextual meaning of the related art, and shall not be interpreted in an ideal or excessively formal sense unless explicitly defined in the present invention.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이며, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 따라서, 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and changes without departing from the essential characteristics of the present invention. In addition, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. Therefore, the protection scope of the present invention should be interpreted by the claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

Claims (9)

직교주파수 분할 다중 시스템에서의 DIF(Decimation In Frequency) 방식의 고속 푸리에 변환 프로세서에 있어서,
적어도 셋 이상의 스테이지로 구성되며, Radix-42 DIF 알고리즘을 사용하여 64-포인트 FFT 연산을 수행하고, 각각의 상기 스테이지는 덧셈 블록 및 곱셈 블록 중의 적어도 하나로 구성되는 버터플라이(Butterfly), 및 지연변환기를 포함하며, CSD형 계수를 사용하여 버터플라이 연산을 수행하고, 상기 CSD형 계수의 공통패턴을 정의하여 공유하며, 정의된 상기 공통패턴을 이용하여 트위들 팩터를 연산하며, 덧셈기와 쉬프트를 이용하여 CSS(Common Sub-expression Sharing) 방식의 버터플라이 연산을 구현하는 것을 특징으로 하는 고속 푸리에 변환 프로세서.
In the fast Fourier transform processor of the DIF (Decimation In Frequency) method in orthogonal frequency division multiplexing system,
A butterfly and delay transformer composed of at least three stages, performing 64-point FFT operations using the Radix-4 2 DIF algorithm, each stage consisting of at least one of an addition block and a multiplication block. It includes, and performs a butterfly operation using the CSD type coefficients, define and share a common pattern of the CSD type coefficients, calculate a tweed factor using the defined common pattern, use adder and shift Fast Fourier Transform processor, characterized in that to implement a butterfly operation of the Common Sub-expression Sharing (CSS).
제 1항에 있어서,
상기 셋 이상의 스테이지 중 첫 번째 스테이지의 덧셈블록은 다음과 같은 덧셈 연산을 수행하도록 구현되는 것을 특징으로 하는 고속 푸리에 변환 프로세서:
Figure pat00022

여기서, Xa와 Ya는 상기 첫 번째 스테이지의 최종 출력이 되며, x1, x2, x3, x4, x5, x6은 곱셈 블록으로 입력됨.
The method of claim 1,
A fast Fourier transform processor, characterized in that the addition block of the first stage of the three or more stages is implemented to perform the following addition operation:
Figure pat00022

Here, Xa and Ya are the final output of the first stage, x 1 , x 2 , x 3 , x 4 , x 5 , x 6 are input as a multiplication block.
제 2항에 있어서,
상기 첫 번째 스테이지의 곱셈블록은 다음과 같은 연산을 수행하도록 구현되는 것을 특징으로 하는 고속 푸리에 변환 프로세서:
Figure pat00023
.
The method of claim 2,
A fast Fourier transform processor, wherein the multiplication block of the first stage is implemented to perform the following operations:
Figure pat00023
.
제 3항에 있어서,
상기 곱셈 블록의 곱셈 연산은 CSD(Canonic Signed Digit)형 계수를 사용하는 것을 특징으로 하는 고속 푸리에 변환 프로세서.
The method of claim 3, wherein
The multiplication operation of the multiplication block is fast Fourier transform processor, characterized in that using the CSD (Canonic Signed Digit) type coefficients.
제 3항에 있어서,
상기 첫 번째 스테이지에서 사용되는 트위들 팩터는 다음 식과 같이 계산되는 것을 특징으로 하는 고속 푸리에 변환 프로세서:
Figure pat00024
.
The method of claim 3, wherein
A fast Fourier transform processor, wherein the tweed factor used in the first stage is calculated as follows:
Figure pat00024
.
제 1항에 있어서,
상기 셋 이상의 스테이지 중 두 번째 스테이지의 덧셈블록은 다음과 같은 덧셈 연산을 수행하는 것을 특징으로 하는 고속 푸리에 변환 프로세서:
Figure pat00025
.
The method of claim 1,
A fast Fourier transform processor, wherein an addition block of a second stage of the three or more stages performs an addition operation as follows:
Figure pat00025
.
제 6항에 있어서,
상기 두 번째 스테이지의 곱셈블록은 다음과 같은 곱셈 연산을 수행하는 것을 특징으로 하는 고속 푸리에 변환 프로세서:
Figure pat00026
.
The method according to claim 6,
A multiplier block of the second stage performs a multiplication operation as follows:
Figure pat00026
.
제 7항에 있어서,
상기 두 번째 스테이지의 곱셈블록은 CSS(Common Sub-expression Sharing) 방식을 사용한 트위들 팩터 곱셈구조로 구현되는 것을 특징으로 하는 고속 푸리에 변환 프로세서.
8. The method of claim 7,
2. The fast Fourier transform processor of claim 2, wherein the multiplication block of the second stage is implemented in a tween factor multiplication structure using a common sub-expression sharing (CSS) scheme.
직교주파수 분할 다중 시스템에서의 DIF(Decimation In Frequency) 방식의 고속 푸리에 변환 프로세서의 고속 푸리에 변환방법에 있어서,
상기 고속 푸리에 변환 프로세서는 적어도 셋 이상의 스테이지로 구성되며, Radix-42 DIF 알고리즘을 사용하여 64-포인트 FFT 연산을 수행하고,
CSD형 계수를 사용하여 버터플라이 연산을 수행하는 단계;
상기 CSD형 계수의 공통패턴을 정의하여 공유하는 단계; 및
정의된 상기 공통패턴을 이용하여 트위들 팩터를 연산하며, 덧셈기와 쉬프트를 이용하여 CSS(Common Sub-expression Sharing) 방식의 버터플라이 연산을 수행하는 단계
를 포함하는 것을 특징으로 하는 고속 푸리에 변환방법.In the fast Fourier transform method of the fast Fourier transform processor of the DIF (Decimation In Frequency) method in orthogonal frequency division multiplexing system,
The fast Fourier transform processor consists of at least three stages, performs a 64-point FFT operation using the Radix-4 2 DIF algorithm,
Performing a butterfly operation using CSD type coefficients;
Defining and sharing a common pattern of the CSD type coefficients; And
Computing a tween factor using the defined common pattern, and performing a butterfly operation of the common sub-expression sharing (CSS) method using an adder and a shift
Fast Fourier transform method comprising a.
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