KR20120103040A - Resistive-switching random access memory using 3d cell stacking structure and method thereof - Google Patents
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Abstract
Description
본 발명은 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 및 그 제조방법에 관한 것으로, 특히 하부 전극을 생성시 다층의 전극 및 절연막을 교대로 증착하여 3D 적층 구조로 형성함으로써, 간단한 공정으로 고집적의 저항 스위칭 메모리 소자를 제조할 수 있는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 및 그 제조방법에 관한 것이다.
The present invention relates to a non-volatile resistance switching memory device using a 3D stacked structure and a method of manufacturing the same, and in particular, by forming a 3D stacked structure by alternately depositing a multi-layer electrode and an insulating film when forming the lower electrode, it is highly integrated in a simple process The present invention relates to a nonvolatile resistance switching memory device using a 3D stacked structure capable of manufacturing a resistance switching memory device, and a method of manufacturing the same.
1990년대 후반 이후 반도체 메모리의 응용 분야는 PC에 국한되지 않고 각종 전자기기에 사용되면서 그 수요가 급증하여 왔다. 반도체 메모리 소자의 집적도는 무어의 법칙(Moore's law)에 따라 해마다 급격히 증가하고 있고, 최근에는 무선 및 이동 디바이스에 대한 관심 및 수요가 증가함에 따라 고집적, 저전력의 비휘발성 메모리에 대한 시장의 요구가 더욱 증가하고 있다. Since the late 1990s, the application area of semiconductor memory is not limited to PC but used in various electronic devices. The degree of integration of semiconductor memory devices is increasing rapidly year by year, according to Moore's law. Recently, with increasing interest and demand for wireless and mobile devices, the market demand for high-density, low-power, nonvolatile memory is increasing. It is increasing.
ITRS(International Technology Roadmap for Semiconductors)에 따르면 2015년에는 25㎚급 소자구현을 할 것으로 전망된다. 하지만, 2000년대에 들어서면서부터 100㎚ 이하 소자의 크기와 관련된 물리적 한계의 문제는 쉽게 해결하기 힘들 것으로 보고 이를 극복하기 위한 보다 근본적인 접근이 필요하다는 의견이 대두되고 있다. According to the International Technology Roadmap for Semiconductors (ITRS), the company expects to implement 25nm devices in 2015. However, since the 2000s, the problem of physical limitations related to the size of devices below 100 nm is difficult to solve, and there is a need for a more fundamental approach.
한편, 각종 전자기기를 사용하는 소비자들이 더 많은 정보를 더욱 빠르게 처리하기를 요구하면서, 이를 실현하기 위해 각종 전자기기에서의 핵심부품인 메모리 소자의 초고속화, 초고집적화 및 초절전화는 필수적이다. 소비자들의 이러한 요구에 따라 DRAM(Dynamic Random Access Memory)의 고집적성과 절전성, Flash 메모리의 비휘발성(non-volatile)을 가지면서 SRAM(Static Random Access Memory)의 고속 동작을 할 수 있는 차세대 메모리 소자에 대한 개발의 필요성이 그 어느 때보다도 커지고 있다. On the other hand, while consumers using a variety of electronic devices are required to process more information more quickly, in order to realize this, it is essential to achieve ultra-high speed, ultra-high integration and ultra-low power of the memory element which is a key component in various electronic devices. According to the demands of consumers, the next generation memory device capable of high-speed operation of static random access memory (SRAM) while having high integration and power saving of DRAM (non-volatile) and flash memory non-volatile The need for development is greater than ever.
최근 ITRS에 따르면 이러한 비휘발성 차세대 메모리 소자로서, PRAM(Phase-chage RMA), NFGM(Nano Floating Gate Memory), ReRAM(Resistance-switching Random Access Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), Nolecular Memory 등이 유력하게 대두하고 있는데, 이 중에서도 특히 ReRAM(저항 스위칭 메모리 소자)은 상기에서 언급한 DRAM, Flash 메모리 및 SRAM의 장점을 모두 가지고 있어 유력한 차세대 메모리 소자로 각광받고 있다. According to recent ITRS, these non-volatile next-generation memory devices include phase-chage RMA (PRAM), nano floating gate memory (NFGM), resistance-switching random access memory (ReRAM), polymer RAM (PoRAM), magnetic RAM (MRAM), Nolecular Memory is emerging as a strong force. Among them, ReRAM (Resistance Switching Memory Device) has all the advantages of DRAM, Flash Memory, and SRAM mentioned above, and has been in the spotlight as a powerful next-generation memory device.
차세대 메모리 소자 ReRAM과 관련하여 지금까지는 소자의 고집적을 위해 소자의 크기를 줄이는데 많은 연구를 해왔으나 앞에서 언급한 바와 같이 물리적인 한계에 다 달은바, 물리적으로 소자의 크기를 줄이는 것 이외의 방법으로 고집적의 메모리 소자를 생산할 수 있는 방안이 절실히 요구되고 있다.
In relation to the next-generation memory device, ReRAM, many researches have been conducted to reduce the size of the device for high integration. However, as mentioned above, the physical limit is reached. There is an urgent need for a way to produce highly integrated memory devices.
본 발명은 상기의 문제를 해결하기 위한 것으로, 하부 전극을 생성시 다층의 전극 및 절연막을 교대로 증착하여 3D 적층 구조로 형성함으로써, 제조 시간 및 제조 비용을 절감하고 간단한 공정으로 고집적의 저항 스위칭 메모리 소자를 제조할 수 있는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. The present invention is to solve the above problems, by forming a 3D laminated structure by alternately depositing a multi-layer electrode and an insulating film when forming the lower electrode, reducing the manufacturing time and manufacturing cost, high-resistance resistance switching memory in a simple process An object of the present invention is to provide a nonvolatile resistance switching memory device using a 3D stacked structure capable of manufacturing a device and a method of manufacturing the same.
본 발명의 실시예에 따르면, 전극 및 절연막을 교대로 다층 증착한 후 다층으로 증착된 전극 및 절연막 상에 금속 산화막을 1회 증착하고 1회 열처리함으로써, 메모리 소자를 적층 구조로 제조할 경우에 메모리 소자에 여러 번 열을 가해 열에 의한 변형이 일어나는 것을 방지할 수 있는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
According to an embodiment of the present invention, when the electrode and the insulating film are alternately deposited in multiple layers, the metal oxide film is deposited once on the multilayered electrode and the insulating film, and then subjected to one heat treatment. It is an object of the present invention to provide a nonvolatile resistive switching memory device using a 3D stacked structure capable of applying heat to a device several times to prevent deformation caused by heat, and a method of manufacturing the same.
상기의 목적을 달성하기 위해 본 발명의 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 반도체 기판 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 제 1 전극 및 제 2 절연막을 적어도 한층 이상 교대로 증착하는 단계; 상기 제 2 절연막 상에 금속 산화막을 형성하는 단계; 및 상기 금속 산화막 상에 제 2 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다. In order to achieve the above object, a method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure according to an embodiment of the present invention includes forming a first insulating film on a semiconductor substrate; Alternately depositing at least one or more first and second insulating films on the first insulating film; Forming a metal oxide film on the second insulating film; And forming a second electrode on the metal oxide film.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 제 1 절연막이 실리콘 산화막, 실리콘 질화막 중 하나를 사용하는 것을 특징으로 한다. A method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure according to another embodiment of the present invention is characterized in that the first insulating film uses one of a silicon oxide film and a silicon nitride film.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 제 1 전극이 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군, Si, WSix, NiSix, CoSix 또는 TiSix에서 선택된 어느 하나인 것을 특징으로 한다. In the method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure according to another embodiment of the present invention, the first electrode is Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt and combinations thereof Group consisting of Si, WSi x , NiSi x , CoSi x Or any one selected from TiSi x .
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 제 2 절연막이 SiO2인 것을 특징으로 한다. A method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure according to another embodiment of the present invention is characterized in that the second insulating film is SiO 2 .
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 제 1 전극 및 상기 제 2 절연막을 증착하는 단계에서, 상기 제 1 전극 및 상기 제 2 절연막을 패터닝 및 식각하는 단계;를 더 수행하는 것을 특징으로 한다. In another embodiment of the present invention, a method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure may include: patterning the first electrode and the second insulating layer at the step of depositing the first electrode and the second insulating layer; Etching step; characterized in that to perform further.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 금속 산화막이 TiO2, Ta2O5, ZrO2 또는 HfO2 중 어느 하나인 것을 특징으로 한다. In the method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure according to another embodiment of the present invention, the metal oxide film is TiO 2 , Ta 2 O 5 , ZrO 2 Or HfO 2 It is characterized in that any one of.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 금속 산화막을 물리적 기상 증착법(Physical Vapordeposition: PVD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 스퍼터링(Sputtering), 펄스 레이저 증착법(Pulsed Laser Deposition: PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron Beam Evaporation), 원자층 증착법(Atomic Layer Deposition: ALD) 및 분자선 에피택시 증착법(Molecular Beam Epitaxy: MBE) 중 어느 하나를 이용하여 형성시키는 것을 특징으로 한다. In another embodiment of the present invention, a method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure may include physical vapor deposition (PVD), chemical vapor deposition (CVD), and sputtering of the metal oxide layer. Sputtering, Pulsed Laser Deposition (PLD), Thermal Evaporation, Electron Beam Evaporation, Atomic Layer Deposition (ALD) and Molecular Beam Epitaxy: MBE), characterized in that formed using.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 금속 산화막이 2㎚ 내지 100㎚의 두께를 가지도록 형성하는 것을 특징으로 한다. A method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure according to another embodiment of the present invention is characterized in that the metal oxide film is formed to have a thickness of 2 nm to 100 nm.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 금속 산화막이 상기 제 2 절연막의 상부, 교대로 증착되어 패터닝 및 식각된 후의 상기 제 1 전극 및 제 2 절연막의 측면 및 패터닝 및 식각된 후의 상기 제 1 절연막 상에 형성되는 것을 특징으로 한다. In the method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure according to another embodiment of the present invention, the first electrode and the second after the metal oxide film is deposited on the second insulating film, alternately patterned and etched And a side surface of the insulating film and the first insulating film after patterning and etching.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 금속 산화막을 형성하는 단계 이후에, 상기 반도체 기판에 대해 열처리를 수행하는 단계;를 더 수행하는 것을 특징으로 한다. In another embodiment, a method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure may further include performing heat treatment on the semiconductor substrate after forming the metal oxide layer. It is done.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 열처리를 100℃ 내지 1000℃에서 수행하는 것을 특징으로 한다. A nonvolatile resistance switching memory device manufacturing method using a 3D stacked structure according to another embodiment of the present invention is characterized in that the heat treatment is performed at 100 ° C to 1000 ° C.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 제 2 전극이 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군, Si, WSix, NiSix, CoSix 또는 TiSix에서 선택된 어느 하나인 것을 특징으로 한다. In a method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure according to another embodiment of the present invention, the second electrode may include Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt, and a combination thereof. Group consisting of Si, WSi x , NiSi x , CoSi x Or any one selected from TiSi x .
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 제 2 전극을 상기 금속 산화막 상에 전극 물질로 사용될 제 2 전도막을 증착하고 패팅닝하여 형성하는 것을 특징으로 한다. A method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure according to another embodiment of the present invention is characterized in that the second electrode is formed by depositing and patterning a second conductive film to be used as an electrode material on the metal oxide film. It is done.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 금속 산화막 상에 제 2 전극을 형성하는 단계 이후에, 상기 금속 산화막 및 상기 제 2 절연막을 식각하여 상기 제 1 전극을 노출시키는 컨택홀을 형성하는 단계를 더 수행하는 것을 특징으로 한다. According to another aspect of the present invention, there is provided a method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure, after forming a second electrode on the metal oxide layer, by etching the metal oxide layer and the second insulating layer. The method may further include forming a contact hole exposing the first electrode.
본 발명의 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자는, 반도체 기판; 상기 반도체 기판 상에 형성된 제 1 절연막; 상기 제 1 절연막 상에 형성된 제 1 전극 및 제 2 절연막; 상기 제 2 절연막 상에 형성된 금속 산화막; 상기 금속 산화막 상에 형성된 제 2 전극;으로 구성되되, 상기 제 1 전극 및 상기 제 2 절연막은 적어도 한 층 이상 교대로 증착되어 형성된 것을 특징으로 한다. Nonvolatile resistance switching memory device using a 3D stacked structure according to an embodiment of the present invention, a semiconductor substrate; A first insulating film formed on the semiconductor substrate; A first electrode and a second insulating film formed on the first insulating film; A metal oxide film formed on the second insulating film; And a second electrode formed on the metal oxide film, wherein the first electrode and the second insulating film are formed by alternately depositing at least one layer.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자는, 상기 제 1 전극 및 상기 제 2 절연막이 패터닝 및 식각되고, 상기 금속 산화막이 상기 제 2 절연막의 상부, 교대로 증착되어 패터닝 및 식각된 후의 상기 제 1 전극 및 제 2 절연막의 측면 및 패터닝 및 식각된 후의 상기 제 1 절연막 상에 형성되는 것을 특징으로 한다.
In the non-volatile resistance switching memory device using a 3D stacked structure according to another embodiment of the present invention, the first electrode and the second insulating film is patterned and etched, the metal oxide film is deposited on top of the second insulating film, alternately And formed on the side surfaces of the first electrode and the second insulating film after being patterned and etched and on the first insulating film after being patterned and etched.
본 발명에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 및 그 제조방법은, 하부 전극을 생성시 다층의 전극 및 절연막을 교대로 증착하여 3D 적층 구조로 형성함으로써, 제조 시간 및 제조 비용을 절감하고 간단한 공정으로 고집적의 저항 스위칭 메모리 소자를 제조할 수 있는 효과를 제공한다. In the nonvolatile resistance switching memory device using the 3D stacked structure according to the present invention and a method for manufacturing the same, a multilayer electrode and an insulating film are alternately deposited to form a 3D stacked structure when the lower electrode is generated, thereby reducing manufacturing time and manufacturing cost. In a simple and simple process, a highly integrated resistive switching memory device can be manufactured.
본 발명의 다른 실시예에 따른 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 및 그 제조방법은, 전극 및 절연막을 교대로 다층 증착한 후 다층으로 증착된 전극 및 절연막 상에 금속 산화막을 1회 증착하고 1회 열처리함으로써, 메모리 소자를 적층 구조로 제조할 경우에 메모리 소자에 여러 번 열을 가해 열에 의한 변형이 일어나는 것을 방지할 수 있는 효과를 제공한다.
In accordance with another embodiment of the present invention, a nonvolatile resistance switching memory device using a 3D stacked structure and a method of manufacturing the same include depositing a metal oxide film on a multilayer electrode and an insulating layer after depositing an electrode and an insulating layer alternately. In this case, the heat treatment is performed once, and when the memory device is manufactured in a stacked structure, heat is applied to the memory device several times, thereby providing an effect of preventing deformation due to heat.
도 1은 본 발명의 실시예에 따른 3D 적층구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법을 도시하는 순서도.
도 2는 본 발명의 실시예에 따른 반도체 기판 상에 제 1 절연막 및 교대로 증착된 다층의 제 1 전극과 제 2 절연막이 형성된 것을 도시하는 모식도.
도 3은 본 발명의 실시예에 따른 다층의 제 1 전극과 제 2 절연막에 패터닝 및 식각한 것을 도시하는 모식도.
도 4는 도 3의 모식도를 SEM으로 관찰한 예시도.
도 5는 본 발명의 실시예에 따른 제 2 절연막 및 교대로 증착된 다층의 제 1 전극과 제 2 절연막 상에 금속 산화막이 형성된 것을 도시하는 모식도.
도 6은 상부 전극을 증착하고, 패터닝 및 식각한 것을 도시하는 모식도.
도 7은 다층의 제 1 전극에 제 1 전극 컨택홀 형성된 것을 도시하는 모식도.
도 8은 본 발명의 실시예에 따른 3D 적층구조를 이용한 비휘발성 저항 스위칭 메모리 소자를 SEM으로 관찰한 평면도.
도 9는 본 발명의 실시예에 따른 3D 적층구조를 이용한 비휘발성 저항 스위칭 메모리 소자의 저항 스위칭 특성을 나타내는 그래프. 1 is a flowchart illustrating a method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure according to an exemplary embodiment of the present invention.
FIG. 2 is a schematic diagram showing that a first insulating film and a multilayered first electrode and a second insulating film are formed on a semiconductor substrate according to an embodiment of the present invention.
3 is a schematic diagram showing patterning and etching on a multilayer first electrode and a second insulating film according to an embodiment of the present invention.
Figure 4 is an exemplary view of the schematic diagram of Figure 3 observed by SEM.
FIG. 5 is a schematic diagram showing a metal oxide film formed on a second insulating film and an alternately deposited first electrode and a second insulating film according to an embodiment of the present invention; FIG.
FIG. 6 is a schematic diagram showing deposition, patterning and etching of an upper electrode. FIG.
7 is a schematic diagram showing that a first electrode contact hole is formed in a multilayer first electrode;
FIG. 8 is a plan view of a nonvolatile resistance switching memory device using a 3D stacked structure according to an embodiment of the present invention as observed by SEM. FIG.
9 is a graph illustrating resistance switching characteristics of a nonvolatile resistance switching memory device using a 3D stacked structure according to an exemplary embodiment of the present invention.
첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시예에 따른 3D 적층구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법을 도시하는 순서도이고, 도 2 내지 7은 이의 모식도이다. 1 is a flowchart illustrating a method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure according to an exemplary embodiment of the present invention, and FIGS. 2 to 7 are schematic views thereof.
도 1 내지 도 7을 참조하여 각 단계별로 상세히 설명한다. 1 to 7 will be described in detail for each step.
먼저, 도 2에 도시된 바와 같이, 반도체 기판(10) 상에 제 1 절연막(20)을 형성하는 단계(S10)를 수행한다. First, as shown in FIG. 2, the step S10 of forming the first
먼저, 반도체 기판(10) 및 제 1 절연막(20)은 통상의 반도체 메모리 소자에 적용되는 것이라면 어느 것이나 가능한 것으로 특별히 한정되지 않는다. 대표적으로 사용될 수 있는 제 1 절연막(20)으로는 실리콘 산화막, 실리콘 질화막 등이 가능할 것이다. First, as long as the
다음으로 제 1 절연막(20) 상에 제 1 전극(30) 및 제 2 절연막(40)을 적어도 한층 이상 교대로 증착하는 단계(S20)를 수행한다. Next, in step S20, at least one or more layers of the
제 1 전극 및 제 2 절연막은 적어도 한층 이상 교대로 증착하는 것으로, 보다 구체적으로 예를 들면 도 2에 도시된 바와 같이, 제 1 전극(31), 제 2 절연막(41), 제 1 전극(32), 제 2 절연막(42), 제 1 전극(33), 제 2 절연막(43)의 3층으로 증착할 수 있다. The first electrode and the second insulating film are alternately deposited at least one or more layers. More specifically, for example, as illustrated in FIG. 2, the
이러한 본 발명의 실시예에 의하면, 동일한 면적의 웨이퍼에서 보다 고집적된 메모리 소자를 제조할 수 있다. 즉, 하부 전극을 생성시 다층의 전극 및 절연막을 교대로 증착하여 3D 적층 구조로 형성함으로써, 제조 시간 및 제조 비용을 절감하고 간단한 공정으로 고집적의 저항 스위칭 메모리 소자를 제조할 수 있는 효과를 제공한다. According to this embodiment of the present invention, a more highly integrated memory device can be manufactured from wafers of the same area. That is, when the lower electrode is formed, the multilayer electrode and the insulating film are alternately deposited to form a 3D stacked structure, thereby reducing manufacturing time and manufacturing cost and providing an effect of manufacturing a highly integrated resistance switching memory device in a simple process. .
하부 전극으로 사용되는 제 1 전극(30)은 산소에 반응성이 강한 금속 물질으로, 보다 구체적으로 예를 들면 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나이거나 또는 Si, WSix, NiSix, CoSix TiSix에서 선택된 어느 하나일 수 있다. The
제 1 전극(30)은 통상의 증착 방법을 이용하여, 전극 물질의 종류에 따라 5~500㎚의 두께로 형성할 수 있다. The
대표적으로 물리적 기상 증착법(Physical Vapordeposition: PVD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 스퍼터링(Sputtering), 펄스 레이저 증착법(Pulsed Laser Deposition: PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron Beam Evaporation), 원자층 증착법(Atomic Layer Deposition: ALD) 및 분자선 에피택시 증착법(Molecular Beam Epitaxy: MBE)이 가능하다. Typical physical vapor deposition (PVD), chemical vapor deposition (CVD), sputtering, pulsed laser deposition (PLD), thermal evaporation, electron beam evaporation ( Electron Beam Evaporation, Atomic Layer Deposition (ALD) and Molecular Beam Epitaxy (MBE) are possible.
하부 전극으로 사용되기 위해 다층으로 증착된 제 1 전극들 간을 전기적 분리를 위해 증착된 제 2 절연막(40)은 SiO2일 수 있다. The second insulating
또한, 도 3에 도시된 바와 같이, 제 1 전극(30) 및 제 2 절연막(40)을 증착하는 단계(S20)에서 제 1 전극(30) 및 제 2 절연막(40)을 패터닝하고 식각하는 단계를 더 수행할 수 있다. In addition, as shown in FIG. 3, patterning and etching the
이렇게 형성된 다층의 제 1 전극(30) 및 제 2 절연막(40)이 하부 전극구조를 형성한 것은, 도 4에 도시된 SEM을 통해 확인할 수 있다. The lower electrode structures of the multilayered
다음으로, 제 2 절연막(40) 상에 금속 산화막(50)을 형성하는 단계(S30)를 수행한다. 이때, 금속 산화막(50)은 TiO2, Ta2O5, ZrO2 또는 HfO2 중 어느 하나일 수 있으며, 통상의 증착방법을 이용하여 2㎚ 내지 100㎚의 두께를 가지도록 형성할 수 있다. Next, forming a
대표적으로 물리적 기상 증착법(Physical Vapordeposition: PVD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 스퍼터링(Sputtering), 펄스 레이저 증착법(Pulsed Laser Deposition: PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron Beam Evaporation), 원자층 증착법(Atomic Layer Deposition: ALD) 및 분자선 에피택시 증착법(Molecular Beam Epitaxy: MBE) 중 어느 하나를 이용하여 형성할 수 있다. Typical physical vapor deposition (PVD), chemical vapor deposition (CVD), sputtering, pulsed laser deposition (PLD), thermal evaporation, electron beam evaporation ( It can be formed using any one of Electron Beam Evaporation, Atomic Layer Deposition (ALD), and Molecular Beam Epitaxy (MBE).
이때, 금속 산화막(50)은 도 5에 도시된 바와 같이, 제 2 절연막(40)의 상부, 교대로 증착되어 패터닝 및 식각된 후의 상기 제 1 전극 및 제 2 절연막의 측면 및 패터닝 및 식각된 후의 상기 제 1 절연막 상에 형성될 수 있다. In this case, as shown in FIG. 5, the
다음으로, 금속 산화막을 형성하는 단계(S30) 이후에, 반도체 기판(10)에 대해 열처리를 수행하는 단계;를 더 수행할 수 있다. 열처리는 100℃ 내지 1000℃에서 수행되며, 보다 바람직하게는 200℃ 내지 500℃의 온도 범위에서 1 분 내지 24시간, 바람직하게는 30분 내지 1시간 동안 수행된다. 이때 상기 열처리는 100Torr 내지 500Torr의 질소 분압 또는 산소 분압이 인가되는 가스 분위기에서 수행되거나 진공 하에서 수행된다. Next, after the step of forming the metal oxide layer (S30), performing a heat treatment for the
이러한 본 발명의 실시예에 따르면, 전극(31, 32, 33) 및 절연막(41, 42, 43)을 교대로 다층 증착한 후 다층으로 증착된 전극(31, 32, 33) 및 절연막(41, 42, 43) 상에 금속 산화막(50)을 1회 증착하고 1회 열처리함으로써, 메모리 소자를 적층 구조로 제조할 경우에 메모리 소자에 여러 번 열을 가해 열에 의한 변형이 일어나는 것을 방지할 수 있는 효과를 제공한다. According to the exemplary embodiment of the present invention, the
도 6을 참조하면, 금속 산화막(50) 상에 제 2 전극(60)을 형성하는 단계(S40)를 수행한다. Referring to FIG. 6, the forming of the
상부 전극으로 사용되는 이러한 제 2 전극(60)은 산소에 반응성이 강한 금속 물질으로 형성할 수 있다. 보다 구체적으로 예를 들면 예를 들면 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나이거나 또는 Si, WSix, NiSix, CoSix TiSix에서 선택된 어느 하나일 수 있고, 제 2 전극(60)은 반드시 제 1 전극(30)과 동일한 물질일 필요는 없다. The
제 2 전극(60)은 금속 산화막(50) 상에 전극 물질로 사용될 제 2 전도막을 증착하고 패팅닝하여 형성하는데, 제 2 전극(60)은 기 언급한 제 1 전극(30)에서 제시된 증착법을 통해 형성할 수 있다. The
다음으로, 도 7에 도시된 바와 같이 금속 산화막 상에 제 2 전극을 형성하는 단계(S40) 이후에, 금속 산화막(50) 및 상기 제 2 절연막을 식각하여 상기 제 1 전극을 노출시키는 컨택홀(1, 2, 3)을 형성하는 단계를 더 수행할 수 있다. Next, as shown in FIG. 7, after forming the second electrode on the metal oxide film (S40), the contact hole exposing the first electrode by etching the
도 8은 다층의 제 1 전극 및 제 2 절연막 상에 TiO2, Ta2O5, ZrO2 또는 HfO2 등으로 형성된 금속 산화막을 증착하고, 제 2 전극을 증착 한 후 패터닝과 식각 공정 단계를 수행한 구조를 SEM(Scanning Electron Microscope)으로 관찰한 평면도이다. FIG. 8 illustrates TiO 2 , Ta 2 O 5 , ZrO 2 Or HfO 2 A planar view of a structure in which a metal oxide film formed of the metal oxide film is formed, the second electrode is deposited, and the patterning and etching processes are performed is performed by scanning electron microscope (SEM).
도 9는 본 발명의 실시예에 따른 3D 적층구조를 이용한 비휘발성 저항 스위칭 메모리 소자의 저항 스위칭 특성을 나타내는 그래프이다. 9 is a graph illustrating resistance switching characteristics of a nonvolatile resistance switching memory device using a 3D stacked structure according to an exemplary embodiment of the present invention.
도 9를 참조하면, 본 발명의 실시예에 의해 제조된 비휘발성 저항 스위칭 메모리 소자에 +1V에서 -1.5V까지 전압을 인가했을 때의 전류 특성을 확인할 수 있다. 초기 상태의 고저항 상태를 가지고 있는 저항 스위칭 메모리 소자에 0V에서 +1V의 양전압을 인가하면 +1V에서 고저항 상태에서 저저항 상태로 변화하며, 다시 +1V에서 -1.5V까지의 음전압을 인가하면 약 -1.5V 부근에서 낮은 저항상태로 변화하며, 최종 -1.5V에서는 초기의 고저항 상태로 변화하는 것을 알 수 있다.
Referring to FIG. 9, current characteristics when a voltage from +1 V to -1.5 V is applied to a nonvolatile resistance switching memory device manufactured according to an exemplary embodiment of the present invention can be confirmed. When a positive voltage of 0V to + 1V is applied to a resistive switching memory device having an initial high resistance state, the voltage is changed from + 1V to a high resistance state to a low resistance state, and a negative voltage of + 1V to -1.5V is again applied. When applied, it turns into a low resistance state around -1.5V, and changes to the initial high resistance state at the final -1.5V.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications, changes, etc. fall within the scope of the claims Should be seen.
10 : 반도체 기판
20 : 제 1 절연막
30, 31, 32, 33 : 제 1 전극
40, 41, 42, 43 : 제 2 절연막
50 : 금속 산화막
60 : 제 2 전극10: semiconductor substrate
20: first insulating film
30, 31, 32, 33: first electrode
40, 41, 42, 43: second insulating film
50: metal oxide film
60: second electrode
Claims (16)
상기 제 1 절연막 상에 제 1 전극 및 제 2 절연막을 적어도 한층 이상 교대로 증착하는 단계;
상기 제 2 절연막 상에 금속 산화막을 형성하는 단계; 및
상기 금속 산화막 상에 제 2 전극을 형성하는 단계;를 포함하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
Forming a first insulating film on the semiconductor substrate;
Alternately depositing at least one or more first and second insulating films on the first insulating film;
Forming a metal oxide film on the second insulating film; And
Forming a second electrode on the metal oxide layer; and manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure.
실리콘 산화막, 실리콘 질화막 중 하나를 사용하는 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 1, wherein the first insulating film,
A method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure, wherein one of a silicon oxide film and a silicon nitride film is used.
Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군, Si, WSix, NiSix, CoSix 또는 TiSix에서 선택된 어느 하나인 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 1, wherein the first electrode,
Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt and combinations thereof, Si, WSi x , NiSi x , CoSi x Or TiSi x is any one selected from the group consisting of a non-volatile resistance switching memory device using a 3D stacked structure.
SiO2인 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 1, wherein the second insulating film,
A method of manufacturing a nonvolatile resistance switching memory device using a 3D stacked structure, characterized in that SiO 2 .
상기 제 1 전극 및 상기 제 2 절연막을 패터닝 및 식각하는 단계;를 더 수행하는 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 1, wherein in the depositing the first electrode and the second insulating film,
Patterning and etching the first electrode and the second insulating film; and manufacturing a non-volatile resistance switching memory device using a 3D stacked structure.
TiO2, Ta2O5, ZrO2 또는 HfO2 중 어느 하나인 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 1, wherein the metal oxide film,
TiO 2 , Ta 2 O 5 , ZrO 2 Or HfO 2 Non-volatile resistance switching memory device manufacturing method using a 3D stacked structure, characterized in that any one of.
물리적 기상 증착법(Physical Vapordeposition: PVD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 스퍼터링(Sputtering), 펄스 레이저 증착법(Pulsed Laser Deposition: PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron Beam Evaporation), 원자층 증착법(Atomic Layer Deposition: ALD) 및 분자선 에피택시 증착법(Molecular Beam Epitaxy: MBE) 중 어느 하나를 이용하여 형성시키는 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 1 or 6, wherein the metal oxide film,
Physical Vapordeposition (PVD), Chemical Vapor Deposition (CVD), Sputtering, Pulsed Laser Deposition (PLD), Thermal Evaporation, Electron Beam Evaporation (Electron Beam) Method for manufacturing a non-volatile resistance switching memory device using a 3D stacked structure characterized in that formed using any one of evaporation, atomic layer deposition (ALD) and molecular beam epitaxy (MBE) .
2㎚ 내지 100㎚의 두께를 가지도록 형성하는 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 1 or 6, wherein the metal oxide film,
A nonvolatile resistance switching memory device manufacturing method using a 3D stacked structure, characterized in that formed to have a thickness of 2nm to 100nm.
상기 제 2 절연막의 상부, 교대로 증착되어 패터닝 및 식각된 후의 상기 제 1 전극 및 제 2 절연막의 측면 및 패터닝 및 식각된 후의 상기 제 1 절연막 상에 형성되는 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 1 or 5, wherein the metal oxide film,
The upper portion of the second insulating film, the side of the first electrode and the second insulating film after being alternately deposited, patterned and etched and formed on the first insulating film after patterning and etched, the ratio using a 3D stacked structure Method for manufacturing a volatile resistance switching memory device.
상기 반도체 기판에 대해 열처리를 수행하는 단계;를 더 수행하는 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 9, after the forming of the metal oxide film,
And heat-treating the semiconductor substrate. The method of claim 1, further comprising performing a heat treatment on the semiconductor substrate.
The method of claim 10, wherein the heat treatment is performed at 100 ° C. to 1000 ° C. 12.
Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군과 Si, WSix, NiSix, CoSix 또는 TiSix에서 선택된 어느 하나인 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 1, wherein the second electrode,
Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt and combinations thereof and Si, WSi x , NiSi x , CoSi x Or TiSi x is any one selected from the group consisting of a non-volatile resistance switching memory device using a 3D stacked structure.
상기 금속 산화막 상에 전극 물질로 사용될 제 2 전도막을 증착하고 패팅닝하여 형성하는 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 1, wherein the second electrode,
And depositing and patterning a second conductive film to be used as an electrode material on the metal oxide film.
상기 금속 산화막 및 상기 제 2 절연막을 식각하여 상기 제 1 전극을 노출시키는 컨택홀을 형성하는 단계;를 더 수행하는 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자 제조방법.
The method of claim 13, after the forming of the second electrode on the metal oxide film,
Forming a contact hole for exposing the first electrode by etching the metal oxide layer and the second insulating layer, wherein the metal oxide layer and the second insulating layer are etched.
상기 반도체 기판 상에 형성된 제 1 절연막;
상기 제 1 절연막 상에 형성된 제 1 전극 및 제 2 절연막;
상기 제 2 절연막 상에 형성된 금속 산화막;
상기 금속 산화막 상에 형성된 제 2 전극;으로 구성되되,
상기 제 1 전극 및 상기 제 2 절연막은 적어도 한 층 이상 교대로 증착되어 형성된 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자.
A semiconductor substrate;
A first insulating film formed on the semiconductor substrate;
A first electrode and a second insulating film formed on the first insulating film;
A metal oxide film formed on the second insulating film;
A second electrode formed on the metal oxide film;
And the first electrode and the second insulating layer are formed by alternately depositing at least one layer.
상기 제 1 전극 및 상기 제 2 절연막은, 패터닝 및 식각되고,
상기 금속 산화막은, 상기 제 2 절연막의 상부, 교대로 증착되어 패터닝 및 식각된 후의 상기 제 1 전극 및 제 2 절연막의 측면 및 패터닝 및 식각된 후의 상기 제 1 절연막 상에 형성되는 것을 특징으로 하는 3D 적층 구조를 이용한 비휘발성 저항 스위칭 메모리 소자.
The method of claim 15,
The first electrode and the second insulating film is patterned and etched,
And the metal oxide film is formed on the second insulating film, on the side surfaces of the first electrode and the second insulating film after being alternately deposited, patterned and etched, and on the first insulating film after patterning and etching. Nonvolatile resistance switching memory device using a stacked structure.
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2011
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |