KR20120098176A - Semiconductor device - Google Patents

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김재환
연은미
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Abstract

PURPOSE: A semiconductor device is provided to minimize power drop due to resistance of a metal line by minimizing the length of the metal line to apply a power voltage and a ground voltage to a decoupling capacitor. CONSTITUTION: A plurality of NMOS transistors(111) is formed on an NMOS area(110). A plurality of PMOS transistors(131) is formed on an PMOS area(130). A power voltage is supplied to a source of the PMOS transistor. A capacitor area(120) is formed between the NMOS area and the PMOS area. An end(A) of a capacitor(121) is electrically connected to the NMOS area using a first metal line(M1).

Description

반도체 소자{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자에 관한 것이다.
The present invention relates to a semiconductor device.

반도체 소자, 예를 들면 DRAM (Dynamic Random Access Memory)의 집적도가 증가함에 따라 저장 용량 증가에 대한 요구와 더불어 동작 속도의 증가에 대한 요구가 커지고 있다. 일반적으로 반도체 소자의 집적도가 증가하면 이에 비례하여 동작 회로의 수도 증가되는데, 읽기(read) 동작 및 쓰기(writing) 동작시에 전원 전압(VDD) 및 접지 전압(VSS)에 순간적으로 심한 요동 잡음(fluctuation noise)이 생기게 된다. 이를 해결하기 위하여, 통상적으로 반도체 소자에서는 전원 전압(VDD) 및 접지 전압(VSS)과 같은 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위하여 디커플링 캐패시터(decoupling capacitor)를 사용하고 있다. 이러한 디커플링 캐패시터는 주변 회로(Prephery) 영역의 여유 공간에 주로 배치된다.As the degree of integration of semiconductor devices, for example, DRAM (Dynamic Random Access Memory) increases, the demand for increasing the storage capacity as well as the demand for increasing the operating speed increases. In general, as the degree of integration of semiconductor devices increases, the number of operating circuits increases in proportion to the increase in the degree of integration of semiconductor devices. fluctuation noise. In order to solve this problem, a semiconductor device typically uses a decoupling capacitor to filter out noise existing between operating power sources such as the power supply voltage VDD and the ground voltage VSS. This decoupling capacitor is mainly disposed in the free space of the peripheral region.

디커플링 캐패시터는 전원 상의 고주파 노이즈를 제거하거나 소자가 필요로 하는 전원을 보조적으로 제공하고, 소자에 외부 전원이 연결될 때 발생하는 인덕턴스(inductance) 성분 등을 배제하여 외부 전원에서 바라보는 임피던스(impedance)를 개선하는 역할을 한다.The decoupling capacitor eliminates high-frequency noise on the power supply, provides auxiliary power to the device, and eliminates the impedance seen from the external power supply by eliminating inductance components that occur when the device is connected to an external power supply. To improve.

반도체 소자의 경우 작은 면적에 큰 캐패시터 용량을 가지는 모스(MOS) 캐패시터가 디커플링 캐패시터로 형성되는 것이 일반적이다. 모스 캐패시터에는 엔모스(NMOS) 캐패시터와 피모스(PMOS) 캐패시터가 있다. 일반적으로 엔모스(NMOS) 캐패시터가 피모스(PMOS) 캐패시터보다 특성이 우수하여 널리 이용된다.In the case of a semiconductor device, a MOS capacitor having a large capacitor capacity in a small area is generally formed as a decoupling capacitor. Morse capacitors include NMOS capacitors and PMOS capacitors. In general, NMOS capacitors are widely used because they have better characteristics than PMOS capacitors.

엔모스 캐패시터의 경우를 들어 구체적으로 설명하면 다음과 같다. 엔모스 트랜지스터에서 게이트(gate)에 전원전압(VDD)가 인가되고, 소스(source), 드레인(drain), 및 벌크(bulk)에 기저전압(VSS)가 공통으로 인가되면 엔모트 트랜지스터는 캐패시터의 역할을 한다. 이론적으로 게이트와 소스 사이에 걸리는 전압(Vgs) 레벨이 문턱 전압(Vt) 레벨보다 낮은 경우, 턴온되지 않아서 전류가 흐르지 않고 전하가 쌓이게 되므로 캐패시터의 역할을 하는 것이다.For example, the NMOS capacitor will be described in detail below. In a NMOS transistor, when a power supply voltage VDD is applied to a gate and a base voltage VSS is commonly applied to a source, a drain, and a bulk, the NMOS transistor is a capacitor. Play a role. Theoretically, when the voltage (Vgs) level between the gate and the source is lower than the threshold voltage (Vt) level, it does not turn on, so no current flows and charges are accumulated, thus acting as a capacitor.

그러나 이와 같이 기생성분을 감소시키기 위한 디커플링 캐패시터 구성은 두가지 기생 저항 성분을 초래하게 되었다. 이러한 기생저항 성분들은 그 저항값이 클수록 파워 드랍(power drop)을 증가시켜 고주파에서의 동작 특성을 저하한다는 문제점이 있다. 그 중 하나가 ESR(Equivalent Series Resistance)이다. ESR(Equivalent Series Resistance)는 디커플링 캐패시터 고유의 저항성분이므로 디커플링 캐패시터의 게이트 사이즈를 변화시켜 조절할 수 있으며 ESR이 작을수록 고주파 영역에서의 동작특성을 향상시킬 수 있다. 다른 하나는 디커플링 캐패시터에 전원전압(VDD) 및 기저전압(VSS)을 인가하기 위해 형성하는 메탈라인에 의해 발생하는 저항성분(이하 '경로저항')이다.However, this decoupling capacitor configuration for reducing parasitic components has resulted in two parasitic resistance components. These parasitic resistance components have a problem in that the larger the resistance value, the more the power drop is increased and the operating characteristics at high frequencies are deteriorated. One of them is ESR (Equivalent Series Resistance). ESR (Equivalent Series Resistance) is an intrinsic resistance component of the decoupling capacitor, so it can be adjusted by changing the gate size of the decoupling capacitor. The smaller the ESR, the better the operation characteristics in the high frequency region. The other is a resistance component (hereinafter referred to as a "path resistance") generated by a metal line formed to apply a power supply voltage VDD and a ground voltage VSS to the decoupling capacitor.

본 발명은 디커플링 캐패시터에 전원전압 및 기저전압을 인가하기 위한 메탈라인의 길이를 최소화하여 메탈라인의 저항값을 최소화하기 위한 반도체 소자를 제공한다.
The present invention provides a semiconductor device for minimizing the length of a metal line for applying a power supply voltage and a base voltage to a decoupling capacitor to minimize the resistance of the metal line.

본 발명에 따른 반도체 소자는, 다수의 엔모스 트랜지스터가 형성되는 엔모스 영역; 다수의 피모스 트랜지스터가 형성되되, 상기 엔모스 영역과 이격하여 형성되는 피모스 영역; 및 일단은 상기 엔모스 영역으로부터 제1전압을 공급받고, 타단은 상기 피모스 영역으로부터 제2전압을 공급받는 다수의 캐패시터가 형성되되, 상기 엔모스 영역과 상기 피모스 영역의 사이에 형성되는 캐패시터 영역을 포함할 수 있다.The semiconductor device according to the present invention includes an NMOS region in which a plurality of NMOS transistors are formed; A plurality of PMOS transistors formed therein, the PMOS regions spaced apart from the NMOS region; And a plurality of capacitors, one end of which is supplied with a first voltage from the NMOS region and the other end of which is supplied with a second voltage from the PMOS region, wherein a capacitor is formed between the NMOS region and the PMOS region. It can include an area.

또한 본 발명에 따른 반도체 소자는, 다수의 제1엔모스 트랜지스터가 형성되는 제1엔모스 영역; 다수의 제1피모스 트랜지스터가 형성되되, 상기 제1엔모스 영역과 이격하여 형성되는 제1피모스 영역; 일단은 상기 제1엔모스 영역으로부터 제1전압을 공급받고, 타단은 상기 제1피모스 영역으로부터 제2전압을 공급받는 다수의 제1캐패시터가 형성되되, 상기 제1엔모스 영역과 상기 제1피모스 영역 사이에 형성되는 제1캐패시터 영역; 다수의 제2엔모스 트랜지스터가 형성되되, 상기 제1피모스 영역과 인접하여 형성되는 제2엔모스 영역; 다수의 제2피모스 트랜지스터가 형성되되, 상기 제2엔모스 영역과 이격하여 형성되는 제2피모스 영역; 및 일단은 상기 제2엔모스 영역으로부터 상기 제1전압을 공급받고, 타단은 상기 제2피모스 영역으로부터 상기 제2전압을 공급받는 다수의 제2캐패시터가 형성되되, 상기 제2엔모스 영역과 상기 제2피모스 영역 사이에 형성되는 제2캐패시터 영역을 포함할 수 있다.
In addition, the semiconductor device according to the present invention includes a first NMOS region in which a plurality of first NMOS transistors are formed; A first PMOS region in which a plurality of first PMOS transistors are formed and spaced apart from the first NMOS region; One end is supplied with a first voltage from the first NMOS area, and the other end is formed with a plurality of first capacitors are supplied with a second voltage from the first PMOS area, the first NMOS area and the first A first capacitor region formed between the PMOS regions; A second NMOS transistor formed with a plurality of second NMOS transistors and formed adjacent to the first PMOS region; A second PMOS transistor formed with a plurality of second PMOS transistors, the second PMOS region spaced apart from the second NMOS region; And a plurality of second capacitors, one end of which is supplied with the first voltage from the second NMOS region and the other end of which is supplied with the second voltage from the second PMOS region, wherein It may include a second capacitor region formed between the second PMOS region.

본 발명은 디커플링 캐패시터에 전원전압 및 기저전압을 인가하기 위한 메탈라인의 길이를 최소화하여 이러한 메탈라인에 의해 발생하는 저항값을 최소화함으로써 메탈라인의 저항성분에 의한 파워 드랍을 최소화하는 효과가 있다.
The present invention has the effect of minimizing the length of the metal line for applying the power supply voltage and the base voltage to the decoupling capacitor to minimize the resistance value generated by the metal line, thereby minimizing the power drop caused by the resistance component of the metal line.

도 1은 본 발명의 일실시예에 따른 반도체 소자의 구성도,
도 2는 본 발명의 다른 일실시예에 따른 반도체 소자의 구성도.1 is a block diagram of a semiconductor device according to an embodiment of the present invention;
2 is a block diagram of a semiconductor device according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 1은 본 발명의 일실시예에 따른 반도체 소자의 구성도이다.1 is a block diagram of a semiconductor device according to an embodiment of the present invention.

도 1에 도시된 바와 같이 반도체 소자는, 다수의 엔모스 트랜지스터(111)가 형성되는 엔모스 영역(110), 다수의 피모스 트랜지스터(131)가 형성되되, 엔모스 영역(110)과 이격하여 형성되는 피모스 영역(130) 및 일단(A)은 엔모스 영역(110)으로부터 제1전압을 공급받고, 타단(B)은 피모스 영역(130)으로부터 제2전압을 공급받는 다수의 캐패시터(121)가 형성되되, 엔모스 영역(110)과 피모스 영역(130)의 사이에 형성되는 캐패시터 영역(120)을 포함한다.As shown in FIG. 1, in the semiconductor device, an NMOS region 110 in which a plurality of NMOS transistors 111 are formed, and a plurality of PMOS transistors 131 are formed, are spaced apart from the NMOS region 110. The formed PMOS region 130 and one end A are supplied with a first voltage from the NMOS region 110, and the other end B is provided with a plurality of capacitors receiving a second voltage from the PMOS region 130. 121 is formed and includes a capacitor region 120 formed between the NMOS region 110 and the PMOS region 130.

다수의 캐패시터(121)의 일단(A)은 동일한 제1전압이 인가되므로 전기적으로 연결되어있고, 다수의 캐패시터(121)의 타단(B)은 동일한 제2전압이 인가되므로 전기적으로 연결되어있다. '101'은 다수의 트랜지스터(111, 131)의 게이트(gate) 라인을 나타낸다. '102'는 컨택(미도시)에 의해 캐패시터(121)의 드레인 또는 소스와 연결되어, 캐패시터(121)의 드레인 또는 소스를 캐패시터(121)의 일단(A)과 전기적으로 연결하는 메탈 라인을 나타낸다. '103'는 컨택(미도시)에 의해 캐패시터(121)의 게이트와 연결되어, 캐패시터(121)의 게이트를 캐패시터(121)의 타단(A)과 전기적으로 연결하는 메탈 라인을 나타낸다.One end A of the plurality of capacitors 121 is electrically connected because the same first voltage is applied, and the other end B of the plurality of capacitors 121 is electrically connected because the same second voltage is applied. '101' represents gate lines of the plurality of transistors 111 and 131. '102' represents a metal line connected to a drain or source of the capacitor 121 by a contact (not shown), and electrically connecting the drain or source of the capacitor 121 to one end A of the capacitor 121. . '103' represents a metal line connected to the gate of the capacitor 121 by a contact (not shown), and electrically connecting the gate of the capacitor 121 to the other end A of the capacitor 121.

이하 도 1을 참조하여 반도체 소자에 대해 설명한다.Hereinafter, a semiconductor device will be described with reference to FIG. 1.

배경기술에서 상술한 바와 다수의 캐패시터(121)는 모스 트랜지스터일 수 있다. 즉 다수의 캐패시터(121)는 엔모스 트랜지스터(NMOS transistor) 또는 피모스 트랜지스터(PMOS transistor)일 수 있다. 이하에서는 다수의 캐패시터(121)가 엔모스 트랜지스터인 경우에 대해 설명한다.As described above in the background, the plurality of capacitors 121 may be MOS transistors. That is, the plurality of capacitors 121 may be an NMOS transistor or a PMOS transistor. Hereinafter, the case where the plurality of capacitors 121 are NMOS transistors will be described.

다수의 캐패시터(121)가 엔모스 트랜지스터인 경우에 엔모스 트랜지스터의 게이트에는 전원전압이 인가되고, 엔모스 트랜지스터의 드레인 및 소스에는 공통으로 기저전압(접지전압)이 인가된다. 이렇게 해서 전하가 엔모스 트랜지스터에 축적된다. 여기서 기저전압은 제1전압이고, 전원전압은 제2전압에 해당한다.When the plurality of capacitors 121 are NMOS transistors, a power supply voltage is applied to the gate of the NMOS transistor, and a ground voltage (ground voltage) is commonly applied to the drain and the source of the NMOS transistor. In this way, charges are accumulated in the NMOS transistor. Here, the base voltage is the first voltage, and the power supply voltage corresponds to the second voltage.

엔모스 영역(110)에는 다수의 엔모스 트랜지스터(111)가 형성된다. 반도체 소자에서 일반적으로 다수의 엔모스 트랜지스터(111)의 소스에는 기저전압이 공급된다. 그리고 엔모스 트랜지스터(111)의 드레인은 반도체 소자의 다른 부분과 전기적으로 연결된다. 예를 들어 반도체 소자가 DRAM인 경우 엔모스 트랜지스터(111)의 드레인에는 비트라인(bit line)이 연결될 수 있다.A plurality of NMOS transistors 111 are formed in the NMOS region 110. In a semiconductor device, a base voltage is generally supplied to a source of a plurality of NMOS transistors 111. The drain of the NMOS transistor 111 is electrically connected to another portion of the semiconductor device. For example, when the semiconductor device is a DRAM, a bit line may be connected to the drain of the NMOS transistor 111.

피모스 영역(130)에는 다수의 피모스 트랜지스터(131)가 형성된다. 반도체 소자에서 일반적으로 다수의 피모스 트랜지스터(131)의 소스에는 전원전압이 공급된다. 그리고 피모스 트랜지스터(111)의 드레인도 다수의 엔모스 트랜지스터(111)와 마찬가지로 반도체 소자의 다른 부분과 전기적으로 연결된다.A plurality of PMOS transistors 131 are formed in the PMOS region 130. In a semiconductor device, a source voltage of a plurality of PMOS transistors 131 is generally supplied. The drain of the PMOS transistor 111 is also electrically connected to other portions of the semiconductor device like the plurality of NMOS transistors 111.

즉 반도체 소자 내부 혹은 외부의 전원으로부터 엔모스 영역(110)의 다수의 엔모스 트랜지스터(111)들로 기저전압이 공급되고, 피모스 영역(130)의 다수의 피모스 트랜지스터(131)들로 전원전압이 공급된다. 그런데 다수의 캐패시터(121)는 전원전압과 기저전압을 모두 공급받아야 한다. 다수의 캐패시터(121)는 엔모스 영역(110)으로부터 기저전압을 공급받고, 피모스 영역(130)으로부터 전원전압을 공급받는다.That is, a base voltage is supplied to the plurality of NMOS transistors 111 of the NMOS region 110 from a power source inside or outside the semiconductor device, and the power source is supplied to the plurality of PMOS transistors 131 of the PMOS region 130. Voltage is supplied. However, the plurality of capacitors 121 must be supplied with both a power supply voltage and a base voltage. The plurality of capacitors 121 are supplied with a base voltage from the NMOS region 110 and a power voltage from the PMOS region 130.

다수의 캐패시터(121)에 전원전압과 기저전압을 공급하는 방법은 다음과 같다. 다수의 캐패시터(121)의 일단(A)은 엔모스 영역(110)과 전기적으로 연결된다.다수의 캐패시터(121)의 일단(A)은 다수의 엔모스 트랜지스터(111)의 소스와 전기적으로 연결된다. 또한 다수의 캐패시터(121)의 타단(B)은 피모스 영역(130)과 전기적으로 연결된다. 한편 다수의 캐패시터(121)가 엔모스 트랜지스터인 경우 일단(A)은 엔모스 트랜지스터의 드레인 및 소스가 되고, 타단(B)은 엔모스 트랜지스터의 게이트가 된다.A method of supplying a power supply voltage and a base voltage to the plurality of capacitors 121 is as follows. One end A of the plurality of capacitors 121 is electrically connected to the NMOS region 110. One end A of the plurality of capacitors 121 is electrically connected to the sources of the plurality of NMOS transistors 111. do. In addition, the other ends B of the plurality of capacitors 121 are electrically connected to the PMOS region 130. On the other hand, when the plurality of capacitors 121 are NMOS transistors, one end A becomes a drain and a source of the NMOS transistor, and the other end B becomes a gate of the NMOS transistor.

도 1에서는 다수의 캐패시터(121)의 일단(A)이 모두 전기적으로 연결되고, 다수의 캐패시터(121)의 타단(B)이 모두 전기적으로 연결된 것을 도시하였지만 이것은 하나의 예이고, 각 캐패시터(121)의 일단(A) 및 타단(B) 분리되거나 일부만 연결되고 일부는 분리될 수도 있다. 즉 'A'는 다수의 트랜지스터(121)의 일단이 모두 전기적으로 연결된 부분에 해당하고, 'B'는 다수의 트랜지스터(121)의 타단이 모두 전기적으로 연결된 부분에 해당한다.In FIG. 1, one end A of the plurality of capacitors 121 is all electrically connected, and the other end B of the plurality of capacitors 121 is all electrically connected, but this is one example, and each capacitor 121 is illustrated. One end (A) and the other end (B) of) may be separated or only partly connected and some may be separated. That is, 'A' corresponds to a portion where one end of the plurality of transistors 121 are all electrically connected, and 'B' corresponds to a portion where all the other ends of the plurality of transistors 121 are electrically connected.

참고로 위의 예와 반대로 다수의 캐패시터(121)가 피모스 트랜지스터인 경우 에는 피모스 트랜지스터의 드레인과 소스는 캐패시터(121)의 타단(B)이 되고, 피모스 트랜지스터의 게이트는 캐패시터(121)의 일단(A)이 된다.For reference, in contrast to the above example, when the plurality of capacitors 121 are PMOS transistors, the drain and the source of the PMOS transistor become the other end B of the capacitor 121, and the gate of the PMOS transistor is the capacitor 121. Becomes one end (A).

다수의 캐패시터의 일단(A)과 엔모스 영역(110)은 제1메탈라인(M1)을 통해 전기적으로 연결된다. 좀 더 자세히는 다수의 캐패시터의 일단(A)과 다수의 엔모스 트랜지스터(111)의 소스(NS)가 제1메탈라인(M1)을 통해 전기적으로 연결된다. 또한 다수의 캐패시터의 타단(B)과 피모스 영역(130)은 제2메탈라인(M2)을 통해 전기적으로 연결된다. 좀 더 자세히는 다수의 캐패시터의 타단(B)과 다수의 피모스 트랜지스터(131)의 소스(PS)가 제2메탈라인(M2)을 통해 전기적으로 연결된다. 제1메탈라인(M1)과 제2메탈라인(M2)은 같은 층에 형성될 수 있다. 도 1에서는 'M1', 'M2', 'A', 'B', '102', 103'은 모두 같은 층에 형성된 메탈라인에 해당한다.One end A of the plurality of capacitors and the NMOS region 110 are electrically connected to each other through the first metal line M1. In more detail, one end A of the plurality of capacitors and the source NS of the plurality of NMOS transistors 111 are electrically connected to each other through the first metal line M1. In addition, the other end B of the plurality of capacitors and the PMOS region 130 are electrically connected to each other through the second metal line M2. In more detail, the other end B of the plurality of capacitors and the source PS of the plurality of PMOS transistors 131 are electrically connected to each other through the second metal line M2. The first metal line M1 and the second metal line M2 may be formed on the same layer. In FIG. 1, 'M1', 'M2', 'A', 'B', '102', and 103 'all correspond to metal lines formed on the same layer.

본 발명은 다수의 엔모스 트랜지스터(111)가 형성되는 엔모스 영역(110)과 다수의 피모스 트랜지스터(131)가 형성되는 피모스 영역(130) 사이에 다수의 트랜지스터(121)를 형성하여 다수의 트랜지스터(121)에 전원전압, 기저전압을 공급하는 메탈라인의 길이를 최소화할 수 있다는 효과가 있다. 만약 두 개의 엔모스 영역 사이(두 개의 피모스 영역 사이)에 캐패시터 영역을 형성한다면 캐패시터 영역에 전원전압(기저전압)을 공급하기 위해서는 캐패시터 영역으로부터 멀리 떨어진 곳에 형성된 피모스 영역(엔모스 영역)으로부터 메탈라인을 연결해야한다. 따라서 엔모스 영역(110)과 피모스 영역(130) 사이에 캐패시터 영역(120)을 형성하고 기저전압은 엔모스 영역(110)으로부터 전원전압은 피모스 영역(130)으로 부터 공급받으면 엔모스 역역(110)과 피모스 영역(130)으로부터 캐패시터 영역(120)에 이르는 메탈라인(M1, M2)의 길이를 최소화하여 상술한 '경로저항'의 값을 최소화할 수 있다. 따라서 파워 드랍이 작아지므로 고속 동작에 유리하다.
According to the present invention, a plurality of transistors 121 are formed between an NMOS region 110 in which a plurality of NMOS transistors 111 are formed and a PMOS region 130 in which a plurality of PMOS transistors 131 are formed. The length of the metal line for supplying the power supply voltage and the ground voltage to the transistor 121 can be minimized. If a capacitor region is formed between two NMOS regions (between two PMOS regions), in order to supply a power supply voltage (base voltage) to the capacitor region, the PMOS region (NMOS region) formed far away from the capacitor region is formed. The metal line should be connected. Therefore, when the capacitor region 120 is formed between the NMOS region 110 and the PMOS region 130 and the base voltage is supplied from the NMOS region 110, the power supply voltage is supplied from the PMOS region 130. The length of the above-mentioned 'path resistance' may be minimized by minimizing the lengths of the metal lines M1 and M2 extending from the 110 and the PMOS region 130 to the capacitor region 120. Therefore, the power drop is smaller, which is advantageous for high speed operation.

도 2는 본 발명의 다른 일실시예에 따른 반도체 소자의 구성도이다.2 is a block diagram illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 1의 경우 각각 하나의 엔모스 영역(110), 트랜지스터 영역(120) 및 피모스 영역(130)을 구비하는 반도체 소자의 경우를 나타낸 것이고, 도 2의 경우 좀 더 일반적인 각각 둘 이상의 엔모스 영역(210, 240), 트랜지스터 영역(220, 250) 및 피모스 영역(230, 260)을 구비하는 반도체 소자를 나타낸 것이다.In FIG. 1, a semiconductor device including one NMOS region 110, a transistor region 120, and a PMOS region 130 is illustrated. In FIG. 2, two or more NMOS regions, each of which is more general, are illustrated. The semiconductor device includes 210 and 240, transistor regions 220 and 250, and PMOS regions 230 and 260.

도 2에 도시된 바와 같이 반도체 소자는, 다수의 제1엔모스 트랜지스터(211)가 형성되는 제1엔모스 영역(210), 다수의 제1피모스 트랜지스터(231)가 형성되되, 제1엔모스 영역(210)과 이격하여 형성되는 제1피모스 영역(230), 일단(A1)은 제1엔모스 영역(210)으로부터 제1전압을 공급받고, 타단(B1)은 제1피모스 영역(230)으로부터 제2전압을 공급받는 다수의 제1캐패시터(221)가 형성되되, 제1엔모스 영역(210)과 제1피모스 영역(230) 사이에 형성되는 제1캐패시터 영역(220), 다수의 제2엔모스 트랜지스터(241)가 형성되되, 제1피모스 영역(230)과 인접하여 형성되는 제2엔모스 영역(240), 다수의 제2피모스 트랜지스터(261)가 형성되되, 제2엔모스 영역(240)과 이격하여 형성되는 제2피모스 영역(260) 및 일단(A2)은 제2엔모스 영역(240)으로부터 제1전압을 공급받고, 타단(B2)은 제2피모스 영역(260)으로부터 제2전압을 공급받는 다수의 제2캐패시터(251)가 형성되되, 제2엔모스 영역(240)과 제2피모스 영역(260) 사이에 형성되는 제2캐패시터 영역(250)을 포함한다.As illustrated in FIG. 2, in the semiconductor device, a first NMOS region 210 in which a plurality of first NMOS transistors 211 are formed, and a plurality of first PMOS transistors 231 are formed, but a first yen is formed. The first PMOS region 230 spaced apart from the MOS region 210, one end A1 receives a first voltage from the first NMOS region 210, and the other end B1 is a first PMOS region. A plurality of first capacitors 221 receiving a second voltage from the 230 are formed, and the first capacitor region 220 is formed between the first NMOS region 210 and the first PMOS region 230. A plurality of second NMOS transistors 241 are formed, and a second NMOS region 240 formed adjacent to the first PMOS region 230 and a plurality of second PMOS transistors 261 are formed. The second PMOS region 260 and one end A2, which are formed to be spaced apart from the second NMOS region 240, receive a first voltage from the second NMOS region 240, and the other end B2 is formed of a second PMOS region 260. 2 coat A plurality of second capacitors 251 are formed to receive the second voltage from the region 260, and the second capacitor region 250 is formed between the second NMOS region 240 and the second PMOS region 260. ).

다수의 캐패시터(221, 251)의 일단(A1, A2)은 동일한 제1전압이 인가되므로 전기적으로 연결되어있고, 다수의 캐패시터(221, 251)의 타단(B1, B2)은 동일한 제2전압이 인가되므로 전기적으로 연결되어있다. '201'은 다수의 트랜지스터(211, 231, 241, 261)의 게이트(gate) 라인을 나타낸다. '202'는 컨택(미도시)에 의해 캐패시터(221, 251)의 드레인 또는 소스와 연결되어, 캐패시터(221, 251)의 드레인 또는 소스를 캐패시터(221, 251)의 일단(A1, A2)과 전기적으로 연결하는 메탈 라인을 나타낸다. '203'는 컨택(미도시)에 의해 캐패시터(221, 251)의 게이트와 연결되어, 캐패시터(221, 251)의 게이트를 캐패시터(221, 251)의 타단(B1, B2)과 전기적으로 연결하는 메탈 라인을 나타낸다.One end (A1, A2) of the plurality of capacitors (221, 251) are electrically connected because the same first voltage is applied, the other end (B1, B2) of the plurality of capacitors (221, 251) is the same second voltage Is electrically connected. '201' represents gate lines of the plurality of transistors 211, 231, 241, and 261. '202' is connected to a drain or a source of the capacitors 221 and 251 by a contact (not shown), so that the drain or the source of the capacitors 221 and 251 is connected to one end A1 and A2 of the capacitors 221 and 251. The metal line to electrically connect is shown. '203' is connected to the gates of the capacitors 221 and 251 by a contact (not shown), and electrically connects the gates of the capacitors 221 and 251 with the other ends B1 and B2 of the capacitors 221 and 251. Represents a metal line.

이하 도 2의 반도체 소자는 도 1의 반도체 소자의 구성을 두 개 포함하고 있다는 것만 다를 뿐 동작 및 연결 상태는 도 1과 동일하다. 따라서 제1전압은 기저전압이고, 제2전압은 전원전압이다. 또한 다수의 제1캐패시터(221) 및 다수의 제2캐패시터(251)은 엔모스 트랜지스터이거나 피모스 트랜지스터일 수 있다. 각 부분의 연결상태 및 각 소자의 역할을 도 1의 설명에서 상술한 바와 동일하므로 생략한다. 제2엔모스 영역(240)은 제1피모스 영역(230)을 기준으로 제1엔모스 영역(210)이 형성된 영역의 반대 영역에 형성될 수 있다. 다만 제2엔모스 영역(240)과 제2피모스 영역(260)에 형성된 영역이 바뀔 수도 있다. 도 2의 반도체 소자의 효과는 도 1의 반도체 소자의 효과와 동일하다.
Hereinafter, the semiconductor device of FIG. 2 is different from that of the semiconductor device of FIG. 1 except that the operation and the connection state are the same as those of FIG. 1. Therefore, the first voltage is the base voltage and the second voltage is the power supply voltage. In addition, the plurality of first capacitors 221 and the plurality of second capacitors 251 may be NMOS transistors or PMOS transistors. The connection state of each part and the role of each element are the same as described above in the description of FIG. The second NMOS region 240 may be formed in an area opposite to the region where the first NMOS region 210 is formed based on the first PMOS region 230. However, the regions formed in the second NMOS region 240 and the second PMOS region 260 may be changed. The effect of the semiconductor device of FIG. 2 is the same as that of the semiconductor device of FIG. 1.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

Claims (12)

다수의 엔모스 트랜지스터가 형성되는 엔모스 영역;
다수의 피모스 트랜지스터가 형성되되, 상기 엔모스 영역과 이격하여 형성되는 피모스 영역; 및
일단은 상기 엔모스 영역으로부터 제1전압을 공급받고, 타단은 상기 피모스 영역으로부터 제2전압을 공급받는 다수의 캐패시터가 형성되되, 상기 엔모스 영역과 상기 피모스 영역의 사이에 형성되는 캐패시터 영역
을 포함하는 반도체 소자.
An NMOS region in which a plurality of NMOS transistors are formed;
A plurality of PMOS transistors formed therein, the PMOS regions spaced apart from the NMOS region; And
One end is supplied with a first voltage from the NMOS region, and the other end is formed with a plurality of capacitors are supplied with a second voltage from the PMOS region, a capacitor region formed between the NMOS region and the PMOS region
Semiconductor device comprising a.
제 1항에 있어서,
상기 제1전압은 기저전압이고, 상기 제2전압은 전원전압인 반도체 소자.
The method of claim 1,
The first voltage is a base voltage, and the second voltage is a power supply voltage.
제 1항에 있어서,
상기 다수의 캐패시터의 상기 일단은 상기 다수의 엔모스 트랜지스터의 소스와 전기적으로 연결되고, 상기 다수의 캐패시터의 상기 타단은 상기 다수의 피모스 트랜지스터의 소스와 전기적으로 연결되는 반도체 소자.
The method of claim 1,
And one end of the plurality of capacitors is electrically connected to a source of the plurality of NMOS transistors, and the other end of the plurality of capacitors is electrically connected to a source of the plurality of PMOS transistors.
제 1항에 있어서,
상기 다수의 캐패시터는,
엔모스 트랜지스터이거나 피모스 트랜지스터인 반도체 소자.
The method of claim 1,
The plurality of capacitors,
A semiconductor device that is an NMOS transistor or a PMOS transistor.
제 4항에 있어서,
상기 다수의 캐패시터가 엔모스 트랜지스터인 경우 드레인과 소스는 상기 캐패시터의 상기 일단이 되고, 게이트는 상기 캐패시터의 상기 타단이 되는 반도체 소자.
The method of claim 4, wherein
And the drain and the source are the one end of the capacitor and the gate is the other end of the capacitor when the plurality of capacitors are NMOS transistors.
제 4항에 있어서,
상기 다수의 캐패시터가 피모스 트랜지스터인 경우 드레인과 소스는 상기 캐패시터의 상기 타단이 되고, 게이트는 상기 캐패시터의 상기 일단이 되는 반도체 소자.
The method of claim 4, wherein
And the drain and the source are the other ends of the capacitors, and the gate is the one end of the capacitors when the plurality of capacitors are PMOS transistors.
제 1항에 있어서,
상기 다수의 캐패시터의 상기 일단과 상기 엔모스 영역은 제1메탈라인을 통해 전기적으로 연결되고, 상기 다수의 캐패시터의 상기 타단과 상기 피모스 영역은 상기 제1메탈라인과 같은 층에 형성되는 제2메탈라인을 통해 전기적으로 연결되는 반도체 소자.
The method of claim 1,
The one end of the plurality of capacitors and the NMOS region are electrically connected through a first metal line, and the other end of the plurality of capacitors and the PMOS region are formed on the same layer as the first metal line. A semiconductor device electrically connected through a metal line.
다수의 제1엔모스 트랜지스터가 형성되는 제1엔모스 영역;
다수의 제1피모스 트랜지스터가 형성되되, 상기 제1엔모스 영역과 이격하여 형성되는 제1피모스 영역;
일단은 상기 제1엔모스 영역으로부터 제1전압을 공급받고, 타단은 상기 제1피모스 영역으로부터 제2전압을 공급받는 다수의 제1캐패시터가 형성되되, 상기 제1엔모스 영역과 상기 제1피모스 영역 사이에 형성되는 제1캐패시터 영역;
다수의 제2엔모스 트랜지스터가 형성되되, 상기 제1피모스 영역과 인접하여 형성되는 제2엔모스 영역;
다수의 제2피모스 트랜지스터가 형성되되, 상기 제2엔모스 영역과 이격하여 형성되는 제2피모스 영역; 및
일단은 상기 제2엔모스 영역으로부터 상기 제1전압을 공급받고, 타단은 상기 제2피모스 영역으로부터 상기 제2전압을 공급받는 다수의 제2캐패시터가 형성되되, 상기 제2엔모스 영역과 상기 제2피모스 영역 사이에 형성되는 제2캐패시터 영역
을 포함하는 반도체 소자.
A first NMOS region in which a plurality of first NMOS transistors are formed;
A first PMOS region in which a plurality of first PMOS transistors are formed and spaced apart from the first NMOS region;
One end is supplied with a first voltage from the first NMOS area, and the other end is formed with a plurality of first capacitors are supplied with a second voltage from the first PMOS area, the first NMOS area and the first A first capacitor region formed between the PMOS regions;
A second NMOS transistor formed with a plurality of second NMOS transistors and formed adjacent to the first PMOS region;
A second PMOS transistor formed with a plurality of second PMOS transistors, the second PMOS region spaced apart from the second NMOS region; And
A plurality of second capacitors, one end of which receives the first voltage from the second NMOS region and the other end of which receives the second voltage from the second PMOS region, are formed, wherein the second NMOS region and the A second capacitor region formed between the second PMOS regions
Semiconductor device comprising a.
제 8항에 있어서,
상기 제1전압은 기저전압이고, 상기 제2전압은 전원전압인 반도체 소자.
The method of claim 8,
The first voltage is a base voltage, and the second voltage is a power supply voltage.
제 8항에 있어서,
상기 제2엔모스 영역은 상기 제1피모스 영역을 기준으로 상기 제2엔모스 영역이 형성된 영역의 반대 영역에 형성되는 반도체 소자.
The method of claim 8,
The second NMOS region is formed on a region opposite to the region where the second NMOS region is formed based on the first PMOS region.
제 8항에 있어서,
상기 다수의 제1캐패시터의 상기 일단은 상기 다수의 제1엔모스 트랜지스터의 소스와 전기적으로 연결되고 상기 다수의 제1캐패시터의 상기 타단은 상기 다수의 제1피모스 트랜지스터의 소스와 전기적으로 연결되며, 상기 다수의 제2캐패시터의 상기 일단은 상기 다수의 제2엔모스 트랜지스터의 소스와 전기적으로 연결되고 상기 다수의 제2캐패시터의 상기 타단은 상기 다수의 제2피모스 트랜지스터의 소스와 전기적으로 연결되는 반도체 소자.
The method of claim 8,
The one end of the plurality of first capacitors is electrically connected to a source of the plurality of first NMOS transistors and the other end of the plurality of first capacitors is electrically connected to a source of the plurality of first PMOS transistors The one end of the plurality of second capacitors is electrically connected to a source of the plurality of second NMOS transistors and the other end of the plurality of second capacitors is electrically connected to a source of the plurality of second PMOS transistors. Semiconductor device.
제 8항에 있어서,
상기 다수의 제1캐패시터 및 상기 다수의 제2캐패시터는,
엔모스 트랜지스터이거나 피모스 트랜지스터인 반도체 소자.The method of claim 8,
The plurality of first capacitors and the plurality of second capacitors,
A semiconductor device that is an NMOS transistor or a PMOS transistor.
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