KR20120098078A - Method for reading a semiconductor device - Google Patents

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Abstract

PURPOSE: A reading method of a semiconductor device is provided to prevent read disturbance by decreasing a pass voltage applied to an unselected memory cell. CONSTITUTION: A potential of a bit line is precharged to a first potential according to a first control signal(S110). A program state of a memory cell is reflected to the bit line by applying a first read voltage to a word line of a selected memory cell(S120). The potential of the bit line is sensed according to a second control signal(S140). The potential of the bit line is precharged to a second potential according to a third control signal(S210). The program state of the memory cell is reflected to the bit line by applying a second read voltage to a word line of the selected memory cell(S220). The potential of the bit line is sensed according to a fourth control signal(S240). [Reference numerals] (AA) Start; (BB) Finish; (S110) Precharging a bit line; (S120) Applying a read voltage and a pass voltage; (S130) Evaluation; (S140) Sensing the potential of a sensing node; (S210) Precharging a bit line; (S220) Applying a read voltage and a pass voltage; (S230) Evaluation; (S240) Sensing the potential of a sensing node; (S310) Precharging a bit line; (S320) Applying a read voltage and a pass voltage; (S330) Evaluation; (S340) Sensing the potential of a sensing node

Description

반도체 장치의 독출 방법{Method for reading a semiconductor device}Method for reading a semiconductor device

본 발명은 반도체 장치의 독출 방법에 관한 것으로, 특히 독출 디스터번스 현상을 개선하기 위한 반도체 장치의 독출 방법에 관한 것이다.
The present invention relates to a method of reading a semiconductor device, and more particularly, to a method of reading a semiconductor device for improving the read disturbance phenomenon.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 장치에 대한 수요가 증가하고 있다.Recently, there is an increasing demand for a nonvolatile memory device that can be electrically programmed and erased and that does not require a refresh function to rewrite data at regular intervals.

불휘발성 메모리 장치의 독출 동작은 모든 비트라인들을 하이레벨로 프리차지하고, 선택된 메모리 셀의 프로그램 상태에 따라 상기 프리차지된 전압레벨이 변화하는지를 판독하는 방식으로 수행된다.The read operation of the nonvolatile memory device is performed by precharging all bit lines to a high level and reading whether the precharged voltage level changes according to a program state of a selected memory cell.

하나의 셀이 나타내는 셀의 상태는 더욱 많아지게 되며, 이에 따라 셀의 상태를 구분 짓는 문턱전압의 간격은 크게 감소하고 있는 상태이다.The state of a cell represented by one cell becomes more numerous, and thus, the interval of the threshold voltage for distinguishing the state of the cell is greatly reduced.

종래 기술에 따른 불휘발성 메모리 장치의 독출 동작은 선택된 메모리 셀의 워드라인에 문턱 전압 분포 레벨에 대응하는 다수의 독출 전압이 순차적으로 인가된다. 이때 비 선택된 메모리 셀의 워드라인에는 메모리 셀을 턴온 상태로 유지시키기 위하여 최상위 문턱 전압보다 높은 전위 레벨을 갖는 패스 전압을 인가하게 된다.In the read operation of the nonvolatile memory device according to the related art, a plurality of read voltages corresponding to threshold voltage distribution levels are sequentially applied to word lines of selected memory cells. In this case, a pass voltage having a potential level higher than the highest threshold voltage is applied to the word line of the unselected memory cell to maintain the memory cell turned on.

멀티 레벨 셀의 경우 하나의 셀이 나타내는 셀의 상태는 더욱 많아지게 되며, 이에 따라 셀의 상태를 구분 짓는 문턱전압 중 최상위 문턱 전압 분포의 제일 높은 문턱 전압 값은 점차 상승하게 된다. 이에 따라 비선택된 메모리 셀들에 인가되는 패스 전압도 증가시켜야 한다. 그러나 패스 전압이 상승할 경우 독출 동작시 메모리 셀의 게이트와 기판 간에 전압차가 커져 독출 디스터번스 현상이 발생할 수 있다.
In the case of a multi-level cell, the state of a cell represented by one cell becomes more numerous, and accordingly, the highest threshold voltage value of the highest threshold voltage distribution among threshold voltages that distinguishes the state of the cell gradually increases. Accordingly, the pass voltage applied to the unselected memory cells must also be increased. However, when the pass voltage increases, a read difference may occur due to a large voltage difference between the gate and the substrate of the memory cell during the read operation.

본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 독출 동작시 비트라인을 프리차지하기 위한 제어 신호와 비트라인과 감지 노드를 연결하여 이벨류에이션시키기 위한 제어 신호의 전위를 제어함으로써, 이벨류에이션 구간 동안 흐르는 전류량을 조절할 수 있는 반도체 장치의 독출 방법을 제공하는 데 있다.
An object of the present invention is to control the potential of a control signal for precharging the bit line and a control signal for valuation by connecting the bit line and the sensing node during the read operation of the semiconductor device, the amount of current flowing during the evaluation period It is to provide a method of reading a semiconductor device that can adjust the.

본 발명의 일실시 예에 따른 반도체 장치의 독출 방법은 다수의 메모리 셀들을 포함하는 메모리 스트링과 연결된 비트라인의 전위를 제1 제어 신호에 응답하여 제1 전위가 되도록 프리차지하는 단계와, 상기 다수의 메모리 셀들 중 선택된 메모리 셀의 워드라인에 제1 독출 전압을 인가하여 상기 메모리 셀의 프로그램 상태를 상기 비트라인에 반영시키는 단계와, 제2 제어 신호에 응답하여 상기 비트라인의 전위를 센싱하는 단계와, 상기 비트라인의 전위를 디스차지하는 단계와, 상기 비트라인의 전위를 제3 제어 신호에 응답하여 제2 전위가 되도록 프리차지하는 단계와, 상기 선택된 메모리 셀의 워드라인에 제2 독출 전압을 인가하여 상기 메모리 셀의 프로그램 상태를 상기 비트라인에 반영시키는 단계, 및 제4 제어 신호에 응답하여 상기 비트라인의 전위를 센싱하는 단계를 포함하며, 상기 제1 제어 신호와 상기 제2 제어 신호의 전위 레벨 차이는 상기 제3 제어 신호와 상기 제4 제어 신호의 전위 레벨 차이 보다 크다.
According to an embodiment of the present disclosure, a method of reading a semiconductor device may include precharging a potential of a bit line connected to a memory string including a plurality of memory cells to become a first potential in response to a first control signal. Applying a first read voltage to a word line of a selected memory cell among memory cells to reflect a program state of the memory cell on the bit line, and sensing a potential of the bit line in response to a second control signal; Discharging the potential of the bit line, precharging the potential of the bit line to a second potential in response to a third control signal, and applying a second read voltage to a word line of the selected memory cell. Reflecting the program state of the memory cell to the bit line, and in response to a fourth control signal, Comprising the step of sensing the location, wherein the first control signal and the potential level difference between the second control signal is greater than the potential level difference between the third control signal and said fourth control signal.

본 발명의 다른 실시 예에 따른 반도체 장치의 독출 방법은 다수의 메모리 셀들을 포함하는 메모리 스트링과 연결된 비트라인의 전위를 제1 제어 신호에 응답하여 제1 전위가 되도록 프리차지하는 단계와, 상기 다수의 메모리 셀들 중 선택된 메모리 셀의 워드라인에 제1 독출 전압을 인가하여 상기 메모리 셀의 프로그램 상태를 상기 비트라인에 반영시키는 단계와, 제2 제어 신호에 응답하여 상기 비트라인의 전위를 센싱하는 단계와, 제2 제어 신호에 응답하여 상기 비트라인과 페이지 버퍼의 감지 노드를 연결하여 제1 구간 동안 이벨류에이션시키는 단계와, 상기 감지 노드의 전위를 센싱하는 단계와, 상기 비트라인의 전위를 디스차지하는 단계와, 상기 비트라인의 전위를 제3 제어 신호에 응답하여 상기 제1 전위보다 낮은 제2 전위가 되도록 프리차지하는 단계와, 상기 선택된 메모리 셀의 워드라인에 제2 독출 전압을 인가하여 상기 메모리 셀의 프로그램 상태를 상기 비트라인에 반영시키는 단계와, 제4 제어 신호에 응답하여 상기 비트라인과 상기 감지 노드를 연결하여 상기 제1 구간 보다 긴 제2 구간 동안 이벨류에이션시키는 단계, 및 상기 감지 노드의 전위를 센싱하는 단계를 포함한다.
In another embodiment, a method of reading a semiconductor device includes precharging a potential of a bit line connected to a memory string including a plurality of memory cells to a first potential in response to a first control signal. Applying a first read voltage to a word line of a selected memory cell among memory cells to reflect a program state of the memory cell on the bit line, and sensing a potential of the bit line in response to a second control signal; Connecting the bit line and the sensing node of the page buffer to activate the first node in response to a second control signal, sensing the potential of the sensing node, and discharging the potential of the bit line. And precharge the potential of the bit line to a second potential lower than the first potential in response to a third control signal. And applying a second read voltage to a word line of the selected memory cell to reflect a program state of the memory cell on the bit line, and in response to a fourth control signal, the bit line and the sensing node. Connecting to enable valuation during a second section longer than the first section, and sensing a potential of the sensing node.

본 발명의 일실시 예에 따르면, 반도체 장치의 독출 동작시 비트라인을 프리차지하기 위한 제어 신호와 비트라인과 감지 노드를 연결하여 이벨류에이션시키기 위한 제어 신호의 전위를 제어함으로써, 이벨류에이션 구간 동안 흐르는 전류량을 조절할 수 있다. 이로 인하여 독출 동작시 메모리 셀의 문턱 전압 값을 실제 문턱 전압 값보다 감소되도록 센싱하여 비선택된 메모리 셀에 인가되는 패스 전압을 감소시켜 독출 디스터번스 현상을 개선할 수 있다.
According to an embodiment of the present invention, the control signal for precharging the bit line and the potential of the control signal for valuation by connecting the bit line and the sensing node during the read operation of the semiconductor device are controlled to flow during the valuation period. The amount of current can be adjusted. As a result, the read voltage may be reduced by sensing the threshold voltage value of the memory cell to be smaller than the actual threshold voltage during the read operation, thereby reducing the pass voltage applied to the unselected memory cell.

도 1은 불휘발성 메모리 소자의 회로도이다.
도 2는 본 발명의 실시 예에 따른 독출 방법을 설명하기 위한 신호들의 파형도이다.
도 3은 본 발명의 실시 예에 따른 독출 동작시 문턱 전압을 나타내는 분포도이다.
도 4는 본 발명의 실시 예에 따른 독출 방법을 설명하기 위한 순서도이다.1 is a circuit diagram of a nonvolatile memory device.
2 is a waveform diagram of signals for explaining a reading method according to an exemplary embodiment of the present invention.
3 is a distribution diagram illustrating a threshold voltage during a read operation according to an exemplary embodiment of the present invention.
4 is a flowchart illustrating a reading method according to an exemplary embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1은 불휘발성 메모리 소자의 회로도이다.1 is a circuit diagram of a nonvolatile memory device.

도 1을 참조하면, 불휘발성 메모리 소자는 메모리 셀 어레이(110)와 페이지 버퍼(120)를 포함한다.Referring to FIG. 1, a nonvolatile memory device includes a memory cell array 110 and a page buffer 120.

메모리 셀 어레이(110)는 메모리 셀 스트링을 포함한다. 메모리 셀 스트링은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 연결된 드레인 선택 트랜지스터(DST), 다수의 메모리 셀(MC0 내지 MCn) 및 소스 선택 트랜지스터(SST)를 포함한다.The memory cell array 110 includes a memory cell string. The memory cell string includes a drain select transistor DST, a plurality of memory cells MC0 through MCn, and a source select transistor SST connected between the bit line BL and the common source line CSL.

페이지 버퍼(120)는 프리차지부(121), 비트라인 연결부(122) 및 래치(LAT)를 포함한다. 프리차지부(121)는 프리차지 신호(PRECHb)에 응답하여 감지 노드(SO)를 하이 레벨로 프리차지한다. 비트라인 연결부(122)는 비트라인 프리차지 동작 및 이벨류에이션 구간에 비트라인(BL)과 감지 노드(SO)를 전기적으로 연결한다. 래치(LAT)는 감지 노드(SO)의 전위에 따른 센싱 데이터를 저장한다.
The page buffer 120 may include a precharge unit 121, a bit line connection unit 122, and a latch LAT. The precharge unit 121 precharges the sensing node SO to a high level in response to the precharge signal PRECHb. The bit line connector 122 electrically connects the bit line BL and the sensing node SO during the bit line precharge operation and the evaluation period. The latch LAT stores sensing data according to the potential of the sensing node SO.

도 2는 본 발명의 일실시 예에 따른 독출 방법을 설명하기 위한 신호들의 파형도이다.2 is a waveform diagram of signals for explaining a reading method according to an exemplary embodiment.

도 3은 본 발명의 일실시 예에 따른 독출 동작시 문턱 전압을 나타내는 분포도이다.3 is a distribution diagram illustrating a threshold voltage during a read operation according to an embodiment of the present invention.

도 4는 본 발명의 일실시 예에 따른 독출 방법을 설명하기 위한 순서도이다.4 is a flowchart illustrating a reading method according to an embodiment of the present invention.

도 1 내지 도 4를 참조하여 본 발명의 일실시 예에 따른 독출 방법을 설명하면 다음과 같다.1 to 4, a reading method according to an embodiment of the present invention will be described.

1) 제1 독출 동작1) first read operation

1-1) 비트라인 프리차지(S110)1-1) Bitline Precharge (S110)

페이지 버퍼(120)의 비트라인 연결부(122)에 일정 시간 동안 하이 레벨(V1)의 센싱 신호(PBSENSE)가 인가되어, 비트라인(BL)과 페이지 버퍼(120)의 감지 노드(SO)가 전기적으로 연결된다. 이 후, 페이지 버퍼(120)의 프리차지부(121)에 로우 레벨의 프리차지 신호(PRECHb)가 인가되어, 비트라인(BL)이 프리차지된다. 이때 비트라인(BL)이 프리차지되는 전위 레벨은 비트라인 연결부(122)에 인가되는 센싱 신호(PBSENSE)의 전위 레벨에 따라 조절된다. 즉, 센싱 신호(PBSENSE)의 전위 레벨이 높으면 비트라인(BL)의 프리차지 전위가 높게 프리차지되고, 센싱 신호(PBSENSE)의 전위 레벨이 낮으면 비트라인(BL)의 프리차지 전위가 낮게 프리차지된다. 이때 비트라인(BL)의 프리차지 전위는 2.1V로 제어하는 것이 바람직하다.The sensing signal PBSENSE of the high level V1 is applied to the bit line connection unit 122 of the page buffer 120 for a predetermined time, so that the bit line BL and the sensing node SO of the page buffer 120 are electrically connected. Is connected. Thereafter, a low level precharge signal PRECHb is applied to the precharge unit 121 of the page buffer 120 to precharge the bit line BL. In this case, the potential level at which the bit line BL is precharged is adjusted according to the potential level of the sensing signal PBSENSE applied to the bit line connection unit 122. That is, if the potential level of the sensing signal PBSENSE is high, the precharge potential of the bit line BL is high, and if the potential level of the sensing signal PBSENSE is low, the precharge potential of the bit line BL is low. Occupied. At this time, the precharge potential of the bit line BL is preferably controlled to 2.1V.

1-2) 독출 전압 및 패스 전압 인가(S120)1-2) Read Voltage and Pass Voltage Application (S120)

메모리 셀 어레이(110) 중 선택된 메모리 셀(예를 들어 MC0)에 연결된 워드라인에는 제1 독출 전압(R1')을 인가한다. 이때 선택된 메모리 셀을 제외한 나머지 메모리 셀들(MC1 내지 MCn)에 연결된 워드라인들(WL<n:1>)에는 패스 전압(VPASS')을 인가한다. 이로 인하여 비선택된 메모리 셀들(MC1 내지 MCn)은 패스 전압(VPASS')에 의해 턴온 상태가 된다. 선택된 메모리 셀(MC0)의 문턱 전압 값이 제1 독출 전압(R1')보다 낮을 경우 메모리 셀(MC0)은 턴온 상태가 되고, 문턱 전압 값이 제1 독출 전압(R1';약 0.1V)보다 높을 경우 메모리 셀(MC0)은 턴오프 상태가 된다. 따라서, 선택된 메모리 셀(MC0)의 문턱 전압 값이 제1 독출 전압(R1')보다 낮을 경우 하이 레벨로 프리차지된 비트라인(BL)은 점차 로우 레벨로 디스차지되고, 선택된 메모리 셀(MC0)의 문턱 전압 값이 제1 독출 전압(R1')보다 높을 경우 하이 레벨로 프리차지된 비트라인(BL)은 프리차지된 전위 레벨을 유지한다.The first read voltage R1 ′ is applied to a word line connected to the selected memory cell (eg, MC0) of the memory cell array 110. In this case, the pass voltage VPASS 'is applied to the word lines WL <n: 1> connected to the remaining memory cells MC1 to MCn except for the selected memory cell. As a result, the unselected memory cells MC1 to MCn are turned on by the pass voltage VPASS '. When the threshold voltage value of the selected memory cell MC0 is lower than the first read voltage R1 ', the memory cell MC0 is turned on and the threshold voltage value is greater than the first read voltage R1' (about 0.1V). When high, the memory cell MC0 is turned off. Therefore, when the threshold voltage value of the selected memory cell MC0 is lower than the first read voltage R1 ′, the bit line BL precharged to the high level is gradually discharged to the low level, and the selected memory cell MC0 is selected. When the threshold voltage value of V is higher than the first read voltage R1 ′, the bit line BL precharged to the high level maintains the precharged potential level.

1-3) 이벨류에이션(S130)1-3) Elevation (S130)

페이지 버퍼(120)의 프리차지부(121)에 인가되는 프리차지 신호(PRECHb)가 하이 레벨로 천이된 후, 페이지 버퍼(120)의 비트라인 연결부(122)에 일정 시간 동안 하이 레벨(V2; 1.3V)의 센싱 신호(PBSENSE)가 인가된다. 이로 인하여 비트라인(BL)의 전위 상태에 따라 비트라인 연결부(122)가 턴온 또는 턴오프되어 비트라인(BL)과 감지 노드(SO)의 연결을 제어한다. 즉, 비트라인(BL)의 전위 값이 센싱 신호(PBSENSE)의 전위 레벨(V2)에서 비트라인 연결부(122)의 트랜지스터 문턱 전압값을 뺀 값보다 클 경우, 비트라인 연결부(122)의 트랜지스터는 턴오프되어 감지 노드(SO)의 전위는 변화가 없고, 비트라인(BL)의 전위 값이 센싱 신호(PBSENSE)의 전위 레벨(V2)에서 비트라인 연결부(122)의 트랜지스터 문턱 전압값을 뺀 값보다 작을 경우, 비트라인 연결부(122)의 트랜지스터는 턴온되어 감지 노드(SO)의 전위는 로우 레벨로 하강한다. 즉, 감지 노드(SO)에서 비트라인(BL)으로 전류가 흐르게 되는데 이때의 전류량을 Itrip이라 한다. Itrip 값은 하기 식과 같이 정의된다.After the precharge signal PRECHb applied to the precharge unit 121 of the page buffer 120 transitions to the high level, the high level V2 is applied to the bit line connection unit 122 of the page buffer 120 for a predetermined time; 1.3V) sensing signal PBSENSE is applied. As a result, the bit line connection unit 122 is turned on or off according to the potential state of the bit line BL to control the connection of the bit line BL and the sensing node SO. That is, when the potential value of the bit line BL is greater than the value obtained by subtracting the transistor threshold voltage value of the bit line connection unit 122 from the potential level V2 of the sensing signal PBSENSE, the transistor of the bit line connection unit 122 is Since the potential of the sensing node SO is turned off, the potential of the bit line BL is not changed, and the potential value of the bit line BL is obtained by subtracting the transistor threshold voltage value of the bit line connection unit 122 from the potential level V2 of the sensing signal PBSENSE. If smaller, the transistor of the bit line connection 122 is turned on so that the potential of the sensing node SO falls to the low level. That is, current flows from the sensing node SO to the bit line BL. The amount of current at this time is called Itrip. Itrip value is defined as follows.

Itrip=CBL×△VBL/tEVAL=CBL×{(VPRE-Vth)-(VSEN-Vth)}/tEVALItrip = C BL × △ V BL / tEVAL = C BL × {(V PRE -Vth)-(V SEN -Vth)} / tEVAL

=CBL×(VPRE-VSEN)/tEVAL= C BL × (V PRE -V SEN ) / tEVAL

CBL: 비트라인 캐패시턴스 tEVAL : 이벨류에이션 수행 시간C BL : Bitline capacitance tEVAL: Evaluation time

VPRE: 비트라인 프리차지 구간에서 인가되는 센싱 신호(PBSENSE)의 전위 레벨(V1)V PRE : Potential level V1 of the sensing signal PBSENSE applied in the bit line precharge period.

VSEN: 이벨류에이션 구간에서 인가되는 센싱 신호(PBSENSE)의 전위 레벨(V2)V SEN : Potential level (V2) of sensing signal PBSENSE applied in the valuation section

본원 발명의 일실시 예에서는 Itrip 값을 증가시켜 실제 메모리 셀의 문턱 전압보다 낮은 문턱 전압 값으로 센싱하는 것이다. 따라서 Itrip 값을 종래 기술보다 높도록 제어한다. 이를 위해, 제1 독출 동작의 이벨류에이션 수행 시간(tEVAL)은 감축하고, 센싱 신호(PBSENSE)의 차이값(△V1: VPRE-VSEN)은 증가시킨다.In an embodiment of the present invention, an Itrip value is increased to sense a threshold voltage value lower than a threshold voltage of an actual memory cell. Therefore, the Itrip value is controlled to be higher than in the prior art. To this end, the evaluation execution time tEVAL of the first read operation is reduced, and the difference value DELTA V1: V PRE -V SEN of the sensing signal PBSENSE is increased.

1-4) 감지 노드 전위 센싱(S140)1-4) Sensing Node Potential Sensing (S140)

하이 레벨의 래치 신호(LATCH)가 페이지 버퍼(120)에 인가되어, 래치(LAT)에는 감지 노드(SO)의 전위 값에 대응하는 센싱 데이터가 저장된다.The high level latch signal LATCH is applied to the page buffer 120, so that the sensing data corresponding to the potential value of the sensing node SO is stored in the latch LAT.

2) 제2 독출 동작 2) second read operation

2-1) 비트라인 프리차지(S210)2-1) Bit Line Precharge (S210)

페이지 버퍼(120)의 비트라인 연결부(122)에 일정 시간 동안 하이 레벨(V1')의 센싱 신호(PBSENSE)가 인가되어, 비트라인(BL)과 페이지 버퍼(120)의 감지 노드(SO)가 전기적으로 연결된다. 이 후, 페이지 버퍼(120)의 프리차지부(121)에 로우 레벨의 프리차지 신호(PRECHb)가 인가되어, 비트라인(BL)이 프리차지된다. 이때 비트라인(BL)이 프리차지되는 전위 레벨은 비트라인 연결부(122)에 인가되는 센싱 신호(PBSENSE)의 전위 레벨에 따라 조절된다. 즉, 센싱 신호(PBSENSE)의 전위 레벨이 높으면 비트라인(BL)의 프리차지 전위가 높게 프리차지되고, 센싱 신호(PBSENSE)의 전위 레벨이 낮으면 비트라인(BL)의 프리차지 전위가 낮게 프리차지된다. 비트라인(BL)의 프리차지 전위는 1.85V가 되도록 제어하는 것이 바람직하다.The sensing signal PBSENSE of the high level V1 'is applied to the bit line connector 122 of the page buffer 120 for a predetermined time, so that the bit line BL and the sensing node SO of the page buffer 120 are applied. Electrically connected. Thereafter, a low level precharge signal PRECHb is applied to the precharge unit 121 of the page buffer 120 to precharge the bit line BL. In this case, the potential level at which the bit line BL is precharged is adjusted according to the potential level of the sensing signal PBSENSE applied to the bit line connection unit 122. That is, if the potential level of the sensing signal PBSENSE is high, the precharge potential of the bit line BL is high, and if the potential level of the sensing signal PBSENSE is low, the precharge potential of the bit line BL is low. Occupied. It is preferable to control the precharge potential of the bit line BL to be 1.85V.

2-2) 독출 전압 및 패스 전압 인가(S220)2-2) Read Voltage and Pass Voltage Application (S220)

메모리 셀 어레이(110) 중 선택된 메모리 셀(예를 들어 MC0)에 연결된 워드라인에는 제2 독출 전압(R2'; 2V)을 인가한다. 이때 선택된 메모리 셀을 제외한 나머지 메모리 셀들(MC1 내지 MCn)에 연결된 워드라인들(WL<n:1>)에는 패스 전압(VPASS')을 인가한다. 이로 인하여 비선택된 메모리 셀들(MC1 내지 MCn)은 패스 전압(VPASS')에 의해 턴온 상태가 된다. 선택된 메모리 셀(MC0)의 문턱 전압 값이 제2 독출 전압(R2')보다 낮을 경우 메모리 셀(MC0)은 턴온 상태가 되고, 문턱 전압 값이 제2 독출 전압(R2')보다 높을 경우 메모리 셀(MC0)은 턴오프 상태가 된다. 따라서, 선택된 메모리 셀(MC0)의 문턱 전압 값이 제2 독출 전압(R2')보다 낮을 경우 하이 레벨로 프리차지된 비트라인(BL)은 점차 로우 레벨로 디스차지되고, 선택된 메모리 셀(MC0)의 문턱 전압 값이 제2 독출 전압(R2')보다 높을 경우 하이 레벨로 프리차지된 비트라인(BL)은 프리차지된 전위 레벨을 유지한다.The second read voltage R2 ′ (2V) is applied to a word line connected to the selected memory cell (eg, MC0) of the memory cell array 110. In this case, the pass voltage VPASS 'is applied to the word lines WL <n: 1> connected to the remaining memory cells MC1 to MCn except for the selected memory cell. As a result, the unselected memory cells MC1 to MCn are turned on by the pass voltage VPASS '. When the threshold voltage value of the selected memory cell MC0 is lower than the second read voltage R2 ', the memory cell MC0 is turned on and when the threshold voltage value is higher than the second read voltage R2', the memory cell MC0 is turned off. Therefore, when the threshold voltage value of the selected memory cell MC0 is lower than the second read voltage R2 ', the bit line BL precharged to the high level is gradually discharged to the low level, and the selected memory cell MC0 is selected. When the threshold voltage value of V is higher than the second read voltage R2 ′, the bit line BL precharged to the high level maintains the precharged potential level.

2-3) 이벨류에이션(S230)2-3) Elevation (S230)

페이지 버퍼(120)의 프리차지부(121)에 인가되는 프리차지 신호(PRECHb)가 하이 레벨로 천이된 후, 페이지 버퍼(120)의 비트라인 연결부(122)에 일정 시간 동안 하이 레벨(V2';1.4V)의 센싱 신호(PBSENSE)가 인가된다. 이로 인하여 비트라인(BL)의 전위 상태에 따라 비트라인 연결부(122)가 턴온 또는 턴오프되어 비트라인(BL)과 감지 노드(SO)의 연결을 제어한다. 즉, 비트라인(BL)의 전위 값이 센싱 신호(PBSENSE)의 전위 레벨(V2')에서 비트라인 연결부(122)의 트랜지스터 문턱 전압값을 뺀 값보다 클 경우, 비트라인 연결부(122)의 트랜지스터는 턴오프되어 감지 노드(SO)의 전위는 변화가 없고, 비트라인(BL)의 전위 값이 센싱 신호(PBSENSE)의 전위 레벨(V2')에서 비트라인 연결부(122)의 트랜지스터 문턱 전압값을 뺀 값보다 작을 경우, 비트라인 연결부(122)의 트랜지스터는 턴온되어 감지 노드(SO)의 전위는 로우 레벨로 하강한다. 이때 감지 노드(SO)에서 비트라인(BL)으로 흐르는 Itrip 값은 제1 독출 동작시의 Itrip 값보다 작도록 제어한다. 즉, 제1 독출 동작의 이벨류에이션 보다 긴 시간 동안 이벨류에이션 동작을 수행하여 이벨류에이션 수행 시간(tEVAL)을 증가시키고, 제1 독출 동작의 센싱 신호(PBSENSE)의 차이값(△V) 보다 작은 센싱 신호(PBSENSE)의 차이값(△V')을 설정한다. 즉, 비트라인 프리차지 구간에서 인가되는 센싱 신호(PBSENSE)의 전위 레벨(V1')은 감소시키고, 이벨류에이션 구간에서 인가되는 센싱 신호(PBSENSE)의 전위 레벨(V2')은 증가시킨다. 상술한 바와 같이 제2 독출 동작시 제1 독출 동작보다 Itrip 값이 감소하도록 설정하는 것은 메모리 셀들의 문턱 전압 분포 중 문턱 전압 레벨이 상승할수록 Itrip 마진이 감소하는 것을 보상하기 위함이다.After the precharge signal PRECHb applied to the precharge unit 121 of the page buffer 120 transitions to the high level, the high level V2 'is applied to the bit line connection unit 122 of the page buffer 120 for a predetermined time. A sensing signal PBSENSE of 1.4V is applied. As a result, the bit line connection unit 122 is turned on or off according to the potential state of the bit line BL to control the connection of the bit line BL and the sensing node SO. That is, when the potential value of the bit line BL is greater than a value obtained by subtracting the transistor threshold voltage value of the bit line connection unit 122 from the potential level V2 ′ of the sensing signal PBSENSE, the transistor of the bit line connection unit 122. Is turned off so that the potential of the sensing node SO does not change, and the potential value of the bit line BL changes the transistor threshold voltage value of the bit line connection unit 122 at the potential level V2 'of the sensing signal PBSENSE. When less than the subtracted value, the transistor of the bit line connection 122 is turned on so that the potential of the sensing node SO is lowered to a low level. At this time, the Itrip value flowing from the sensing node SO to the bit line BL is controlled to be smaller than the Itrip value during the first read operation. That is, the evaluation operation time tEVAL is increased by performing the evaluation operation for a longer time than the evaluation of the first read operation, and the sensing is smaller than the difference value ΔV of the sensing signal PBSENSE of the first read operation. The difference value DELTA V 'of the signal PBSENSE is set. That is, the potential level V1 'of the sensing signal PBSENSE applied in the bit line precharge period is decreased, and the potential level V2' of the sensing signal PBSENSE applied in the evaluation period is increased. As described above, the setting of the Itrip value to be decreased in the second read operation than the first read operation is to compensate for the decrease in the Itrip margin as the threshold voltage level of the threshold voltage distribution of the memory cells increases.

2-4) 감지 노드 전위 센싱(S240)2-4) Sensing Node Potential Sensing (S240)

하이 레벨의 래치 신호(LATCH)가 페이지 버퍼(120)에 인가되어, 래치(LAT)에는 감지 노드(SO)의 전위 값에 대응하는 센싱 데이터가 저장된다.The high level latch signal LATCH is applied to the page buffer 120, so that the sensing data corresponding to the potential value of the sensing node SO is stored in the latch LAT.

3) 제3 독출 동작3) third read operation

3-1) 비트라인 프리차지(S310)3-1) Bitline Precharge (S310)

페이지 버퍼(120)의 비트라인 연결부(122)에 일정 시간 동안 하이 레벨(V1")의 센싱 신호(PBSENSE)가 인가되어, 비트라인(BL)과 페이지 버퍼(120)의 감지 노드(SO)가 전기적으로 연결된다. 이 후, 페이지 버퍼(120)의 프리차지부(121)에 로우 레벨의 프리차지 신호(PRECHb)가 인가되어, 비트라인(BL)이 프리차지된다. 이때 비트라인(BL)이 프리차지되는 전위 레벨은 비트라인 연결부(122)에 인가되는 센싱 신호(PBSENSE)의 전위 레벨에 따라 조절된다. 즉, 센싱 신호(PBSENSE)의 전위 레벨이 높으면 비트라인(BL)의 프리차지 전위가 높게 프리차지되고, 센싱 신호(PBSENSE)의 전위 레벨이 낮으면 비트라인(BL)의 프리차지 전위가 낮게 프리차지된다. 비트라인(BL)의 프리차지 전위는 1.6V가 되도록 제어하는 것이 바람직하다.The sensing signal PBSENSE of the high level V1 ″ is applied to the bit line connection unit 122 of the page buffer 120 for a predetermined time, so that the bit line BL and the sensing node SO of the page buffer 120 are applied. After that, the low level precharge signal PRECHb is applied to the precharge unit 121 of the page buffer 120 to precharge the bit line BL. The precharge potential level is adjusted according to the potential level of the sensing signal PBSENSE applied to the bit line connection unit 122. That is, when the potential level of the sensing signal PBSENSE is high, the precharge potential of the bit line BL is high. Is precharged high, and the potential level of the sensing signal PBSENSE is low, the precharge potential of the bit line BL is low, and the precharge potential of the bit line BL is preferably controlled to be 1.6V. Do.

3-2) 독출 전압 및 패스 전압 인가(S320)3-2) Read Voltage and Pass Voltage Application (S320)

메모리 셀 어레이(110) 중 선택된 메모리 셀(예를 들어 MC0)에 연결된 워드라인에는 제3 독출 전압(R3'; 3.6V)을 인가한다. 이때 선택된 메모리 셀을 제외한 나머지 메모리 셀들(MC1 내지 MCn)에 연결된 워드라인들(WL<n:1>)에는 패스 전압(VPASS')을 인가한다. 이로 인하여 비선택된 메모리 셀들(MC1 내지 MCn)은 패스 전압(VPASS')에 의해 턴온 상태가 된다. 선택된 메모리 셀(MC0)의 문턱 전압 값이 제3 독출 전압(R3')보다 낮을 경우 메모리 셀(MC0)은 턴온 상태가 되고, 문턱 전압 값이 제3 독출 전압(R3')보다 높을 경우 메모리 셀(MC0)은 턴오프 상태가 된다. 따라서, 선택된 메모리 셀(MC0)의 문턱 전압 값이 제3 독출 전압(R3')보다 낮을 경우 하이 레벨로 프리차지된 비트라인(BL)은 점차 로우 레벨로 디스차지되고, 선택된 메모리 셀(MC0)의 문턱 전압 값이 제3 독출 전압(R3')보다 높을 경우 하이 레벨로 프리차지된 비트라인(BL)은 프리차지된 전위 레벨을 유지한다.A third read voltage R3 ′ (3.6V) is applied to a word line connected to a selected memory cell (eg, MC0) of the memory cell array 110. In this case, the pass voltage VPASS 'is applied to the word lines WL <n: 1> connected to the remaining memory cells MC1 to MCn except for the selected memory cell. As a result, the unselected memory cells MC1 to MCn are turned on by the pass voltage VPASS '. When the threshold voltage value of the selected memory cell MC0 is lower than the third read voltage R3 ', the memory cell MC0 is turned on and when the threshold voltage value is higher than the third read voltage R3', the memory cell MC0 is turned off. Therefore, when the threshold voltage value of the selected memory cell MC0 is lower than the third read voltage R3 ', the bit line BL precharged to the high level is gradually discharged to the low level, and the selected memory cell MC0 is selected. When the threshold voltage value of V is higher than the third read voltage R3 ′, the bit line BL precharged to the high level maintains the precharged potential level.

3-3) 이벨류에이션(S330)3-3) Elevation (S330)

페이지 버퍼(120)의 프리차지부(121)에 인가되는 프리차지 신호(PRECHb)가 하이 레벨로 천이된 후, 페이지 버퍼(120)의 비트라인 연결부(122)에 일정 시간 동안 하이 레벨(V2'';1.5V)의 센싱 신호(PBSENSE)가 인가된다. 이로 인하여 비트라인(BL)의 전위 상태에 따라 비트라인 연결부(122)가 턴온 또는 턴오프되어 비트라인(BL)과 감지 노드(SO)의 연결을 제어한다. 즉, 비트라인(BL)의 전위 값이 센싱 신호(PBSENSE)의 전위 레벨(V2")에서 비트라인 연결부(122)의 트랜지스터 문턱 전압값을 뺀 값보다 클 경우, 비트라인 연결부(122)의 트랜지스터는 턴오프되어 감지 노드(SO)의 전위는 변화가 없고, 비트라인(BL)의 전위 값이 센싱 신호(PBSENSE)의 전위 레벨(V2")에서 비트라인 연결부(122)의 트랜지스터 문턱 전압값을 뺀 값보다 작을 경우, 비트라인 연결부(122)의 트랜지스터는 턴온되어 감지 노드(SO)의 전위는 로우 레벨로 하강한다. 이때 감지 노드(SO)에서 비트라인(BL)으로 흐르는 Itrip 값은 제2 독출 동작시의 Itrip 값보다 작도록 제어한다. 즉, 제2 독출 동작의 이벨류에이션 보다 긴 시간 동안 이벨류에이션 동작을 수행하여 이벨류에이션 수행 시간(tEVAL)을 증가시키고, 제2 독출 동작의 센싱 신호(PBSENSE)의 차이값(△V') 보다 작은 센싱 신호(PBSENSE)의 차이값(△V'')을 설정한다. 즉, 비트라인 프리차지 구간에서 인가되는 센싱 신호(PBSENSE)의 전위 레벨(V1'')은 감소시키고, 이벨류에이션 구간에서 인가되는 센싱 신호(PBSENSE)의 전위 레벨(V2'')은 증가시킨다. 상술한 바와 같이 제3 독출 동작시 제2 독출 동작보다 Itrip 값이 감소하도록 설정하는 것은 메모리 셀들의 문턱 전압 분포 중 문턱 전압 레벨이 상승할수록 Itrip 마진이 감소하는 것을 보상하기 위함이다.After the precharge signal PRECHb applied to the precharge unit 121 of the page buffer 120 transitions to the high level, the high level V2 'is applied to the bit line connection unit 122 of the page buffer 120 for a predetermined time. A sensing signal PBSENSE of 1.5 V is applied. As a result, the bit line connection unit 122 is turned on or off according to the potential state of the bit line BL to control the connection of the bit line BL and the sensing node SO. That is, when the potential value of the bit line BL is greater than a value obtained by subtracting the transistor threshold voltage value of the bit line connection unit 122 from the potential level V2 ″ of the sensing signal PBSENSE, the transistor of the bit line connection unit 122. Is turned off so that the potential of the sensing node SO remains unchanged, and the potential value of the bit line BL changes the transistor threshold voltage value of the bit line connection unit 122 at the potential level V2 ″ of the sensing signal PBSENSE. When less than the subtracted value, the transistor of the bit line connection 122 is turned on so that the potential of the sensing node SO is lowered to a low level. At this time, the Itrip value flowing from the sensing node SO to the bit line BL is controlled to be smaller than the Itrip value during the second read operation. That is, the evaluation operation time tEVAL is increased by performing the evaluation operation for a longer time than the evaluation of the second read operation, and smaller than the difference value ΔV ′ of the sensing signal PBSENSE of the second read operation. The difference value DELTA V '' of the sensing signal PBSENSE is set. That is, the potential level V1 ″ of the sensing signal PBSENSE applied in the bit line precharge period is decreased, and the potential level V2 ″ of the sensing signal PBSENSE applied in the evolution period is increased. As described above, the setting of the Itrip value to be decreased in the third read operation than the second read operation is to compensate for the decrease in the Itrip margin as the threshold voltage level of the threshold voltage distribution of the memory cells increases.

2-4) 감지 노드 전위 센싱(S240)2-4) Sensing Node Potential Sensing (S240)

하이 레벨의 래치 신호(LATCH)가 페이지 버퍼(120)에 인가되어, 래치(LAT)에는 감지 노드(SO)의 전위 값에 대응하는 센싱 데이터가 저장된다.The high level latch signal LATCH is applied to the page buffer 120, so that the sensing data corresponding to the potential value of the sensing node SO is stored in the latch LAT.

상술한 본원 발명의 실시 예에 따르면, 각 문턱 전압 분포에 대응하는 독출 동작시 Itrip 값을 종래 기술보다 증가시켜 실제 문턱 전압 분포보다 낮은 문턱 전압 분포 값으로 센싱함으로써, 패스 전압의 전위 레벨을 감소시킬 수 있어 독출 디스터번스 현상을 개선할 수 있다. 또한 각 문턱 전압 분포의 Itrip 마진을 확보하기 위하여 각 독출 동작의 Itrip 값을 각각 조절하여 독출 동작의 정확도를 개선할 수 있다.
According to the above-described embodiments of the present invention, during a read operation corresponding to each threshold voltage distribution, the Itrip value is increased by a threshold voltage distribution value lower than the actual threshold voltage distribution by increasing the Itrip value than the prior art, thereby reducing the potential level of the pass voltage. This can improve the read disturbance phenomenon. In addition, the accuracy of the read operation may be improved by adjusting the Itrip value of each read operation in order to secure an Itrip margin of each threshold voltage distribution.

110 : 메모리 셀 어레이
120 : 페이지 버퍼
121 : 프리차지부
122 : 비트라인 연결부
LAT : 래치110: memory cell array
120: page buffer
121: precharge part
122: bit line connection
LAT: Latch

Claims (15)

다수의 메모리 셀들을 포함하는 메모리 스트링과 연결된 비트라인의 전위를 제1 제어 신호에 따라 제1 전위가 되도록 프리차지하는 단계;
상기 다수의 메모리 셀들 중 선택된 메모리 셀의 워드라인에 제1 독출 전압을 인가하여 상기 메모리 셀의 프로그램 상태를 상기 비트라인에 반영시키는 단계;
제2 제어 신호에 따라 상기 비트라인의 전위를 센싱하는 단계;
상기 비트라인의 전위를 디스차지하는 단계;
상기 비트라인의 전위를 제3 제어 신호에 따라 제2 전위가 되도록 프리차지하는 단계;
상기 선택된 메모리 셀의 워드라인에 제2 독출 전압을 인가하여 상기 메모리 셀의 프로그램 상태를 상기 비트라인에 반영시키는 단계; 및
제4 제어 신호에 따라 상기 비트라인의 전위를 센싱하는 단계를 포함하며,
상기 제1 제어 신호와 상기 제2 제어 신호의 전위 레벨 차이는 상기 제3 제어 신호와 상기 제4 제어 신호의 전위 레벨 차이보다 큰 반도체 장치의 독출 방법.
Precharging a potential of a bit line connected to a memory string including a plurality of memory cells to a first potential according to the first control signal;
Applying a first read voltage to a word line of a selected memory cell of the plurality of memory cells to reflect a program state of the memory cell on the bit line;
Sensing a potential of the bit line according to a second control signal;
Discharging the potential of the bit line;
Precharging the potential of the bit line to a second potential according to a third control signal;
Applying a second read voltage to a word line of the selected memory cell to reflect a program state of the memory cell to the bit line; And
Sensing a potential of the bit line according to a fourth control signal,
And a potential level difference between the first control signal and the second control signal is greater than a potential level difference between the third control signal and the fourth control signal.
제 1 항에 있어서,
상기 제1 제어 신호의 전위 레벨은 상기 제3 제어 신호의 전위 레벨보다 높은 반도체 장치의 독출 방법.
The method of claim 1,
And a potential level of the first control signal is higher than a potential level of the third control signal.
제 1 항에 있어서,
상기 제2 제어 신호의 전위 레벨은 상기 제4 제어 신호의 전위 레벨보다 낮은 반도체 장치의 독출 방법.
The method of claim 1,
And a potential level of the second control signal is lower than a potential level of the fourth control signal.
제 1 항에 있어서,
상기 제2 제어 신호에 따라 상기 비트라인의 전위를 센싱하는 단계는
상기 제2 제어 신호에 따라 상기 비트라인과 페이지 버퍼의 감지 노드를 연결하여 제1 구간 동안 이벨류에이션시키는 단계; 및
상기 감지 노드의 전위를 센싱하는 단계를 포함하는 반도체 장치의 독출 방법.
The method of claim 1,
The sensing of the potential of the bit line according to the second control signal
Connecting the bit line and a sensing node of a page buffer according to the second control signal to make an elevation during a first period; And
And sensing the potential of the sensing node.
제 4 항에 있어서,
상기 제4 제어 신호에 따라 상기 비트라인의 전위를 센싱하는 단계는
상기 제4 제어 신호에 따라 상기 비트라인과 페이지 버퍼의 감지 노드를 연결하여 제2 구간 동안 이벨류에이션시키는 단계; 및
상기 감지 노드의 전위를 센싱하는 단계를 포함하는 반도체 장치의 독출 방법.
The method of claim 4, wherein
Sensing the potential of the bit line according to the fourth control signal
Connecting the bit line and a sensing node of a page buffer according to the fourth control signal to make an elevation during a second period; And
And sensing the potential of the sensing node.
제 5 항에 있어서,
상기 제1 구간은 상기 제2 구간 보다 짧은 반도체 장치의 독출 방법.
The method of claim 5, wherein
The method of claim 1, wherein the first section is shorter than the second section.
제 1 항에 있어서,
상기 제1 전위는 상기 제2 전위보다 높은 반도체 장치의 독출 방법.
The method of claim 1,
And the first potential is higher than the second potential.
제 5 항에 있어서,
상기 제1 구간 동안 이벨류에이션시키는 단계에서 상기 감지노드에서 상기 비트라인으로 흐르는 전류의 양은 상기 제2 구간 동안 상기 감지노드에서 상기 비트라인으로 흐르는 전류의 양보다 많은 반도체 장치의 독출 방법.
The method of claim 5, wherein
And the amount of current flowing from the sensing node to the bit line during the valuation during the first period is greater than the amount of current flowing from the sensing node to the bit line during the second period.
제 1 항에 있어서,
상기 제4 제어 신호에 따라 상기 비트라인의 전위를 센싱하는 단계 이 후,
상기 비트라인의 전위를 디스차지시키는 단계;
상기 비트라인의 전위를 제5 제어 신호에 따라 제3 전위가 되도록 프리차지하는 단계;
상기 선택된 메모리 셀의 워드라인에 제3 독출 전압을 인가하여 상기 메모리 셀의 프로그램 상태를 상기 비트라인에 반영시키는 단계; 및
제6 제어 신호에 따라 상기 비트라인의 전위를 센싱하는 단계를 더 포함하는 반도체 장치의 독출 방법.
The method of claim 1,
After sensing the potential of the bit line according to the fourth control signal,
Discharging the potential of the bit line;
Precharging the potential of the bit line to a third potential according to a fifth control signal;
Applying a third read voltage to a word line of the selected memory cell to reflect a program state of the memory cell to the bit line; And
And sensing the potential of the bit line according to a sixth control signal.
다수의 메모리 셀들을 포함하는 메모리 스트링과 연결된 비트라인의 전위를 제1 제어 신호에 따라 제1 전위가 되도록 프리차지하는 단계;
상기 다수의 메모리 셀들 중 선택된 메모리 셀의 워드라인에 제1 독출 전압을 인가하여 상기 메모리 셀의 프로그램 상태를 상기 비트라인에 반영시키는 단계;
제2 제어 신호에 따라 상기 비트라인의 전위를 센싱하는 단계;
제2 제어 신호에 따라 상기 비트라인과 페이지 버퍼의 감지 노드를 연결하여 제1 구간 동안 이벨류에이션시키는 단계;
상기 감지 노드의 전위를 센싱하는 단계;
상기 비트라인의 전위를 디스차지하는 단계;
상기 비트라인의 전위를 제3 제어 신호에 따라 상기 제1 전위보다 낮은 제2 전위가 되도록 프리차지하는 단계;
상기 선택된 메모리 셀의 워드라인에 제2 독출 전압을 인가하여 상기 메모리 셀의 프로그램 상태를 상기 비트라인에 반영시키는 단계;
제4 제어 신호에 따라 상기 비트라인과 상기 감지 노드를 연결하여 상기 제1 구간 보다 긴 제2 구간 동안 이벨류에이션시키는 단계; 및
상기 감지 노드의 전위를 센싱하는 단계를 포함하는 반도체 장치의 독출 방법.
Precharging a potential of a bit line connected to a memory string including a plurality of memory cells to a first potential according to the first control signal;
Applying a first read voltage to a word line of a selected memory cell of the plurality of memory cells to reflect a program state of the memory cell on the bit line;
Sensing a potential of the bit line according to a second control signal;
Connecting the bit line and a sensing node of a page buffer according to a second control signal to make an elevation during a first period;
Sensing a potential of the sensing node;
Discharging the potential of the bit line;
Precharging the potential of the bit line to a second potential lower than the first potential according to a third control signal;
Applying a second read voltage to a word line of the selected memory cell to reflect a program state of the memory cell to the bit line;
Connecting the bit line and the sensing node according to a fourth control signal and evaluating a second period longer than the first period; And
And sensing the potential of the sensing node.
제 10 항에 있어서,
상기 제1 제어 신호의 전위 레벨은 상기 제3 제어 신호의 전위 레벨보다 높은 반도체 장치의 독출 방법.
11. The method of claim 10,
And a potential level of the first control signal is higher than a potential level of the third control signal.
제 10 항에 있어서,
상기 제2 제어 신호의 전위 레벨은 상기 제4 제어 신호의 전위 레벨보다 낮은 반도체 장치의 독출 방법.
11. The method of claim 10,
And a potential level of the second control signal is lower than a potential level of the fourth control signal.
제 10 항에 있어서,
상기 제1 전위는 상기 제2 전위보다 높은 반도체 장치의 독출 방법.
11. The method of claim 10,
And the first potential is higher than the second potential.
제 10 항에 있어서,
상기 제1 구간 동안 이벨류에이션시키는 단계에서 상기 감지노드에서 상기 비트라인으로 흐르는 전류의 양은 상기 제2 구간 동안 상기 감지노드에서 상기 비트라인으로 흐르는 전류의 양보다 많은 반도체 장치의 독출 방법.
11. The method of claim 10,
And the amount of current flowing from the sensing node to the bit line during the valuation during the first period is greater than the amount of current flowing from the sensing node to the bit line during the second period.
제 10 항에 있어서,
상기 비트라인의 전위를 디스차지하는 단계;
상기 비트라인의 전위를 제5 제어 신호에 따라 상기 제2 전위보다 낮은 제3 전위가 되도록 프리차지하는 단계;
상기 선택된 메모리 셀의 워드라인에 제3 독출 전압을 인가하여 상기 메모리 셀의 프로그램 상태를 상기 비트라인에 반영시키는 단계;
제6 제어 신호에 따라 상기 비트라인과 상기 감지 노드를 연결하여 상기 제2 구간 보다 긴 제3 구간 동안 이벨류에이션시키는 단계; 및
상기 감지 노드의 전위를 센싱하는 단계를 더 포함하는 반도체 장치의 독출 방법.11. The method of claim 10,
Discharging the potential of the bit line;
Precharging the potential of the bit line to a third potential lower than the second potential according to a fifth control signal;
Applying a third read voltage to a word line of the selected memory cell to reflect a program state of the memory cell to the bit line;
Connecting the bit line and the sensing node according to a sixth control signal to enable an evaluation during a third period longer than the second period; And
And sensing the potential of the sensing node.
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