KR20120098024A - Semiconductor device - Google Patents

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Abstract

PURPOSE: A semiconductor device is provided to reduce current consumption by decreasing a threshold voltage of an FXB signal generating unit and an MWLB signal generating unit. CONSTITUTION: A memory cell block(120) includes a plurality of word lines and a plurality of bit lines. A memory cell control block(140) controls a bulk voltage to a ground voltage or low voltage level according to an active operation and a precharge operation and generates a first signal and a second signal which selectively activate a word line. A memory cell control block includes a first signal generating unit and a second signal generating unit. [Reference numerals] (120) Memory cell block; (142) MWLB signal generating unit; (144) FXB signal generating unit

Description

반도체 장치{Semiconductor Device}Semiconductor Device

본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로 반도체 장치에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor device.

DRAM(Dynamic Random Access Memory)을 포함하는 반도체 장치는 워드 라인 활성화 신호(이하, MWLB 신호) 및 워드 라인 구동 신호(이하, FXB 신호)를 생성하여 워드 라인을 선택적으로 활성화시킨다.A semiconductor device including a dynamic random access memory (DRAM) generates word line activation signals (hereinafter referred to as MWLB signals) and word line driving signals (hereinafter referred to as FXB signals) to selectively activate word lines.

MWLB 신호 및 FXB 신호는 반도체 장치 내의 어레이 제어 블록에서 생성되어 메모리 셀 블록으로 인가된다.The MWLB signal and the FXB signal are generated in an array control block in the semiconductor device and applied to the memory cell block.

이때, MWLB 신호 및 FXB 신호는 로우 레벨을 가질 때 워드 라인을 활성화 시키고, 하이 레벨을 가질 때는 워드 라인을 비활성화 시킬 수 있다. At this time, the MWLB signal and the FXB signal may activate the word line when the MWLB signal has a low level, and may deactivate the word line when the MWLB signal and the FXB signal have a high level.

한편, 최근 CMOS 채널 길이가 짧아지는 초미세 공정을 적용하고 있는 추세에 따라 반도체 장치의 경우에는 외부 구동 전압의 레벨이 낮아지고 있다.On the other hand, according to the trend of applying the ultra-fine process of shortening the CMOS channel length recently, the level of the external driving voltage in the case of a semiconductor device is decreasing.

이로 인해, 프리차지(Precharge) 동작 시에 MWLB 신호 및 FXB 신호의 레벨을 결정하는 트랜지스터의 게이트- 소스 전압이 작게 걸리는 문제가 발생하여 프리차지 동작을 못하게 되는 경우가 종종 발생하고 있다.As a result, a problem arises in that the gate-source voltage of the transistor for determining the levels of the MWLB signal and the FXB signal is small during the precharge operation, and thus the precharge operation is often prevented.

상기 문제를 해결하기 위한 방안으로, 풀 다운(Pull Down) 트랜지스터의 타입(Type)을 LVT(Low Threshold, 이하 저문턱) 트랜지스터로 변경하고 있는 추세이다.In order to solve the above problem, a type of a pull down transistor is being changed into a low threshold transistor (LVT).

그러나, 저문턱 트랜지스터의 경우, 액티브(Active) 동작 시, 오프 커런트(OFF Current)를 유발시켜 복수 개의 워드라인을 활성화시켜 테스트를 진행하는 경우, 문제가 발생하고 있다.However, in the case of a low threshold transistor, a problem occurs when a test is performed by activating a plurality of word lines by inducing an off current during an active operation.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 전력 소모를 줄일 수 있는 반도체 장치를 제공한다.The present invention has been made to solve the above-described problem, and provides a semiconductor device capable of reducing power consumption.

본 발명의 일 실시 예에 따른 반도체 장치는, 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록; 및 액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여, 상기 워드 라인을 선택적으로 활성화시키는 제1 및 제2 신호를 생성하는 메모리 셀 제어 블록을 포함한다.In an embodiment, a semiconductor device may include a memory cell block including a plurality of word lines and a plurality of bit lines; And a memory cell control block for controlling the bulk voltage to be at a ground voltage or a low voltage level according to an active operation and a precharge operation to generate first and second signals for selectively activating the word line.

본 발명의 다른 실시 예에 따른 반도체 장치는, 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록; 및 액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여 워드 라인 활성화 신호를 생성하는 워드 라인 활성화 신호 생성부를 포함한다.In an embodiment, a semiconductor device may include a memory cell block including a plurality of word lines and a plurality of bit lines; And a word line activation signal generator configured to generate a word line activation signal by controlling the bulk voltage to be a ground voltage or a low voltage level according to an active operation and a precharge operation.

본 발명의 또 다른 실시 예에 따른 반도체 장치는 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록; 및 액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여 워드 라인 활성화 신호를 생성하는 워드 라인 구동 신호 생성부를 포함한다.In an embodiment, a semiconductor device may include a memory cell block including a plurality of word lines and a plurality of bit lines; And a word line driving signal generator configured to generate a word line activation signal by controlling the bulk voltage to be a ground voltage or a low voltage level according to an active operation and a precharge operation.

본 발명에 따른 반도체 장치는, 메모리 셀 제어 블록을 이용하여 프리차지 동작 시, MWLB 신호 생성부 및 FXB 신호 생성부 각각의 풀 다운부, 즉 신호 입력부의 벌크 전압이 접지 전압 레벨이 되도록 할 수 있다. 이에 의해, MWLB 신호 생성부 및 FXB 신호 생성부의 문턱 전압은 낮아지게 됨으로써, 전류 소모를 줄일 수 있게 된다.In the semiconductor device according to the present invention, during the precharge operation using the memory cell control block, the bulk voltage of the pull-down unit, that is, the signal input unit of each of the MWLB signal generator and the FXB signal generator may be set to the ground voltage level. . As a result, the threshold voltages of the MWLB signal generator and the FXB signal generator are lowered, thereby reducing current consumption.

더하여, 반도체 장치는 메모리 셀 제어 블록을 이용하여 액티브 동작 시, MWLB 신호 생성부및 FXB 신호 생성부 각각의 신호 입력부의 벌크 전압이 저전압 레벨이 되도록 할 수 있다. 이에 의해, 각 신호 입력부의 문턱 전압은 커지게 됨으로써, 오프 커런트를 줄일 수 있게 된다.In addition, the semiconductor device may allow the bulk voltage of the signal input unit of each of the MWLB signal generator and the FXB signal generator to be at a low voltage level during the active operation using the memory cell control block. As a result, the threshold voltage of each signal input unit is increased, thereby reducing off current.

도1은 본 발명의 일실시 예에 따른 반도체 장치를 나타내는 구성도,
도2는 도1의 메모리 셀 제어 블럭의 MWLB 신호 생성부를 나타내는 상세 회로도, 및
도3은 도1의 메모리 셀 제어 블럭의 FXB 신호 생성부를 나타내는 상세 회로도이다.1 is a block diagram illustrating a semiconductor device according to an embodiment of the present invention;
FIG. 2 is a detailed circuit diagram illustrating an MWLB signal generation unit of the memory cell control block of FIG. 1;
FIG. 3 is a detailed circuit diagram illustrating an FXB signal generator of the memory cell control block of FIG. 1.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다. Hereinafter, preferred embodiments of the present invention will be described based on the accompanying drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

도1은 본 발명의 일실시 예에 따른 반도체 장치를 나타내는 구성도이다.1 is a block diagram illustrating a semiconductor device in accordance with an embodiment of the present invention.

도1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치(100)는 메모리 셀 블록(120) 및 메모리 셀 제어 블록(140)을 포함한다.As shown in FIG. 1, a semiconductor device 100 according to an embodiment of the present invention includes a memory cell block 120 and a memory cell control block 140.

메모리 셀 블록(120)에는 메모리 셀 블록을 한정하기 위해 서로 교차되어 배열되는 복수의 워드 라인과 복수의 비트 라인이 형성될 수 있다.In the memory cell block 120, a plurality of word lines and a plurality of bit lines may be formed to cross each other to define the memory cell block.

그리고, 메모리 셀 블록(100)은 1개의 트랜지스터와, 1개의 커패시터로 각각 구성되는 복수의 메모리 셀들(도시되지 않음)로 구성될 수 있다.In addition, the memory cell block 100 may include a plurality of memory cells (not shown) configured by one transistor and one capacitor.

메모리 셀 제어 블록(140)은 MWLB 신호 생성부(142) 및 FXB 신호 생성부(144)를 포함하여 구성될 수 있다. The memory cell control block 140 may include an MWLB signal generator 142 and an FXB signal generator 144.

MWLB 신호 생성부(142) 및 FXB 신호 생성부(144) 각각에서 생성된 MWLB 신호(MWLB) 및 FXB 신호(FXB)는 메모리 셀 블록(100)으로 인가되어 해당 워드 라인을 선택적으로 활성화시킬 수 있다.The MWLB signal MWLB and FXB signal FXB generated by each of the MWLB signal generator 142 and the FXB signal generator 144 may be applied to the memory cell block 100 to selectively activate a corresponding word line. .

이때, MWLB 신호 생성부(142) 및 FXB 신호 생성부(144)는 서로 동일한 구성으로 형성되지만, 서로 다른 크기의 트랜지스터들로 형성될 수 있다. 그에 의해, 일 예로, FXB 신호(FXB)의 전압 레벨이 MWLB 신호(MWLB)의 전압 레벨보다 더 높은 레벨을 가지도록 생성될 수 있다.In this case, the MWLB signal generator 142 and the FXB signal generator 144 may have the same configuration, but may be formed of transistors having different sizes. Thereby, for example, the voltage level of the FXB signal FXB may be generated to have a higher level than the voltage level of the MWLB signal MWLB.

이하, 본 발명에 따른 MWLB 신호 생성부(142) 및 FXB 신호 생성부(144)는 추후에 도시될 도2 및 도3에서 상세히 설명하기로 한다.Hereinafter, the MWLB signal generator 142 and the FXB signal generator 144 according to the present invention will be described in detail with reference to FIGS. 2 and 3 to be described later.

본 발명에 따른 반도체 장치(100)의 메모리 셀 제어 블럭은 프리차지 동작 시, MWLB 신호 생성부(142) 및 FXB 신호 생성부(144) 각각의 풀 다운부, 즉 신호 입력부(도2 및 도3의 152, 162)의 벌크 전압이 접지 전압 레벨이 되도록 할 수 있다. 이에 의해, MWLB 신호 생성부(142) 및 FXB 신호 생성부(144)의 문턱 전압(Vth)은 낮아지게 됨으로써, 전류 소모를 줄일 수 있게 된다.The memory cell control block of the semiconductor device 100 according to the present invention is a pull-down unit, that is, a signal input unit (Figs. 2 and 3) of the MWLB signal generator 142 and the FXB signal generator 144 during the precharge operation. The bulk voltages of 152 and 162 may be the ground voltage level. As a result, the threshold voltage Vth of the MWLB signal generator 142 and the FXB signal generator 144 is lowered, thereby reducing current consumption.

더하여, 반도체 장치(100)의 메모리 셀 제어 블럭은 액티브 동작 시, MWLB 신호 생성부(142) 및 FXB 신호 생성부(144) 각각의 신호 입력부(도2 및 도3의 152, 162)의 벌크 전압이 저전압 레벨이 되도록 할 수 있다. 이에 의해, 각 신호 입력부(도2 및 도3의 152, 162)의 문턱 전압(Vth)은 커지게 됨으로써, 오프 커런트를 줄일 수 있게 된다.
In addition, when the memory cell control block of the semiconductor device 100 is active, the bulk voltages of the signal input units (152 and 162 of FIGS. 2 and 3) of the MWLB signal generator 142 and the FXB signal generator 144 may be different. This low voltage level can be achieved. As a result, the threshold voltages Vth of the signal input units 152 and 162 of FIGS. 2 and 3 become large, thereby reducing off current.

도2는 도1의 메모리 셀 제어 블럭의 MWLB 신호 생성부를 나타내는 상세 회로도이다.FIG. 2 is a detailed circuit diagram illustrating an MWLB signal generator of the memory cell control block of FIG. 1.

도2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 MWLB 신호 생성부(142)는 내부 전압 공급부(142a) 및 MWLB 신호 제어부(142b)를 포함한다.As shown in FIG. 2, the MWLB signal generator 142 according to an embodiment of the present invention includes an internal voltage supply unit 142a and an MWLB signal controller 142b.

내부 전압 공급부(142a)는 내부 전압(VPP)을 MWLB 신호 제어부(142b)쪽으로 제공할 수 있다. The internal voltage supply unit 142a may provide an internal voltage VPP to the MWLB signal control unit 142b.

좀 더 구체적으로, 내부 전압 공급부(142a)는 MWLB 신호(MWLB)가 하이 레벨을 가질 경우, 비활성화되어 MWLB 신호 제어부(142b)의 제21 노드(N21)쪽으로 내부 전압(VPP)이 제공되지 않도록 한다.More specifically, when the MWLB signal MWLB has a high level, the internal voltage supply unit 142a is deactivated so that the internal voltage VPP is not provided toward the twenty-first node N21 of the MWLB signal controller 142b. .

반면에, 내부 전압 공급부(142b)는 MWLB 신호(MWLB)가 로우 레벨을 가질 경우에는, 활성화되어 MWLB 신호 제어부(142b)의 제21 노드(N21)쪽으로 내부 전압(VPP)을 제공할 수 있다.On the other hand, when the MWLB signal MWLB has a low level, the internal voltage supply unit 142b may be activated to provide the internal voltage VPP to the twenty-first node N21 of the MWLB signal controller 142b.

MWLB 신호 제어부(142b)는 워드 라인 오프 신호(WLOFF)에 응답하여 MWLB 신호(MWLB)의 레벨을 결정할 수 있다.The MWLB signal controller 142b may determine the level of the MWLB signal MWLB in response to the word line off signal WLOFF.

MWLB 신호 제어부(142b)는 신호 입력부(152), 벌크 전압 조절부(154) 및 래치부(156)를 포함하여 구성될 수 있다.The MWLB signal controller 142b may include a signal input unit 152, a bulk voltage controller 154, and a latch unit 156.

신호 입력부(152)는 워드 라인 오프 신호(WLOFF)에 응답하여 화성화될 수 있다. 이때, 신호 입력부(152)는 일 예로, NMOS 트랜지스터(T21)로 형성될 수 있다. 보다 구체적으로, NMOS 트랜지스터(T21)의 게이트는 워드 라인 오프 신호(WLOFF)를 게이트 신호로 입력받고, NMOS 트랜지스터(T21)의 드레인은 제21 노드(N21)와 전기적으로 연결될 수 있다. 그리고, NMOS 트랜지스터(T21)의 소스는 접지 전압단(VSS)과 전기적으로 연결될 수 있으며, NMOS 트랜지스터(T21)의 벌크는 레벨 조절부(154)와 전기적으로 연결될 수 있다.The signal input unit 152 may be converted in response to the word line off signal WLOFF. In this case, the signal input unit 152 may be formed of, for example, an NMOS transistor T21. More specifically, the gate of the NMOS transistor T21 may receive a word line off signal WLOFF as a gate signal, and the drain of the NMOS transistor T21 may be electrically connected to the twenty-first node N21. In addition, the source of the NMOS transistor T21 may be electrically connected to the ground voltage terminal VSS, and the bulk of the NMOS transistor T21 may be electrically connected to the level adjuster 154.

벌크 전압 조절부(154)는 신호 입력부(152)와 전기적으로 연결되며, 신호 입력부(152)의 벌크 전압을 조절하기기 위한 것으로써, 제1 조절부(154a) 및 제2 조절부(154b)를 포함하여 구성될 수 있다.The bulk voltage controller 154 is electrically connected to the signal input unit 152 and is used to adjust the bulk voltage of the signal input unit 152. The first voltage regulator 154a and the second controller 154b may be used. It may be configured to include.

제1 조절부(154a)는 프리차지 동작 시, 신호 입력부(152)의 벌크 전압을 보완하기 것으로, NMOS 트랜지스터(T22)로 형성될 수 있다.The first controller 154a may be formed of the NMOS transistor T22 to compensate for the bulk voltage of the signal input unit 152 during the precharge operation.

보다 구체적으로, NMOS 트랜지스터(T22)의 게이트는 제25 노드(N25)를 통해 워드 라인 오프 신호(WLOFF)를 게이트 신호로서 입력받을 수 있으며, NMOS 트랜지스터(T22)의 드레인은 신호 입력부(152)의 NMOS 트랜지스터(T21)의 벌크와 전기적으로 연결될 수 있다. 더하여, NMOS 트랜지스터(T22)의 소스는 벌크와 전기적으로 연결됨과 동시에, 제30 노드(N30)를 통해 접지 전압단(VSS)과 연결될 수 있다.More specifically, the gate of the NMOS transistor T22 may receive the word line off signal WLOFF as a gate signal through the twenty-fifth node N25, and the drain of the NMOS transistor T22 may be connected to the signal input unit 152. It may be electrically connected to the bulk of the NMOS transistor T21. In addition, the source of the NMOS transistor T22 may be electrically connected to the bulk and connected to the ground voltage terminal VSS through the thirtieth node N30.

제2 조절부(154b)는 액티브 동작 시, 신호 입력부(152)의 벌크 전압을 보완하기 위한 것으로, NMOS 트랜지스터(T23)로 형성될 수 있다.The second adjuster 154b may be formed of the NMOS transistor T23 to compensate for the bulk voltage of the signal input unit 152 during the active operation.

보다 구체적으로, NMOS 트랜지스터(T23)의 게이트는 제22 노드(N22)와 전기적으로 연결되고, NMOS 트랜지스터(T23)의 드레인은 신호 입력부(152)의 트랜지스터(T21)의 벌크와 연결될 수 있다. 더하여, NMOS 트랜지스터(T23)의 소스는 벌크와 전기적으로 연결됨과 동시에, 저전압 공급단(LV)과 전기적으로 연결될 수 있다.More specifically, the gate of the NMOS transistor T23 may be electrically connected to the twenty-second node N22, and the drain of the NMOS transistor T23 may be connected to the bulk of the transistor T21 of the signal input unit 152. In addition, the source of the NMOS transistor T23 may be electrically connected to the bulk and electrically connected to the low voltage supply terminal LV.

이때, 본 발명에 따른 저전압 공급단(LV)은 접지 전압(VSS)보다 더 낮은 전압을 공급하는 것으로, 일 예로, 접지 전압(VSS)을 전압 펌프(도시되지 않음)에 입력하여 임의적으로 결정할 수 있다. 이때, 전압 펌프는, 반도체 장치에서 내부 전압을 생성하기 위해 사용되는 일반적인 구성으로써, 상세한 설명은 생략하기로 한다.In this case, the low voltage supply terminal LV according to the present invention supplies a lower voltage than the ground voltage VSS. For example, the low voltage supply terminal LV may be arbitrarily determined by inputting the ground voltage VSS to a voltage pump (not shown). have. In this case, the voltage pump is a general configuration used to generate the internal voltage in the semiconductor device, and a detailed description thereof will be omitted.

래치부(156)는 MWLB 신호(MWLB)를 출력함과 동시에 래치할 수 있다. 이러한, 래치부(156)는 제24 트랜지스터(T24)와 인버터(IV21)가 래치 구조로 연결될 수 있다.The latch unit 156 may output and latch the MWLB signal MWLB. In the latch unit 156, the twenty-fourth transistor T24 and the inverter IV21 may be connected in a latch structure.

이때, 제24 트랜지스터(T24)는 NMOS 트랜지스터일 수 있다. 제24 트랜지스터(T24)의 게이트는 제24 노드(N24)와 연결되며, 제23 트랜지스터(T23)의 드레인은 제23 노드(N23)와 연결된다. 그리고, 제23 트랜지스터(T23)의 소스는 벌크와 전기적으로 연결됨과 동시에, 제30 노드(N30)에 의해 접지 전압단(VSS)과 전기적으로 연결될 수 있다.In this case, the twenty-fourth transistor T24 may be an NMOS transistor. A gate of the twenty-fourth transistor T24 is connected to the twenty-fourth node N24, and a drain of the twenty-third transistor T23 is connected to the twenty-third node N23. In addition, the source of the twenty-third transistor T23 may be electrically connected to the bulk and electrically connected to the ground voltage terminal VSS by the thirtieth node N30.

그리고, 인버터(IV21)는 제23 노드(N23) 및 제24 노드(N24) 사이에 연결되며, 제23 노드(N23)의 레벨을 반전시켜 제24 노드(N24)쪽으로 출력시킴으로써 MWLB 신호(MWLB)를 생성할 수 있다.In addition, the inverter IV21 is connected between the twenty-third node N23 and the twenty-fourth node N24, and inverts the level of the twenty-third node N23 to output to the twenty-fourth node N24 to output the MWLB signal MWLB. Can be generated.

이하, MWLB 신호 생성부(142)의 동작을 설명하면, 내부 전압 공급부(142a)는 MWLB 신호(MWLB)의 레벨에 따라 내부 전압(VPP)를 MWLB 신호 제어부(142b)의 제21 노드(N21)로 제공할 수 있다.Hereinafter, the operation of the MWLB signal generator 142 will be described. The internal voltage supply unit 142a may set the internal voltage VPP according to the level of the MWLB signal MWLB, and the 21st node N21 of the MWLB signal controller 142b. Can be provided as

MWLB 신호 제어부(142b)는 워드 라인 오프 신호(WLOFF)에 응답하여 MWLB 신호(MWLB)의 레벨을 결정할 수 있다.The MWLB signal controller 142b may determine the level of the MWLB signal MWLB in response to the word line off signal WLOFF.

보다 구체적으로, 신호 입력부(152)는 프리차지 동작을 알리는 하이 레벨의 워드 라인 오프 신호(WLOFF)가 입력되면, 활성화되어 제21 노드(N21)의 전위를 낮출 수 있다. 이에 의해, MWLB 신호(MWLB)는 하이 레벨로 비활성화될 수 있다. More specifically, the signal input unit 152 may be activated when the high level word line off signal WLOFF indicating the precharge operation is input to lower the potential of the twenty-first node N21. As a result, the MWLB signal MWLB can be deactivated to a high level.

신호 입력부(152)가 활성화가 되면, 누설 조절부(154)의 제1 조절부(154a)도 함께 활성화되어, 신호 입력부(152)의 벌크 전압이 접지 전압 레벨이 되게 함으로써, 게이트와 소스 간의 문턱 전압을 조절할 수 있다.When the signal input unit 152 is activated, the first control unit 154a of the leakage control unit 154 is also activated to bring the bulk voltage of the signal input unit 152 to the ground voltage level, thereby providing a threshold between the gate and the source. The voltage can be adjusted.

이때, 누설 조절부(154)의 제2 조절부(154b)는 활성화하지 않게 된다.At this time, the second control unit 154b of the leakage control unit 154 is not activated.

래치부(156)는 제21 노드(N21)의 전위에 기초하여 하이 레벨의 MWLB 신호(MWLB)를 생성함과 동시에 래치함으로써, MWLB 신호(MWLB)가 활성화되지 않도록 한다.The latch unit 156 generates a high level MWLB signal MWLB based on the potential of the twenty-first node N21 and simultaneously latches the MWLB signal MWLB.

반면에, 신호 입력부(152)는 액티브 동작을 알리는 로우 레벨의 워드 라인 오프 신호(WLOFF)가 입력되면 활성화되지 않게 되고, 이때, 제21 노드(N21)의 전위는 내부 전압 공급부(142a)에 의해 결정된다. On the other hand, the signal input unit 152 is not activated when the low level word line off signal WLOFF indicating the active operation is input. At this time, the potential of the twenty-first node N21 is controlled by the internal voltage supply unit 142a. Is determined.

신호 입력부(152)가 활성화가 되지 않으면, 누설 조절부(154)의 제1 조절부(154a)도 함께 활성화되지 않게 되고, 제2 조절부(154b)는 활성화된다.When the signal input unit 152 is not activated, the first adjusting unit 154a of the leakage adjusting unit 154 is also not activated, and the second adjusting unit 154b is activated.

제2 조절부(154b)가 활성화되면, 신호 입력부(152)의 벌크 전압이 접지 전압(VSS)보다 낮은 저전압(LV) 레벨이 될 수 있다. 그에 따라, 신호 입력부의 문턱 전압(Vth)를 높임으로써, 오프 커런트(Off Current)를 감소시킬 수 있다.When the second adjuster 154b is activated, the bulk voltage of the signal input unit 152 may be at a low voltage LV level lower than the ground voltage VSS. Accordingly, the off current may be reduced by increasing the threshold voltage Vth of the signal input unit.

래치부(156)는 제21 노드(N21)의 전위에 기초하여 로우 레벨의 MWLB 신호(MWLB)를 생성함과 동시에 래치함으로써, MWLB 신호(MWLB)가 활성화되도록 한다.The latch unit 156 generates the low level MWLB signal MWLB based on the potential of the twenty-first node N21 and simultaneously latches the MWLB signal MWLB.

이처럼, 본 발명에 따른 MWLB 신호 생성부(142)는 프리차지 시에는 제1 조절부(154a)를 활성화시켜 신호 입력부(152)의 벌크 전압이 접지 전압 레벨이 되도록 할 수 있다. 이에 의해, 신호 입력부(152)는 문턱 전압(Vth)은 낮아지게 되고, 제21 노드(N21)의 전위를 낮출 수 있다.As such, the MWLB signal generation unit 142 according to the present invention may activate the first control unit 154a so that the bulk voltage of the signal input unit 152 becomes the ground voltage level when precharging. As a result, the threshold voltage Vth of the signal input unit 152 may be lowered, and the potential of the twenty-first node N21 may be lowered.

그리고, 따른 MWLB 신호 생성부(142)는 액티브 시에는 제2 조절부(154b)를 활성화시켜 신호 입력부(152)의 벌크 전압이 저전압 레벨이 되도록 할 수 있다. 이에 의해, 신호 입력부(152)는 문턱 전압(Vth)은 커지게 됨으로써, 오프 커런트를 줄일 수 있게 된다.
The MWLB signal generator 142 may activate the second controller 154b so that the bulk voltage of the signal input unit 152 becomes a low voltage level when the MWLB signal generator 142 is active. As a result, the threshold voltage Vth of the signal input unit 152 is increased, thereby reducing the off current.

도3은 도1의 메모리 셀 제어 블럭의 FXB 신호 생성부를 나타내는 상세 회로도이다.FIG. 3 is a detailed circuit diagram illustrating an FXB signal generator of the memory cell control block of FIG. 1.

도3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 FXB 신호 생성부(144)는 내부 전압 공급부(144a) 및 FXB 신호 제어부(144b)를 포함한다.As shown in FIG. 3, the FXB signal generator 144 according to an embodiment of the present invention includes an internal voltage supply unit 144a and an FXB signal controller 144b.

내부 전압 공급부(144a)는 내부 전압(VPP)을 FXB 신호 제어부(144b)쪽으로 제공할 수 있다. The internal voltage supply unit 144a may provide the internal voltage VPP to the FXB signal controller 144b.

좀 더 구체적으로, 내부 전압 공급부(144a)는 FXB 신호(FXB)가 하이 레벨을 가질 경우, 비활성화되어 FXB 신호 제어부(144b)의 제31 노드(N31)쪽으로 내부 전압(VPP)이 제공되지 않도록 한다.More specifically, when the FXB signal FXB has a high level, the internal voltage supply unit 144a is deactivated so that the internal voltage VPP is not provided toward the thirty-first node N31 of the FXB signal controller 144b. .

반면에, 내부 전압 공급부(144a)는 FXB 신호(FXB)가 로우 레벨을 가질 경우에는, 활성화되어 FXB 신호 제어부(144b)의 제31 노드(N31)쪽으로 내부 전압(VPP)을 제공할 수 있다.On the other hand, when the FXB signal FXB has a low level, the internal voltage supply unit 144a may be activated to provide the internal voltage VPP to the thirty-first node N31 of the FXB signal controller 144b.

FXB 신호 제어부(144b)는 워드 라인 오프 신호(WLOFF)에 응답하여 FXB 신호(FXB)의 레벨을 결정할 수 있다.The FXB signal controller 144b may determine the level of the FXB signal FXB in response to the word line off signal WLOFF.

FXB 신호 제어부(144b)는 신호 입력부(162), 벌크 전압 조절부(164) 및 래치부(166)를 포함하여 구성될 수 있다.The FXB signal controller 144b may include a signal input unit 162, a bulk voltage controller 164, and a latch unit 166.

신호 입력부(162)는 워드 라인 오프 신호(WLOFF)에 응답하여 화성화될 수 있다. 이때, 신호 입력부(162)는 일 예로, NMOS 트랜지스터(T31)로 형성될 수 있다. 보다 구체적으로, NMOS 트랜지스터(T31)의 게이트는 워드 라인 오프 신호(WLOFF)를 게이트 신호로 입력받고, NMOS 트랜지스터(T31)의 드레인은 제31 노드(N31)와 전기적으로 연결될 수 있다. 그리고, NMOS 트랜지스터(T31)의 소스는 접지 전압단(VSS)과 전기적으로 연결될 수 있으며, NMOS 트랜지스터(T31)의 벌크는 레벨 조절부(164)와 전기적으로 연결될 수 있다.The signal input unit 162 may be converted in response to the word line off signal WLOFF. In this case, the signal input unit 162 may be formed of, for example, an NMOS transistor T31. More specifically, the gate of the NMOS transistor T31 may receive a word line off signal WLOFF as a gate signal, and the drain of the NMOS transistor T31 may be electrically connected to the thirty-first node N31. In addition, the source of the NMOS transistor T31 may be electrically connected to the ground voltage terminal VSS, and the bulk of the NMOS transistor T31 may be electrically connected to the level controller 164.

벌크 전압 조절부(164)는 신호 입력부(162)와 전기적으로 연결되며, 신호 입력부(162)의 벌크 전압을 조절하기 위한 것으로써, 제1 조절부(164a) 및 제2 조절부(164b)를 포함하여 구성될 수 있다.The bulk voltage controller 164 is electrically connected to the signal input unit 162 and adjusts the bulk voltage of the signal input unit 162. The bulk voltage controller 164 may include the first regulator 164a and the second regulator 164b. It can be configured to include.

제1 조절부(164a)는 프리차지 동작 시, 신호 입력부(162)의 벌크 전압을 조절하기 위한 것으로, NMOS 트랜지스터(T32)로 형성될 수 있다.The first controller 164a is used to adjust the bulk voltage of the signal input unit 162 during the precharge operation and may be formed of an NMOS transistor T32.

보다 구체적으로, NMOS 트랜지스터(T32)의 게이트는 제35 노드(N35)를 통해 워드 라인 오프 신호(WLOFF)를 게이트 신호로서 입력받을 수 있으며, NMOS 트랜지스터(T32)의 드레인은 신호 입력부(162)의 NMOS 트랜지스터(T31)의 벌크와 전기적으로 연결될 수 있다. 더하여, NMOS 트랜지스터(T32)의 소스는 벌크와 전기적으로 연결됨과 동시에, 제40 노드(N40)를 통해 접지 전압단(VSS)과 연결될 수 있다.More specifically, the gate of the NMOS transistor T32 may receive the word line off signal WLOFF as a gate signal through the 35 th node N35, and the drain of the NMOS transistor T32 may be connected to the signal input unit 162. It may be electrically connected to the bulk of the NMOS transistor T31. In addition, the source of the NMOS transistor T32 may be electrically connected to the bulk and may be connected to the ground voltage terminal VSS through the 40th node N40.

제2 조절부(164b)는 액티브 동작 시, 신호 입력부(162)의 벌크 전압을 조절하기 위한 것으로, NMOS 트랜지스터(T33)로 형성될 수 있다.The second controller 164b is used to adjust the bulk voltage of the signal input unit 162 during the active operation and may be formed of the NMOS transistor T33.

보다 구체적으로, NMOS 트랜지스터(T33)의 게이트는 제32 노드(N32)와 전기적으로 연결되고, NMOS 트랜지스터(T33)의 드레인은 신호 입력부(162)의 트랜지스터(T31)의 벌크와 연결될 수 있다. 더하여, NMOS 트랜지스터(T33)의 소스는 벌크와 전기적으로 연결됨과 동시에, 저전압 공급단(LV)과 전기적으로 연결될 수 있다.More specifically, the gate of the NMOS transistor T33 may be electrically connected to the thirty-second node N32, and the drain of the NMOS transistor T33 may be connected to the bulk of the transistor T31 of the signal input unit 162. In addition, the source of the NMOS transistor T33 may be electrically connected to the bulk and electrically connected to the low voltage supply terminal LV.

이때, 본 발명에 따른 저전압 공급단(LV)은 접지 전압(VSS)보다 더 낮은 전압을 공급하는 것으로, 일 예로, 접지 전압(VSS)을 전압 펌프(도시되지 않음)에 입력하여 임의적으로 결정할 수 있다. 이때, 전압 펌프는, 반도체 장치에서 내부 전압을 생성하기 위해 사용되는 일반적인 구성으로써, 상세한 설명은 생략하기로 한다.In this case, the low voltage supply terminal LV according to the present invention supplies a lower voltage than the ground voltage VSS. For example, the low voltage supply terminal LV may be arbitrarily determined by inputting the ground voltage VSS to a voltage pump (not shown). have. In this case, the voltage pump is a general configuration used to generate the internal voltage in the semiconductor device, and a detailed description thereof will be omitted.

래치부(166)는 FXB 신호(FXB)를 출력함과 동시에 래치할 수 있다. 이러한, 래치부(166)는 제34 트랜지스터(T34)와 인버터(IV31)가 래치 구조로 연결될 수 있다.The latch unit 166 may output the FXB signal FXB and latch the same. In the latch unit 166, the thirty-fourth transistor T34 and the inverter IV31 may be connected in a latch structure.

이때, 제34 트랜지스터(T34)는 NMOS 트랜지스터일 수 있다. 제34 트랜지스터(T34)의 게이트는 제34 노드(N34)와 연결되며, 제33 트랜지스터(T33)의 드레인은 제33 노드(N33)와 연결된다. 그리고, 제33 트랜지스터(T33)의 소스는 벌크와 전기적으로 연결됨과 동시에, 제40 노드(N40)에 의해 접지 전압단(VSS)과 전기적으로 연결될 수 있다.In this case, the thirty-fourth transistor T34 may be an NMOS transistor. A gate of the thirty-fourth transistor T34 is connected to the thirty-fourth node N34, and a drain of the thirty-third transistor T33 is connected to the thirty-third node N33. The source of the thirty-third transistor T33 may be electrically connected to the bulk, and may be electrically connected to the ground voltage terminal VSS by the forty-th node N40.

그리고, 인버터(IV31)는 제33 노드(N33) 및 제34 노드(N34) 사이에 연결되며, 제33 노드(N33)의 레벨을 반전시켜 제34 노드(N34)쪽으로 출력시킴으로써 FXB 신호(FXB)를 생성할 수 있다.The inverter IV31 is connected between the thirty-third node N33 and the thirty-fourth node N34, and inverts the level of the thirty-third node N33 to output the thirty-fourth node N34 to the FXB signal FXB. Can be generated.

이하, FXB 신호 생성부(144)의 동작을 설명하면, 내부 전압 공급부(144a)는 FXB 신호(FXB)의 레벨에 따라 내부 전압(VPP)를 FXB 신호 제어부(144b)의 제31 노드(N31)로 제공할 수 있다.Hereinafter, the operation of the FXB signal generator 144 will be described. The internal voltage supplier 144a may convert the internal voltage VPP according to the level of the FXB signal FXB to the thirty-first node N31 of the FXB signal controller 144b. Can be provided as

FXB 신호 제어부(144b)는 워드 라인 오프 신호(WLOFF)에 응답하여 FXB 신호(FXB)의 레벨을 결정할 수 있다.The FXB signal controller 144b may determine the level of the FXB signal FXB in response to the word line off signal WLOFF.

보다 구체적으로, 신호 입력부(162)는 프리차지 동작을 알리는 하이 레벨의 워드 라인 오프 신호(WLOFF)가 입력되면, 활성화되어 제31 노드(N31)의 전위를 낮출 수 있다. 이에 의해, FXB 신호(FXB)는 하이 레벨로 비활성화될 수 있다. More specifically, the signal input unit 162 may be activated when the high level word line off signal WLOFF indicating the precharge operation is input to lower the potential of the thirty-first node N31. Thereby, the FXB signal FXB can be deactivated to a high level.

신호 입력부(162)가 활성화가 되면, 누설 조절부(164)의 제1 조절부(164a)도 함께 활성화되어, 신호 입력부(162)의 벌크 전압이 접지 전압 레벨이 되게 함으로써, 게이트와 소스 간의 문턱 전압을 조절할 수 있다.When the signal input unit 162 is activated, the first control unit 164a of the leakage control unit 164 is also activated to bring the bulk voltage of the signal input unit 162 to the ground voltage level, thereby providing a threshold between the gate and the source. The voltage can be adjusted.

이때, 누설 조절부(164)의 제2 조절부(164b)는 활성화하지 않게 된다.At this time, the second control unit 164b of the leakage control unit 164 is not activated.

래치부(166)는 제31 노드(N31)의 전위에 기초하여 하이 레벨의 FXB 신호(FXB)를 생성함과 동시에 래치함으로써, FXB 신호(FXB)가 활성화되지 않도록 한다.The latch unit 166 generates the high level FXB signal FXB based on the potential of the thirty-first node N31 and latches it, thereby preventing the FXB signal FXB from being activated.

반면에, 신호 입력부(162)는 액티브 동작을 알리는 로우 레벨의 워드 라인 오프 신호(WLOFF)가 입력되면 활성화되지 않게 되고, 이때, 제31 노드(N31)의 전위는 내부 전압 공급부(144a)에 의해 결정된다. On the other hand, the signal input unit 162 is not activated when the low level word line off signal WLOFF indicating the active operation is input. At this time, the potential of the thirty-first node N31 is turned off by the internal voltage supply unit 144a. Is determined.

신호 입력부(162)가 활성화가 되지 않으면, 누설 조절부(164)의 제1 조절부(164a)도 함께 활성화되지 않게 되고, 제2 조절부(164b)는 활성화된다.When the signal input unit 162 is not activated, the first adjusting unit 164a of the leakage adjusting unit 164 is also not activated, and the second adjusting unit 164b is activated.

제2 조절부(164b)가 활성화되면, 신호 입력부(162)의 벌크 전압이 접지 전압(VSS)보다 낮은 저전압(LV) 레벨이 될 수 있다. 그에 따라, 신호 입력부(162)의 문턱 전압(Vth)을 높임으로써, 오프 커런트(Off Current)를 감소시킬 수 있다.When the second controller 164b is activated, the bulk voltage of the signal input unit 162 may be at a low voltage LV level lower than the ground voltage VSS. Accordingly, the off current may be reduced by increasing the threshold voltage Vth of the signal input unit 162.

래치부(166)는 제31 노드(N31)의 전위에 기초하여 로우 레벨의 FXB 신호(FXB)를 생성함과 동시에 래치함으로써, FXB 신호(FXB)가 활성화되도록 한다.The latch unit 166 generates the low level FXB signal FXB based on the potential of the thirty-first node N31 and simultaneously latches the FXB signal FXB.

이처럼, 본 발명에 따른 FXB 신호 생성부(144)는 프리차지 시에는 제1 조절부(164a)를 활성화시켜 신호 입력부(162)의 벌크 전압이 접지 전압 레벨이 되도록 할 수 있다. 이에 의해, 신호 입력부(162)는 문턱 전압(Vth)은 낮아지게 되고, 제31 노드(N31)의 전위를 낮출 수 있다.As such, the FXB signal generator 144 according to the present invention may activate the first controller 164a to pre-charge the bulk voltage of the signal input unit 162 to the ground voltage level. As a result, the threshold voltage Vth of the signal input unit 162 may be lowered, and the potential of the thirty-first node N31 may be lowered.

그리고, 따른 FXB 신호 생성부(144)는 액티브 시에는 제2 조절부(164b)를 활성화시켜 신호 입력부(162)의 벌크 전압이 저전압 레벨이 되도록 할 수 있다. 이에 의해, 신호 입력부(162)는 문턱 전압(Vth)은 커지게 됨으로써, 오프 커런트를 줄일 수 있게 된다.
In addition, the FXB signal generator 144 may activate the second controller 164b so that the bulk voltage of the signal input unit 162 becomes a low voltage level when it is active. As a result, the threshold voltage Vth of the signal input unit 162 becomes large, thereby reducing off current.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 반도체 장치
120: 메모리 셀 블록
140: 메모리 셀 제어 블록
142: MWLB 신호 생성부
126: FXB 신호 생성부 100: semiconductor device
120: memory cell block
140: memory cell control block
142: MWLB signal generator
126: FXB signal generator

Claims (21)

복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록; 및
액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여, 상기 워드 라인을 선택적으로 활성화시키는 제1 및 제2 신호를 생성하는 메모리 셀 제어 블록을 포함하는 반도체 장치.A memory cell block including a plurality of word lines and a plurality of bit lines; And
And a memory cell control block for controlling the bulk voltage to become a ground voltage or a low voltage level according to an active operation and a precharge operation to generate first and second signals for selectively activating the word line. 제1 항에 있어서,
상기 저전압 레벨은 상기 접지 전압보다 낮은 레벨인 반도체 장치.The method according to claim 1,
And the low voltage level is a level lower than the ground voltage. 제2 항에 있어서,
상기 메모리 셀 제어 블럭은,
상기 제1 신호를 생성하는 제1 신호 생성부; 및
상기 제2 신호를 생성하는 제2 신호 생성부를 포함하는 반도체 장치.The method of claim 2,
The memory cell control block,
A first signal generator configured to generate the first signal; And
And a second signal generator configured to generate the second signal. 제3 항에 있어서,
상기 제1 신호 생성부는,
워드 라인 오프 신호에 응답하여 상기 제1 신호의 레벨을 결정하는 제1 신호 입력부;
상기 워드 라인 오프 신호의 제1 레벨에 응답하여 상기 제1 신호 입력부의 벌크 전압이 접지 전압 레벨이 되도록 하는 제1 방지부;
상기 워드 라인 오프 신호의 제2 레벨에 응답하여 상기 제1 신호 입력부의 벌크 전압이 저전압 레벨이 되도록 하는 제2 방지부; 및
상기 제1 신호 입력부의 결정에 응답하여 상기 제1 신호를 출력 및 래치하는 제1 래치부를 포함하는 반도체 장치.The method of claim 3,
The first signal generator,
A first signal input unit to determine a level of the first signal in response to a word line off signal;
A first prevention unit for causing a bulk voltage of the first signal input unit to be at a ground voltage level in response to the first level of the word line off signal;
A second protection unit for causing the bulk voltage of the first signal input unit to become a low voltage level in response to the second level of the word line off signal; And
And a first latch unit configured to output and latch the first signal in response to the determination of the first signal input unit. 제3 항에 있어서,
상기 제2 신호 생성부는,
워드 라인 오프 신호에 응답하여 상기 제2 신호의 레벨을 결정하는 제2 신호 입력부;
상기 워드 라인 오프 신호의 제1 레벨에 응답하여 상기 제2 신호 입력부의 벌크 전압이 접지 전압 레벨이 되도록 하는 제3 방지부;
상기 워드 라인 오프 신호의 제2 레벨에 응답하여 상기 제2 신호 입력부의 벌크 전압이 저전압 레벨이 되도록 하는 제4 방지부; 및
상기 제2 신호 입력부의 결정에 응답하여 상기 제2 신호를 출력 및 래치하는 제2 래치부를 포함하는 반도체 장치.The method of claim 3,
The second signal generator,
A second signal input unit determining a level of the second signal in response to a word line off signal;
A third prevention part for causing the bulk voltage of the second signal input part to become a ground voltage level in response to the first level of the word line off signal;
A fourth protection unit for causing the bulk voltage of the second signal input unit to become a low voltage level in response to the second level of the word line off signal; And
And a second latch unit configured to output and latch the second signal in response to the determination of the second signal input unit. 제4 및 제5 항 중 어느 한 항에 있어서,
상기 워드 라인 오프 신호는 상기 액티브 동작 및 상기 프리차지 동작을 결정하는 신호인 반도체 장치.The method according to any one of claims 4 and 5,
And the word line off signal is a signal for determining the active operation and the precharge operation. 제6 항에 있어서,
상기 액티브 동작 시에는, 상기 워드 라인 오프 신호가 로우 레벨로 입력되어, 오프 커런트를 줄일 수 있도록 상기 제1 및 제2 신호 입력부의 문턱전압을 높이는 반도체 장치.The method of claim 6,
The word line off signal is input at a low level during the active operation to increase the threshold voltages of the first and second signal input units so as to reduce off current. 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록; 및
액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여 워드 라인 활성화 신호를 생성하는 워드 라인 활성화 신호 생성부를 포함하는 반도체 장치.A memory cell block including a plurality of word lines and a plurality of bit lines; And
And a word line activation signal generator configured to generate a word line activation signal by controlling the bulk voltage to become a ground voltage or a low voltage level according to an active operation and a precharge operation. 제8 항에 있어서,
상기 워드 라인 활성화 생성부는,
워드 라인 오프 신호에 응답하여 상기 워드 라인 활성화 신호를 생성하는 상기 워드 라인 활성화 신호 제어부를 포함하는 반도체 장치.The method of claim 8,
The word line activation generator,
And the word line activation signal controller configured to generate the word line activation signal in response to a word line off signal. 제9 항에 있어서,
상기 워드 라인 활성화 생성부는,
상기 워드 라인 오프 신호에 응답하여 활성화되는 신호 입력부;
상기 액티브 동작 및 상기 프리차지 동작에 따라 벌크 전압으로 접지 전압 또는 저전압 레벨을 인가하는 벌크 레벨 조절부; 및
상기 신호 입력부의 결정에 응답하여 상기 워드 라인 활성화 신호를 출력 및 래치하는 래치부를 포함하는 를 포함하는 반도체 장치.10. The method of claim 9,
The word line activation generator,
A signal input unit activated in response to the word line off signal;
A bulk level control unit applying a ground voltage or a low voltage level as a bulk voltage according to the active operation and the precharge operation; And
And a latch unit configured to output and latch the word line activation signal in response to the determination of the signal input unit. 제10 항에 있어서,
상기 벌크 레벨 조절부는,
상기 워드 라인 오프 신호의 제1 레벨에 응답하여 상기 신호 입력부의 벌크 전압이 접지 전압 레벨이 되도록 하는 제1 방지부;
상기 워드 라인 오프 신호의 제2 레벨에 응답하여 상기 신호 입력부의 벌크 전압이 저전압 레벨이 되도록 하는 제2 방지부를 포함하는 반도체 장치.The method of claim 10,
The bulk level control unit,
A first prevention unit for causing a bulk voltage of the signal input unit to be at a ground voltage level in response to the first level of the word line off signal;
And a second prevention unit configured to cause the bulk voltage of the signal input unit to become a low voltage level in response to the second level of the word line off signal. 제9 항에 있어서,
상기 워드 라인 오프 신호는 상기 액티브 동작 및 상기 프리차지 동작을 결정하는 신호인 반도체 장치.10. The method of claim 9,
And the word line off signal is a signal for determining the active operation and the precharge operation. 제12 항에 있어서,
상기 액티브 동작 시에는, 상기 워드 라인 오프 신호가 로우 레벨로 입력되어, 오프 커런트를 줄일 수 있도록 상기 신호 입력부의 문턱전압을 높이는 반도체 장치.The method of claim 12,
In the active operation, the word line off signal is input at a low level, thereby increasing the threshold voltage of the signal input unit to reduce the off current. 제12 항에 있어서,
상기 프리차지 동작 시에는, 상기 워드 라인 오프 신호가 하이 레벨로 입력되어, 상기 신호 입력부의 문턱전압을 낮추는 반도체 장치.The method of claim 12,
The word line off signal is input at a high level during the precharge operation to lower the threshold voltage of the signal input unit. 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록, 및
액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여 워드 라인 활성화 신호를 생성하는 워드 라인 구동 신호 생성부를 포함하는 반도체 장치.A memory cell block comprising a plurality of word lines and a plurality of bit lines, and
And a word line driving signal generator configured to generate a word line activation signal by controlling the bulk voltage to become a ground voltage or a low voltage level according to an active operation and a precharge operation. 제15 항에 있어서,
상기 워드 라인 구동 생성부는,
워드 라인 오프 신호에 응답하여 상기 워드 라인 구동 신호를 생성하는 상기 워드 라인 구동 신호 제어부를 포함하는 반도체 장치.The method of claim 15,
The word line drive generation unit,
And the word line driving signal controller configured to generate the word line driving signal in response to a word line off signal. 제15 항에 있어서,
상기 워드 라인 구동 생성부는,
상기 워드 라인 오프 신호에 응답하여 활성화되는 신호 입력부;
상기 액티브 동작 및 상기 프리차지 동작에 따라 벌크 전압으로 접지 전압 또는 저전압 레벨을 인가하는 벌크 레벨 조절부; 및
상기 신호 입력부의 결정에 응답하여 상기 워드 라인 구동 신호를 출력 및 래치하는 래치부를 포함하는 를 포함하는 반도체 장치.The method of claim 15,
The word line drive generation unit,
A signal input unit activated in response to the word line off signal;
A bulk level control unit applying a ground voltage or a low voltage level as a bulk voltage according to the active operation and the precharge operation; And
And a latch unit configured to output and latch the word line driving signal in response to the determination of the signal input unit. 제17 항에 있어서,
상기 벌크 레벨 조절부는,
상기 워드 라인 오프 신호의 제1 레벨에 응답하여 상기 신호 입력부의 벌크 전압이 접지 전압 레벨이 되도록 하는 제1 방지부;
상기 워드 라인 오프 신호의 제2 레벨에 응답하여 상기 신호 입력부의 벌크 전압이 저전압 레벨이 되도록 하는 제2 방지부를 포함하는 반도체 장치.The method of claim 17,
The bulk level control unit,
A first prevention unit for causing a bulk voltage of the signal input unit to be at a ground voltage level in response to the first level of the word line off signal;
And a second prevention unit configured to cause the bulk voltage of the signal input unit to become a low voltage level in response to the second level of the word line off signal. 제16 항에 있어서,
상기 워드 라인 오프 신호는 상기 액티브 동작 및 상기 프리차지 동작을 결정하는 신호인 반도체 장치.17. The method of claim 16,
And the word line off signal is a signal for determining the active operation and the precharge operation. 제19 항에 있어서,
상기 액티브 동작 시에는, 상기 워드 라인 오프 신호가 로우 레벨로 입력되어, 오프 커런트를 줄일 수 있도록 상기 신호 입력부의 문턱전압을 높이는 반도체 장치.The method of claim 19,
In the active operation, the word line off signal is input at a low level, thereby increasing the threshold voltage of the signal input unit to reduce the off current. 제19 항에 있어서,
상기 프리차지 동작 시에는, 상기 워드 라인 오프 신호가 하이 레벨로 입력되어, 상기 신호 입력부의 문턱전압을 낮추는 반도체 장치.The method of claim 19,
The word line off signal is input at a high level during the precharge operation to lower the threshold voltage of the signal input unit.
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