KR20120094395A - Method for fabricating resistance-variation random access memory - Google Patents

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Abstract

PURPOSE: A method for manufacturing a resistance-variation random access memory is provided to improve the operation stability of the resistance-variation random access memory by preventing an inaccurate contact between a resistive device and a metal wire. CONSTITUTION: A first interlayer dielectric layer(108) is formed on a substrate with a resistive device. The upper side of the resistive device is exposed by polishing the first interlayer dielectric layer. A buffer layer(112) is formed on the upper side of the exposed resistive device. A second interlayer dielectric layer is formed on the substrate with the buffer layer. A damascene pattern is formed by etching the second interlayer dielectric layer to expose the buffer layer. A metal wire is formed on the damascene pattern.

Description

저항 메모리 소자 제조 방법{METHOD FOR FABRICATING RESISTANCE-VARIATION RANDOM ACCESS MEMORY}METHOD FOR FABRICATING RESISTANCE-VARIATION RANDOM ACCESS MEMORY}

본 발명은 저항 메모리 소자 제조 방법에 관한 것으로, 구체적으로 설명하면 저항소자와 금속배선의 부정확한 접촉을 방지하는 저항 메모리 소자 제조 방법에 관한 것이다.
The present invention relates to a method of manufacturing a resistive memory device, and more particularly, to a method of manufacturing a resistive memory device which prevents inaccurate contact between a resistor and a metal wiring.

반도체 소자를 대표하는 것은 DRAM과 플래시 메모리 소자이다. DRAM은 데이터 접근이 자유로워 데이터 처리 속도가 빠르고, 플래시 메모리 소자는 데이터를 비휘발하는 장점이 있다. 반면, DRAM은 주기적으로 데이터를 리프레쉬시켜야 하고, 플래시 메모리 소자는 데이터 접근이 용이하지 못하여 데이터 처리 속도가 느리다는 단점도 있다.Representative semiconductor devices are DRAM and flash memory devices. DRAM has the advantage of fast data processing due to free data access, and flash memory devices have non-volatile data. On the other hand, DRAM has to refresh data periodically, and flash memory devices have difficulty in accessing data and thus slow data processing speed.

최근, 반도체 소자 업계에서는 DRAM과 플래시 메모리 소자의 장점만을 취한 새로운 반도체 소자를 생산하기 위해 노력하고 있으며, 결과물로서는 저항 메모리 소자(Resistance-Variatoin Random Access Memory)이 개발되었다. 저항 메모리 소자는 저항의 값을 가변시켜 데이터를 저장하고 트랜지스터를 통해 데이터에 접근하는 반도체 소자로서, DRAM의 자유로운 데이터 접근성과 플래시 메모리 소자의 데이터 비휘발성을 고루 갖춘 반도체 소자이다.Recently, the semiconductor device industry is trying to produce a new semiconductor device that takes only the advantages of DRAM and flash memory devices, and as a result, a resistance memory device (Resistance-Variatoin Random Access Memory) has been developed. A resistive memory device is a semiconductor device that stores data by varying a resistance value and accesses data through transistors. The resistive memory device is a semiconductor device having free data access of a DRAM and data nonvolatileness of a flash memory device.

저항 메모리 소자의 일례로는 STTRAM과 ReRAM이 있다. STTRAM은 데이터를 저장하기 위해 저항소자(Magnetic Tunnel Junction)를 포함한다. 일반적으로, 두 개의 자성막의 자화방향(magnetization direction)에 따라 저항비(magnetoresistance, MR)가 달라진다. 저항 메모리 소자는 이와 같은 저항비의 변화를 감지하여 저항소자에 저장된 데이터가 1 인지 0 인지를 판독한다. ReRAM은 NiO, TiO, HfO와 같은 박막을 저항체로 사용하여, 인가되는 전류에 따라 저항체의 저항값을 가변하고, 이를 통해 데이터를 저장하는 반도체 소자이다.Examples of resistive memory devices are STTRAM and ReRAM. STTRAM includes a resistive element (Magnetic Tunnel Junction) to store data. In general, the resistance ratio (magnetoresistance, MR) varies depending on the magnetization direction of the two magnetic films. The resistive memory device senses such a change in the resistance ratio and reads whether the data stored in the resistive device is 1 or 0. ReRAM is a semiconductor device that uses a thin film such as NiO, TiO, HfO as a resistor, and varies the resistance value of the resistor according to the applied current, thereby storing data.

한편, 저항소자는 전류를 공급받기 위해 금속배선과 연결된다. 이를 위해, 저항소자는 콘택플러그(contact plug)을 통해 금속배선과 연결된다. 그러나, 저항 메모리 소자에 대한 디자인룰(design rule)이 감소하면서, 콘택플러그의 얼라인 불량(overlay misalign)에 따라 저항소자와 금속배선간의 접촉이 부정확해 지고 있다. 저항소자와 금속배선의 접촉이 부정확해 지면, 저항의 증가로 인해 전류의 공급이 원활하지 못하여 저항소자의 동작적인 결함이 발생한다.
On the other hand, the resistance element is connected to the metal wiring to receive the current. To this end, the resistance element is connected to the metallization via a contact plug. However, as the design rules for the resistive memory element decrease, the contact between the resistive element and the metal wiring becomes inaccurate due to the overlay misalignment of the contact plug. When the contact between the resistance element and the metal wiring is incorrect, an increase in the resistance causes the supply of current to be ineffective, resulting in an operational defect of the resistance element.

본 발명은 저항소자와 금속배선의 부정확한 접촉을 방지하는 저항 메모리 소자를 제공한다.
The present invention provides a resistive memory element that prevents incorrect contact between the resistive element and the metallization.

본 발명은 기판 상에 저항소자를 형성하는 단계, 상기 저항소자가 형성된 기판 상에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막을 연마하여 상기 저항소자의 상부를 노출시키는 단계, 노출된 상기 저항소자의 상부에 버퍼막을 형성하는 단계, 상기 버퍼막이 형성된 기판 상에 제2 층간절연막을 형성하는 단계, 상기 버퍼막이 노출되도록 상기 제2 층간절연막을 식각하여 다마신패턴을 형성하는 단계 및 상기 다마신패턴에 금속배선을 형성하는 단계를 포함하는 저항 메모리 소자를 제공한다.
The present invention provides a method of forming a resistive element on a substrate, forming a first interlayer dielectric layer on the substrate on which the resistive element is formed, polishing the first interlayer dielectric layer, and exposing an upper portion of the resistive element. Forming a buffer layer on the resistive element, forming a second interlayer dielectric layer on the substrate on which the buffer layer is formed, etching the second interlayer dielectric layer to expose the buffer layer, and forming a damascene pattern; It provides a resistive memory device comprising the step of forming a metal wiring on the damascene pattern.

본 발명은 저항소자의 금속배선간의 부정확한 접촉을 개선하여 저항소자와 금속배선간의 전류 공급을 원활하게 한다. 따라서, 저항소자의 자화특성이 올바르게 유지되며, 이에 따라 저항 메모리 소자의 동작 안정성 및 신뢰성이 확보된다.
The present invention improves the inaccurate contact between the metal wiring of the resistance element and facilitates the current supply between the resistance element and the metal wiring. Thus, the magnetization characteristics of the resistive element are correctly maintained, thereby ensuring the operational stability and reliability of the resistive memory element.

도 1a 내지 도 1e는 저항 메모리 소자의 제조 방법을 나타낸 공정순서도이다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 저항 메모리 소자의 제조 방법을 나타낸 공정순서도이다.1A to 1E are process flowcharts showing a method of manufacturing a resistive memory device.
2A to 2G are flowcharts illustrating a method of manufacturing a resistive memory device according to an exemplary embodiment of the present invention.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1a 내지 도 1e는 저항 메모리 소자의 제조 방법을 나타낸 공정순서도이다.1A to 1E are process flowcharts showing a method of manufacturing a resistive memory device.

도 1a에 도시된 바와 같이, 소정의 하부층(1)이 형성된 기판 상에 저항소자(MTJ)를 형성한다. 여기서, 하부층(1)은 저항소자(MTJ)와 일측 접합영역이 연결된 트랜지스터를 포함한다. 저항소자(MTJ)는 제1 전극막(2), 제1 자성막(3), 터널절연막(4), 제2 자성막(5), 하드마스크막(6)을 포함한다.As shown in FIG. 1A, a resistance element MTJ is formed on a substrate on which a predetermined lower layer 1 is formed. Here, the lower layer 1 includes a transistor in which the resistance element MTJ and one junction region are connected. The resistance element MTJ includes a first electrode film 2, a first magnetic film 3, a tunnel insulating film 4, a second magnetic film 5, and a hard mask film 6.

이어서, 저항소자(MTJ)이 형성된 기판 상에 캡핑막(7)을 형성한다. 캡핑막(7)은 저항소자(MTJ)를 보호하는 역할을 한다.Subsequently, a capping film 7 is formed on the substrate on which the resistance element MTJ is formed. The capping layer 7 serves to protect the resistance element MTJ.

이어서, 제1 층간절연막(8)을 형성한 후, 제1 층간절연막(8)의 일부를 관통하는 제1 콘택홀(9)을 형성한다.Subsequently, after the first interlayer insulating film 8 is formed, a first contact hole 9 penetrating a part of the first interlayer insulating film 8 is formed.

이어서, 제1 콘택홀(9)을 매립하는 금속막(10)을 증착한다.Subsequently, the metal film 10 filling the first contact hole 9 is deposited.

도 1b에 도시된 바와 같이, 화학적기계적연마(CMP) 공정을 진행하여 제1 콘택홀(9)을 채우는 제1 콘택플러그(11)를 형성한다. 제1 콘택플러그(11)는 하부층(1) 내 트랜지스터의 타측 접합영역과 연결된다.As shown in FIG. 1B, a chemical mechanical polishing (CMP) process is performed to form a first contact plug 11 filling the first contact hole 9. The first contact plug 11 is connected to the other junction region of the transistor in the lower layer 1.

도 1c에 도시된 바와 같이, 연마된 기판 상에 식각정지막(12)과 제2 층간절연막(13)을 형성한다. 식각정지막(12)은 후속 식각 공정에서 식각을 멈추기 위한 박막이다.As shown in FIG. 1C, an etch stop film 12 and a second interlayer insulating film 13 are formed on the polished substrate. The etch stop layer 12 is a thin film for stopping etching in a subsequent etching process.

도 1d에 도시된 바와 같이, 제2 층간절연막(13), 식각정지막(12), 제1 층간절연막(12) 및 캡핑막(7)을 식각하여 다마신패턴(14)을 형성한다. 다마신패턴(14)의 형성으로 인해 저항소자(MTJ) 내 하드마스크막(6)이 노출된다.As shown in FIG. 1D, the damascene pattern 14 is formed by etching the second interlayer insulating layer 13, the etch stop layer 12, the first interlayer insulating layer 12, and the capping layer 7. Due to the formation of the damascene pattern 14, the hard mask layer 6 in the resistance element MTJ is exposed.

도 1e에 도시된 바와 같이, 다마신패턴(14)에 금속막을 매립하여 금속배선(15)을 형성한다.As shown in FIG. 1E, a metal film is embedded in the damascene pattern 14 to form a metal wiring 15.

이와 같은 공정을 통해 금속배선(15)과 저항소자(MTJ)는 전기적으로 연결된다. 이때, 금속배선(15)과 저항소자(MTJ)는 콘택플러그가 아닌 다마신 공정을 통해 연결되기 때문에, 콘택플러그의 얼라인 불량에 기인한 접촉불량은 발생하지 않는다. 즉, 금속배선(15)과 저항소자(MTJ)는 올바르게 전기적으로 연결된다.Through this process, the metal wire 15 and the resistance element MTJ are electrically connected to each other. At this time, since the metal wiring 15 and the resistance element MTJ are connected through a damascene process rather than a contact plug, contact failure due to alignment failure of the contact plug does not occur. That is, the metal wire 15 and the resistance element MTJ are correctly electrically connected.

그런데, 앞서 화학적기계적연마(CMP)의 연마타겟이 제1 콘택플러그(11)에 맞춰져 있기 때문에, 저항소자(MTJ) 내 하드마스크막(6)의 일부가 손실된다. 따라서, 저항소자(MTJ) 내에서 제1 자성막(3), 터널절연막(4) 및 제2 자성막(5)을 보호하는 하드마스크막(6)의 역할 효용성이 낮아진다.However, since the polishing target of chemical mechanical polishing (CMP) is aligned with the first contact plug 11, a part of the hard mask film 6 in the resistance element MTJ is lost. Therefore, the role effectiveness of the hard mask film 6 that protects the first magnetic film 3, the tunnel insulating film 4, and the second magnetic film 5 in the resistance element MTJ is lowered.

이와 같은 상황에서 다마신패턴(14)을 형성하면, 식각 데미지에 가장 취약한 하드마스크막(6)의 측면 모서리가 함께 식각되어 제2 자성막(5)이 외부에 노출되거나, 일부가 손실된다. 따라서, 저항소자(MTJ)의 자화특성이 낮아진다.In such a situation, when the damascene pattern 14 is formed, the side edges of the hard mask layer 6 most vulnerable to etching damage are etched together, and the second magnetic layer 5 is exposed to the outside, or part of it is lost. Therefore, the magnetization characteristic of the resistance element MTJ is lowered.

또한, 금속배선(15)을 형성하기 위해 금속막을 다마신패턴(14)에 매립하면, 식각된 하드마스크막(6)의 측면 모서리에 금속막이 매립되지 않아 공극(16)이 형성된다. 공극(16)은 금속배선(15)과 저항소자(MTJ)간 전류 공급을 방해하는 요인으로 작용한다.In addition, when the metal film is embedded in the damascene pattern 14 to form the metal wiring 15, the metal film is not embedded in the side edges of the etched hard mask film 6, so that the voids 16 are formed. The gap 16 acts as a factor that prevents a current supply between the metal line 15 and the resistance element MTJ.

따라서, 위와 같은 금속배선(15)과 저항소자(MTJ)간 전기적 연결관계를 보다 효율적으로 하고, 저항소자(MTJ)의 자화특성이 낮아지는 현상을 방지할 수 있는 기술이 필요한 실정이다.Therefore, there is a need for a technology capable of more effectively making the electrical connection relationship between the metal wiring 15 and the resistance element MTJ above and preventing the magnetization characteristic of the resistance element MTJ from lowering.

도 2a 내지 도 2g는 본 발명의 일실시예에 따른 저항 메모리 소자의 제조 방법을 나타낸 공정순서도이다.2A to 2G are flowcharts illustrating a method of manufacturing a resistive memory device according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, 소정의 하부층(101)이 형성된 기판 상에 저항소자(MTJ)를 형성한다. As shown in FIG. 2A, a resistance element MTJ is formed on a substrate on which a predetermined lower layer 101 is formed.

하부층(101)은 저항소자를 선택하기 위한 트랜지스터와 트랜지스터의 일측 접합영역과 저항소자를 연결하기 위한 콘택플러그(contact plug)를 포함한다.The lower layer 101 includes a transistor for selecting a resistor and a contact plug for connecting the junction region of the transistor with the resistor.

저항소자(MTJ)는 제1 전극막(102), 제1 자성막(103), 터널절연막(104), 제2 자성막(105), 하드마스크막(106)을 포함한다.The resistive element MTJ includes a first electrode film 102, a first magnetic film 103, a tunnel insulating film 104, a second magnetic film 105, and a hard mask film 106.

제1 전극막(102)은 트랜지스터 일측 접합영역과 제1 전극막(102)을 전기적으로 연결하기 위한 전극이다. 이를 위해, 제1 전극막(102)은 금속막으로 형성된다.The first electrode film 102 is an electrode for electrically connecting the junction region on one side of the transistor with the first electrode film 102. For this purpose, the first electrode film 102 is formed of a metal film.

제1 자성막(103)은 피닝막(pinning layer)이라 불리우는 반자성막과 핀드막(pinned layer)이라 불리우는 자성막을 포함한다. 피닝막은 핀드막의 자화방향을 고정시키는 역할을 한다. 이를 위해, 피닝막은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 및 NiO 중 적어도 어느 하나의 박막으로 형성된다. 핀드막은 피닝막에 의하여 자화방향이 고정된다. 이를 위해 핀드막은 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 어느 하나의 박막으로 형성된다.The first magnetic film 103 includes a semimagnetic film called a pinning layer and a magnetic film called a pinned layer. The pinning film serves to fix the magnetization direction of the pinned film. To this end, the pinning film is formed of at least one thin film of IrMn, PtMn, MnO, MnS, MnTe, MnF 2 , FeF 2 , FeCl 2 , FeO, CoCl 2 , CoO, NiCl 2, and NiO. The pinned film is fixed in the magnetization direction by a pinning film. For this purpose, the pinned layer may be formed of Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb, CrO 2 , MnOFe 2 O 3 , FeOFe 2 O 3 , NiOFe 2 O 3 , CuOFe 2 O 3 , MgOFe 2 O 3 , EuO and Y 3 Fe 5 O 12 It is formed of at least one thin film.

터널절연막(104)은 MgO막일 수 있다. 또는, 터널절연막(104)은 4족의 반도체막으로 형성되거나, 전기전도도를 조절하기 위해 반도체막에 B, P, As와 같은 3족 또는 5족 원소를 첨가하여 형성될 수 있다.The tunnel insulating film 104 may be an MgO film. Alternatively, the tunnel insulating film 104 may be formed of a group 4 semiconductor film, or may be formed by adding a group 3 or group 5 element such as B, P, or As to the semiconductor film in order to control electrical conductivity.

제2 자성막(105)은 공급되는 전류의 공급 방향에 따라 자화방향이 변화한다. 이를 위해, 제2 자성막(105)은 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 어느 하나의 박막으로 형성된다.The magnetization direction of the second magnetic film 105 changes in accordance with the supply direction of the supplied current. To this end, the second magnetic film 105 may be formed of Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb, CrO 2 , MnOFe 2 O 3 , FeOFe 2 O 3 , NiOFe 2 O 3 , CuOFe At least one of 2 O 3 , MgOFe 2 O 3 , EuO, and Y 3 Fe 5 O 12 is formed as a thin film.

하드마스크막(106)은 저항소자를 보호하고, 상부전극(top electrode)으로 작용한다. 또한, 하드마스크막(106)은 제2 자성막(105), 절연막(104) 및 제1 자성막(103)을 식각하기 위한 식각장벽으로 사용된다. 이를 위해, 하드마스크막(106)은 텅스텐(W)으로 형성한다.The hard mask film 106 protects the resistance element and acts as a top electrode. In addition, the hard mask film 106 is used as an etching barrier for etching the second magnetic film 105, the insulating film 104, and the first magnetic film 103. For this purpose, the hard mask film 106 is formed of tungsten (W).

이어서, 저항소자(MTJ)가 형성된 기판 상에 캡핑막(107)을 형성한다. Subsequently, a capping film 107 is formed on the substrate on which the resistance element MTJ is formed.

캡핑막(107)은 저항소자(MTJ)을 보호하기 위한 박막으로서, 질화막으로 형성된다. 캡핑막(107)은 필요에 따라 생략될 수 있다.The capping film 107 is a thin film for protecting the resistance element MTJ and is formed of a nitride film. The capping film 107 may be omitted as necessary.

이어서, 캡핑막(107)이 형성된 기판 상에 제1 층간절연막(108)을 형성한다.Subsequently, the first interlayer insulating film 108 is formed on the substrate on which the capping film 107 is formed.

제1 층간절연막(108)은 각 저항소자(MTJ)를 절연하고, 층간을 절연하기 위해 사용되는데, 산화막 계열의 물질막, 예컨대 BSG(Boro Silicate Glass)막, BPSG(Boro Phopho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막 및 SOG(Spin On Glass)막 중 적어도 어느 하나로 형성된다.The first interlayer insulating film 108 is used to insulate the respective resistance elements MTJ and to insulate the interlayers. An oxide-based material film, for example, a BSG (Boro Silicate Glass) film, a BPSG (Boro Phopho Silicate Glass) film, It is formed of at least one of a PSG (Phospho Silicate Glass) film, a TEOS (Tetra Ethyl Ortho Silicate) film, an HDP (High Density Plasma) oxide film, and a SOG (Spin On Glass) film.

이어서, 제1 층간절연막(108)을 선택적으로 식각하여 제1 콘택홀(109)을 형성한 후, 제1 콘택홀(109)이 매워지도록 제1 금속막(110)을 증착한다. Subsequently, after the first interlayer insulating layer 108 is selectively etched to form the first contact hole 109, the first metal layer 110 is deposited to fill the first contact hole 109.

제1 콘택홀(109)은 제1 층간절연막(108) 상에, 제1 콘택홀(109)이 형성될 예정 영역만 개방하는 마스크패턴을 형성한 후, 식각 공정을 진행하여 형성된다.The first contact hole 109 is formed on the first interlayer insulating layer 108 by forming a mask pattern that opens only a region in which the first contact hole 109 is to be formed, and then performs an etching process.

제1 금속막(110)은 TiN, Ti, W, Cu, Al 및 Ta 중 적어도 어느 하나의 박막으로 형성된다.The first metal film 110 is formed of at least one thin film of TiN, Ti, W, Cu, Al, and Ta.

도 2b에 도시된 바와 같이, 화학적기계적연마(CMP) 공정을 진행하여 제1 콘택플러그(111)을 형성한다. 이때, 화학적기계적연마(CMP)는 저항소자(MTJ) 상부에 형성된 캡핑막(107)이 노출되는 타겟으로 진행한다.As shown in FIG. 2B, the chemical mechanical polishing (CMP) process is performed to form the first contact plug 111. In this case, the chemical mechanical polishing (CMP) proceeds to the target to which the capping film 107 formed on the resistance element MTJ is exposed.

도 2c에 도시된 바와 같이, 노출된 캡핑막(107)을 식각하여 제거한다. 따라서, 하드마스크막(106)이 노출된다.As shown in FIG. 2C, the exposed capping layer 107 is removed by etching. Thus, the hard mask film 106 is exposed.

만약, 화학적기계적연마(CMP) 공정에서 연마타겟을 하드마스크막(106)의 상부가 노출되는 타겟으로 진행하면, 도 2c와 같은 공정 단계는 생략할 수 있다.If, in the chemical mechanical polishing (CMP) process, the polishing target proceeds to a target to which the upper portion of the hard mask film 106 is exposed, the process step as shown in FIG. 2C may be omitted.

도 2d에 도시된 바와 같이, 노출된 하드마스크막(106) 상에 버퍼막(112)을 형성한다.As shown in FIG. 2D, a buffer layer 112 is formed on the exposed hard mask layer 106.

노출된 하드마스크막(106) 상에 버퍼막(112)을 형성하기 위해서, 기판 상에 금속막을 증착한 후, 버퍼막(112)이 형성될 예정 영역을 개방하는 마스크패턴으로 금속막을 식각한다. 금속막은 TiN, Ti, W, Cu, Al 및 Ta 중 적어도 어느 하나의 박막일 수 있다. 버퍼막(112)은 후속 다마신 공정에서 식각으로 인한 하드마스크막(106)의 손실을 방지하기 위해 형성된다. In order to form the buffer layer 112 on the exposed hard mask layer 106, after depositing a metal layer on the substrate, the metal layer is etched with a mask pattern that opens a predetermined region in which the buffer layer 112 is to be formed. The metal film may be a thin film of at least one of TiN, Ti, W, Cu, Al, and Ta. The buffer film 112 is formed to prevent loss of the hard mask film 106 due to etching in a subsequent damascene process.

도 2e에 도시된 바와 같이, 버퍼막(112)이 형성된 기판 상에 식각정지막(113)과 제2 층간절연막(114)을 형성한다.As shown in FIG. 2E, an etch stop layer 113 and a second interlayer dielectric layer 114 are formed on the substrate on which the buffer layer 112 is formed.

식각정지막(12)은 후속 식각 공정에서 식각을 멈추기 위한 박막으로서, 질화막으로 형성된다. 식각정지막(12)은 필요에 따라 생략될 수 있다.The etch stop layer 12 is a thin film for stopping etching in a subsequent etching process and is formed of a nitride layer. The etch stop layer 12 may be omitted as necessary.

제2 층간절연막(114)은 층간을 절연하기 위해 사용되는데, 산화막 계열의 물질막, 예컨대 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막 및 SOG막 중 적어도 어느 하나로 형성된다.The second interlayer insulating film 114 is used to insulate the interlayer, and is formed of at least one of an oxide film-based material film such as a BSG film, a BPSG film, a PSG film, a TEOS film, an HDP oxide film, and an SOG film.

도 2f에 도시된 바와 같이, 제2 층간절연막(114) 및 식각정지막(113)을 식각하여 다마신패턴(115)을 형성한다. 구체적으로는, 먼저 다마신패턴(115)이 형성될 예정영역을 개방하는 마스크패턴으로 제2 층간절연막(114)을 식각한다. 이어서, 식각정지막(113)을 식각하여 다마신패턴(115)을 형성한다. 이때, 버퍼막(112)의 일부도 함께 식각된다.As shown in FIG. 2F, the damascene pattern 115 is formed by etching the second interlayer insulating layer 114 and the etch stop layer 113. Specifically, first, the second interlayer insulating layer 114 is etched using a mask pattern that opens a predetermined region in which the damascene pattern 115 is to be formed. Subsequently, the etch stop layer 113 is etched to form a damascene pattern 115. At this time, part of the buffer film 112 is also etched.

도 2g에 도시된 바와 같이, 다마신패턴(115) 금속막을 매립하여 금속배선(116)을 형성한다.As shown in FIG. 2G, the metal line 116 is formed by filling the metal layer of the damascene pattern 115.

금속막은 TiN, Ti, W, Cu, Al 및 Ta 중 적어도 어느 하나의 박막일 수 있다.The metal film may be a thin film of at least one of TiN, Ti, W, Cu, Al, and Ta.

이와 같은 공정으로 저항소자(MTJ)와 금속배선(116)이 전기적으로 연결된다.In this process, the resistance element MTJ and the metal wire 116 are electrically connected.

전술한 바와 같이 본 발명의 일실시예에 따른 저항 메모리 소자는 콘택플러그(111)를 형성하기 위한 화학적기계적연마(CMP) 시, 저항소자(MTJ)의 상부가 노출되는 타겟(또는 캡핑막(107)이 노출되는 타겟)으로 진행하여 저항소자(MTJ)의 손상을 방지한다. 더불어, 저항소자(MTJ)의 상부에 버퍼막(112)을 형성하여 다마신패턴(115)을 형성하기 위한 식각에서 저항소자(MTJ)의 손상을 방지한다.As described above, the resistive memory device according to the exemplary embodiment of the present invention has a target (or capping layer 107) at which the upper portion of the resistive element MTJ is exposed during chemical mechanical polishing (CMP) for forming the contact plug 111. ) To prevent the damage of the resistance element MTJ. In addition, the buffer layer 112 is formed on the resistance element MTJ to prevent damage to the resistance element MTJ in etching for forming the damascene pattern 115.

따라서, 저항소자(MTJ)와 금속배선(115)은 올바르게 전기적으로 연결된다.Therefore, the resistance element MTJ and the metal wiring 115 are correctly electrically connected.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다. 상술한 실시예에서 저항소자는 STTRAM의 저항소자인 것으로 예시하였으나, 이는 실시예에 국한된 것일 뿐, 다마신 공정을 통해 일반적인 전극과 금속배선간을 연결하기 위한 공정에 모두 적용 가능하다. 예컨대, 실시예에서 서술한 저항소자는 ReRAM의 저항소자일 수도 있다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art. In the above-described embodiment, the resistive element is illustrated as being a resistive element of the STTRAM. However, the resistive element is limited to the exemplary embodiment, and is applicable to a process for connecting a general electrode and a metal wiring through a damascene process. For example, the resistance element described in the embodiment may be a resistance element of ReRAM.

101: 하부층 102: 제1 전극막
103: 제1 자성막 104: 터널절연막
105: 제2 자성막 106: 하드마스크막
107: 캡핑막 108: 제1 층간절연막
109: 콘택홀 110: 금속막
111: 콘택플러그 112: 버퍼막
113: 식각정지막 114: 제2 층간절연막
115: 금속배선101: lower layer 102: first electrode film
103: first magnetic film 104: tunnel insulating film
105: second magnetic film 106: hard mask film
107: capping film 108: first interlayer insulating film
109: contact hole 110: metal film
111: contact plug 112: buffer film
113: etching stop film 114: second interlayer insulating film
115: metal wiring

Claims (5)

기판 상에 저항소자를 형성하는 단계;
상기 저항소자가 형성된 기판 상에 제1 층간절연막을 형성하는 단계;
상기 제1 층간절연막을 연마하여 상기 저항소자의 상부를 노출시키는 단계;
노출된 상기 저항소자의 상부에 버퍼막을 형성하는 단계;
상기 버퍼막이 형성된 기판 상에 제2 층간절연막을 형성하는 단계;
상기 버퍼막이 노출되도록 상기 제2 층간절연막을 식각하여 다마신패턴을 형성하는 단계;
상기 다마신패턴에 금속배선을 형성하는 단계
를 포함하는 저항 메모리 소자.
Forming a resistance element on the substrate;
Forming a first interlayer insulating film on the substrate on which the resistance element is formed;
Polishing the first interlayer insulating film to expose an upper portion of the resistance element;
Forming a buffer layer on the exposed resistive element;
Forming a second interlayer insulating film on the substrate on which the buffer film is formed;
Etching the second interlayer insulating layer to expose the buffer layer to form a damascene pattern;
Forming a metal wire on the damascene pattern
Resistive memory device comprising a.
제 1 항에 있어서,
상기 버퍼막을 TiN, Ti, W, Cu, Al 및 Ta 중 적어도 어느 하나로 형성하는 저항 메모리 소자.
The method of claim 1,
And the buffer film is formed of at least one of TiN, Ti, W, Cu, Al, and Ta.
제 1 항에 있어서,
상기 저항소자를 형성한 후, 상기 저항소자가 형성된 기판 상에 캡핑막을 형성하는 단계를 더 포함하는 저항 메모리 소자.
The method of claim 1,
And forming a capping film on the substrate on which the resistance element is formed, after forming the resistance element.
제 3 항에 있어서,
상기 제1 층간절연막을 연마하는 단계는
상기 캡핑막이 노출되는 연마타겟으로 상기 제1 층간절연막을 연마하는 단계; 및
노출된 상기 캡핑막을 제거하여 상기 저항소자의 상부를 노출시키는 단계를 포함하는 저항 메모리 소자.
The method of claim 3, wherein
Grinding the first interlayer insulating film
Polishing the first interlayer dielectric layer with an abrasive target to which the capping layer is exposed; And
And removing the exposed capping layer to expose an upper portion of the resistive element.
제 1 항에 있어서,
상기 제1 층간절연막을 증착한 후, 상기 제1 층간절연막을 관통하는 콘택홀을 형성하는 단계; 및
상기 콘택홀을 매립하는 금속막을 증착하는 단계를 더 포함하는 저항 메모리 소자.The method of claim 1,
Forming a contact hole penetrating the first interlayer insulating film after depositing the first interlayer insulating film; And
And depositing a metal film filling the contact hole.
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