KR20120091867A - Semiconductor package having coc(chip on chip) structure and method for fabricating the same package - Google Patents

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KR20120091867A
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Abstract

PURPOSE: A semiconductor package of a CoC(Chip On Chip) structure and a manufacturing method thereof are provided to prevent a limit due to a width of a scribe line of a wafer by properly controlling a space between laminated chips using a support carrier. CONSTITUTION: A body layer(110) includes a silicon substrate, an integrated circuit layer, and an interlayer dielectric layer. A lower insulation layer(120) includes an intermetal insulation layer(122) and a passivation layer(124). A TSV(130) is connected to a multilayer wire pattern of the lower insulation layer via the body layer. A first connection member(140) includes a bump pad(142) and a bump(144). A protection layer(160) is made of insulation materials and protects the body layer from the outside.

Description

ＣｏＣ 구조의 반도체 패키지 및 그 패키지 제조방법{Semiconductor package having CoC(Chip on Chip) structure and method for fabricating the same package}Semiconductor package having CoC (Chip on Chip) structure and method for fabricating the same package}

본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 특히 TSV를 이용한 CoC 구조의 반도체 패키지 및 그 제조 방법에 관한 것이다.The technical idea of the present invention relates to a semiconductor package, and more particularly, to a semiconductor package having a CoC structure using TSV and a method of manufacturing the same.

일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수 개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판(Printed Circuit Board: PCB)에 실장하기 위해서, 웨이퍼에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 패키지는 반도체 칩, 반도체 칩이 실장되는 PCB, 반도체 칩과 PCB를 전기적으로 연결키는 본딩 와이어 또는 범프, 및 반도체 칩을 밀봉하는 밀봉재를 포함할 수 있다.In general, a plurality of semiconductor chips are formed by performing various semiconductor processes on a wafer. Then, in order to mount each semiconductor chip on a printed circuit board (PCB), a packaging process is performed on the wafer to form a semiconductor package. The semiconductor package may include a semiconductor chip, a PCB on which the semiconductor chip is mounted, a bonding wire or bump electrically connecting the semiconductor chip and the PCB, and a sealing material for sealing the semiconductor chip.

근래 반도체 칩이 고집적화됨에 따라, 반도체 칩의 사이즈가 소형화되어 가고 있으며, 이에 대응하여, 반도체 패키지도 소형화되고 있다. 예컨대, 반도체 칩 정도의 사이즈를 갖는 칩 스케일 패키지(Chip Scale Package: CSP) 또는 웨이퍼 레벨 패키지(Wafer Level Package: WLP) 등을 들 수 있다.In recent years, as semiconductor chips have been highly integrated, the size of semiconductor chips has been miniaturized, and correspondingly, semiconductor packages have also been miniaturized. For example, a chip scale package (CSP) or a wafer level package (WLP) having a size as large as a semiconductor chip may be mentioned.

본 발명의 기술적 사상이 해결하려는 과제는 TSV를 이용하여 기계적 손상을 방지하고 신뢰성을 높일 수 있으며, 웨이퍼의 스크라이브 라인(S/L) 폭에 제한받지 않는 CoC(Chip on Chip) 구조의 반도체 패키지 및 그 제조 방법을 제공하는 데에 있다. Problems to be solved by the technical idea of the present invention to prevent mechanical damage and increase the reliability by using the TSV, semiconductor package of the chip on chip (CoC) structure that is not limited to the width of the scribe line (S / L) of the wafer and It is providing the manufacturing method.

또한, 본 발명의 기술적 사상이 해결하려는 과제는 범프나 솔더 볼의 열 압착 방식의 결합을 사용하지 않고, TSV를 이용하여 적어도 4개의 칩을 적층할 수 있는 CoC 구조의 반도체 패키지 및 그 제조 방법을 제공하는 데에 있다.In addition, the problem to be solved by the technical idea of the present invention is a semiconductor package having a CoC structure capable of stacking at least four chips using TSV, without using a bump or solder ball thermocompression bonding method and a manufacturing method thereof To provide.

상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 TSV(Through Silicon Via) 및 상기 TSV에 전기적으로 연결된 제1 연결 부재를 구비한 제1 칩; 상기 제1 칩 상에 적층되고, 상기 TSV에 전기적으로 연결된 제2 연결 부재를 구비한 제2 칩; 및 상기 제1 칩 및 제2 칩의 측면이 노출되지 않도록 밀봉하는 일체형(one body type)의 밀봉재;를 포함하는 CoC(Chip on Chip) 구조의 반도체 패키지를 제공한다.The technical idea of the present invention to solve the above problems is a first chip having a through silicon via (TSV) and a first connection member electrically connected to the TSV; A second chip stacked on the first chip and having a second connection member electrically connected to the TSV; It provides a semiconductor package having a Chip on Chip (CoC) structure comprising a; and a one-piece type sealing material for sealing so that the side surfaces of the first chip and the second chip is not exposed.

본 발명의 일 실시예에 있어서, 상기 제1 칩은, 제1 면 및 제2 면을 갖는 반도체 기판; 상기 제1 면 상의 집적 회로층; 상기 집적 회로층을 덮는 층간 절연층; 상기 층간 절연층 상에 형성되고 상기 TSV에 연결된 다층 배선 패턴; 및 상기 다층 배선 패턴을 덮는 하부 절연층;을 구비하고, 상기 제1 연결 부재는 상기 하부 절연층 상에 형성되고, 상기 다층 배선 패턴에 전기적으로 연결되며, 상기 밀봉재의 하면이 상기 하부 절연층의 하면과 동일 수평면을 갖도록 형성되어 상기 제1 연결 부재가 상기 수평면에서 돌출될 수 있다. 또한, 상기 제2 면 상에는 보호층이 형성되어 있고, 상기 보호층은 상기 밀봉재로부터 노출되지 않을 수 있다. In one embodiment of the present invention, the first chip, the semiconductor substrate having a first surface and a second surface; An integrated circuit layer on the first surface; An interlayer insulating layer covering the integrated circuit layer; A multilayer wiring pattern formed on the interlayer insulating layer and connected to the TSV; And a lower insulating layer covering the multilayer wiring pattern, wherein the first connection member is formed on the lower insulating layer and electrically connected to the multilayer wiring pattern, and a lower surface of the sealing material is formed on the lower insulating layer. The first connection member may protrude from the horizontal plane by being formed to have the same horizontal plane as the lower surface. In addition, a protective layer is formed on the second surface, and the protective layer may not be exposed from the sealing material.

본 발명의 일 실시예에 있어서, 상기 반도체 패키지는 상기 제1 칩 및 제2 칩의 연결 부분을 채우는 언더필(Underfill)을 포함할 수 있다. 이러한 언더필은 상기 언더필은 상기 연결 부분에서 확장하여 상기 제1 칩의 측면을 감싸도록 형성될 수 있다. 또한, 상기 언더필은 상기 밀봉재 측면으로 노출되도록 형성될 수도 있다. In example embodiments, the semiconductor package may include an underfill filling the connection portions of the first chip and the second chip. The underfill may be formed such that the underfill extends from the connection portion to surround the side surface of the first chip. In addition, the underfill may be formed to be exposed to the side of the sealing material.

본 발명의 일 실시예에 있어서, 상기 반도체 패키지는 상기 제1 칩 및 제2 칩의 연결 부분을 채우고, 상기 제1 칩과 동일한 수평 단면의 크기를 갖는 접착 부재를 포함할 수 있다. 예컨대, 상기 접착 부재는 NCF(Non-Conductive Film), 또는 ACF(Anisotropic Conductive Film)로 형성될 수 있다.In one embodiment of the present invention, the semiconductor package may include an adhesive member filling the connecting portion of the first chip and the second chip, and having the same horizontal cross-sectional size as the first chip. For example, the adhesive member may be formed of a non-conductive film (NCF) or an anisotropic conductive film (ACF).

본 발명의 일 실시예에 있어서, 상기 반도체 패키지는, 상기 제2 칩 상에 적층된 적어도 하나의 칩을 구비한 상부 칩부를 더 포함하며, 상기 밀봉재는 상기 상부 칩부의 각각의 칩의 측면이 노출되지 않도록 밀봉할 수 있다. 또한, 상기 제2 칩 및 상기 상부 칩부 각각의 칩에 TSV가 형성되어 있거나, 상기 상부 칩부가 2개 칩 이상을 구비한 경우, 상기 제2 칩 및 상기 상부 칩부 중 최상층의 칩을 제외한 각각의 칩에 TSV가 형성될 수 있다.In one embodiment of the present invention, the semiconductor package further comprises an upper chip portion having at least one chip stacked on the second chip, the sealing material is exposed side of each chip of the upper chip portion It can be sealed so as not to. In addition, when a TSV is formed in each chip of the second chip and the upper chip part, or when the upper chip part includes two or more chips, each chip except for the uppermost chip of the second chip and the upper chip part. TSV may be formed in the.

또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, TSV 및 상기 TSV에 전기적으로 연결된 제1 연결 부재를 구비한 제1 칩; 상기 제1 칩 상에 적층되고, 상기 TSV에 전기적으로 연결된 제2 연결 부재를 구비한 제2 칩; 상기 제1 칩 및 제2 칩의 측면이 노출되지 않도록 밀봉하는 일체형의 제1 밀봉재; 및 상기 제1 칩 및 제2 칩이 상기 제1 연결 부재를 통해 실장되는 메인 칩;을 포함하는 반도체 패키지를 제공한다.In addition, the technical idea of the present invention, in order to solve the above problems, a first chip having a TSV and a first connection member electrically connected to the TSV; A second chip stacked on the first chip and having a second connection member electrically connected to the TSV; An integrated first sealing material sealing the side surfaces of the first chip and the second chip so that they are not exposed; And a main chip on which the first chip and the second chip are mounted through the first connection member.

본 발명의 일 실시예에 있어서, 상기 제1 칩 및 제2 칩의 사이즈는 동일하며, 상기 메인 칩의 사이즈는 상기 제1 칩보다 크며, 상기 제1 밀봉재의 하면이 상기 메인 칩의 외곽 부분 상에 접합될 수 있다. 또한, 상기 제1 칩 및 제2 칩은 메모리 칩이고, 상기 메인 칩은 로직 칩일 수 있다.In one embodiment of the present invention, the size of the first chip and the second chip is the same, the size of the main chip is larger than the first chip, the lower surface of the first sealing material on the outer portion of the main chip Can be bonded to. The first chip and the second chip may be memory chips, and the main chip may be a logic chip.

본 발명의 일 실시예에 있어서, 상기 메인 칩 하면에는 제3 연결 부재가 형성되어 있고, 상기 반도체 패키지는 상기 제1 칩, 제2 칩 및 상기 메인 칩이 상기 제3 연결 부재를 통해 실장되는 보드 기판을 더 포함할 수 있다. 또한, 상기 제1 밀봉재 및 상기 메인 칩을 둘러싸는 제2 밀봉재를 더 포함할 수 있고, 상기 보드 기판과 상기 메인 칩의 연결 부분을 채우는 언더필을 포함할 수 있다.In an embodiment, a third connecting member is formed on a lower surface of the main chip, and the semiconductor package includes a board on which the first chip, the second chip, and the main chip are mounted through the third connecting member. It may further include a substrate. The display device may further include a second sealant surrounding the first sealant and the main chip, and may include an underfill filling the connection portion between the board substrate and the main chip.

더 나아가 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, TSV 및 상기 TSV에 전기적으로 연결된 제1 연결 부재를 구비한 제1 칩, 및 상기 제1 칩 상에 적층되고, 상기 TSV에 전기적으로 연결된 제2 연결 부재를 구비한 제2 칩을 포함한 적층 칩부; 상기 적층 칩부가 상기 제1 연결 부재를 통해 실장되는 인터포저(interposer); 및 상기 제1 칩 및 제2 칩의 측면이 노출되지 않도록 밀봉하는 일체형의 제1 밀봉재;를 포함하는 반도체 패키지를 제공한다.Furthermore, the technical idea of the present invention is to solve the above problems, a first chip having a TSV and a first connection member electrically connected to the TSV, and stacked on the first chip, and electrically connected to the TSV. A stacked chip unit including a second chip having a second connection member; An interposer on which the stacked chip unit is mounted through the first connection member; And an integrated first sealing material sealing the side surfaces of the first chip and the second chip so as not to be exposed.

본 발명의 일 실시예에 있어서, 상기 제1 칩 및 제2 칩의 사이즈는 동일하며, 상기 인터포저의 사이즈는 상기 제1 칩보다 클 수 있다. 또한, 상기 적층 칩부는 상기 인터포저에 적어도 2개 실장되며, 상기 제1 밀봉재는 상기 적층 칩부 각각의 상기 제1 칩 및 제2 칩의 측면이 노출되지 않도록 밀봉할 수 있다. In one embodiment of the present invention, the size of the first chip and the second chip is the same, the size of the interposer may be larger than the first chip. In addition, at least two stacked chip parts may be mounted on the interposer, and the first sealing material may seal the side surfaces of the first chip and the second chip of each of the stacked chip parts.

본 발명의 일 실시예에 있어서, 상기 인터포저 하면에는 제3 연결 부재가 형성되어 있고, 상기 반도체 패키지는 상기 제1 칩, 제2 칩 및 상기 인터포저가 상기 제3 연결 부재를 통해 실장되는 보드 기판을 더 포함할 수 있다.In an embodiment, a third connection member is formed on a lower surface of the interposer, and the semiconductor package includes a board on which the first chip, the second chip, and the interposer are mounted through the third connection member. It may further include a substrate.

한편, 상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 TSV가 각각 형성된 제1 칩들을 포함한 웨이퍼를 준비하는 단계; 상기 웨이퍼 내의 상기 제1 칩들 각각을 분리하는 단계; 상기 제1 칩들을 지지 캐리어(supporting carrier) 상에 배치 및 접착하는 단계; 상기 제1 칩들 각각에 제2 칩을 접착시켜 적층 칩들을 형성하는 단계; 상기 적층 칩들을 밀봉재로 밀봉하는 단계; 및 상기 적층 칩들 각각을 분리하는 단계;를 포함하는 반도체 패키지 제조방법을 제공한다.On the other hand, in order to solve the above problems, the technical idea of the present invention comprises the steps of preparing a wafer including first chips each TSV is formed; Separating each of the first chips in the wafer; Placing and adhering the first chips onto a supporting carrier; Adhering a second chip to each of the first chips to form stacked chips; Sealing the stacked chips with a sealant; And separating each of the stacked chips.

본 발명의 일 실시예에 있어서, 상기 밀봉하는 단계에서, 상기 밀봉재가 상기 적층 칩들 각각의 상기 제1 및 제2 칩의 측면이 노출되지 않도록 밀봉할 수 있다. 한편, 상기 웨이퍼를 준비하는 단계는, 제 1 면 및 제 2 면을 갖는 반도체 기판의 상기 제 1 면 상에 집적 회로층을 형성하는 단계; 상기 제1 면 상에 상기 집적 회로층을 덮는 층간 절연층을 형성하는 단계; 상기 층간 절연층을 통과하여 상기 반도체 기판 내부로 신장된 상기 TSV를 형성하는 단계; 상기 TSV와 연결된 다층 배선 패턴을 포함한 금속간 절연층을 상기 층간 절연층 상에 형성하는 단계; 상기 금속간 절연층 상에, 상기 다층 배선 패턴에 전기적으로 연결된 제1 연결 부재를 형성하는 단계; 상기 TSV를 상기 제 2면 상에 노출시키는 단계; 및 상기 제2 면 상에 보호층 및 상기 TSV에 연결되는 도전성 패드를 형성하는 단계;를 포함하고, 상기 배치 및 접착하는 단계에서, 상기 제1 칩의 상기 제1 연결 부재가 상기 지지 캐리어를 향하도록 접착될 수 있다. In one embodiment of the present invention, in the sealing step, the sealing material may be sealed so that side surfaces of the first and second chips of each of the stacked chips are not exposed. Meanwhile, preparing the wafer may include forming an integrated circuit layer on the first side of the semiconductor substrate having a first side and a second side; Forming an interlayer insulating layer covering the integrated circuit layer on the first surface; Forming the TSV extending through the interlayer insulating layer into the semiconductor substrate; Forming an intermetallic insulating layer including the multilayer wiring pattern connected to the TSV on the interlayer insulating layer; Forming a first connection member electrically connected to the multilayer wiring pattern on the intermetallic insulating layer; Exposing the TSV on the second surface; And forming a conductive pad connected to the protective layer and the TSV on the second surface, wherein in the disposing and adhering, the first connection member of the first chip faces the support carrier. Can be glued.

본 발명의 일 실시예에 있어서, 상기 웨이퍼를 준비하는 단계는, 상기 도전성 패드를 형성하는 단계 후에, 상기 보호층 및 도전성 패드 상에 NCF 또는 ACF를 접착시키는 단계를 더 포함하고, 상기 적층 칩을 형성하는 단계에서, 상기 NCF 또는 ACF를 통해 상기 제2 칩을 상기 제1 칩 상에 접착시킬 수 있다. In an exemplary embodiment, the preparing of the wafer may further include adhering an NCF or an ACF onto the protective layer and the conductive pad after forming the conductive pad. In the forming, the second chip may be bonded onto the first chip through the NCF or ACF.

본 발명의 일 실시예에 있어서, 상기 접착 부재를 형성하는 단계 전에, 상기 지지 캐리어 상에 얼라인 마크를 형성하는 단계를 포함할 수 있다. 상기 얼라인 마크는 건식 또는 습식 식각, 또는 레이저로 상기 지지 캐리어를 식각하여 트렌치를 형성하여 공정, 건식 또는 습식 식각, 또는 레이저로 상기 지지 캐리어를 식각하여 트렌치를 형성하고, 메탈 소재로 상기 트렌치 일부 또는 전부를 채우는 공정, 건식 또는 습식 식각, 또는 레이저로 상기 지지 캐리어를 식각하여 트렌치를 형성하고, 상기 지지 캐리어 전면에 메탈 소재 형성한 후 다마신 공정으로 평탄화하는 공정, 및 포토 공정으로 상기 지지 캐리어 상에 얼라인 마크를 위한 패턴 형성 후 상기 패턴을 메탈 소재로 채우는 공정 중 어느 하나의 공정으로 형성될 수 있다. In one embodiment of the present invention, before forming the adhesive member, it may include forming an alignment mark on the support carrier. The alignment mark may form a trench by etching the support carrier by dry or wet etching or a laser to form a trench by etching the support carrier by a process, dry or wet etching, or a laser, and a portion of the trench using a metal material. Or forming a trench by etching the support carrier using a whole filling process, a dry or wet etching, or a laser, forming a metal material on the entire surface of the support carrier, and then flattening it by a damascene process and a photo process. After forming the pattern for the alignment mark on the pattern may be formed by any one of the step of filling the pattern with a metal material.

본 발명의 일 실시예에 있어서, 상기 밀봉하는 단계 전에, 상기 제1 칩 및 제2 칩의 연결 부분을 언더필로 채우는 단계를 포함할 수 있다. 상기 언더필은 상기 연결 부분에서 확장하여 상기 제1 칩의 측면을 덮도록 형성될 수 있다.In one embodiment of the present invention, before the sealing step, it may include the step of filling the connecting portion of the first chip and the second chip with an underfill. The underfill may extend from the connection portion to cover the side surface of the first chip.

본 발명의 일 실시예에 있어서, 상기 상면을 노출시키는 단계 후에, 상기 지지 캐리어 및 접착 부재를 제거하는 단계; 상기 밀봉재 상면 상에 지지 기판을 접착하는 단계; 및 상기 적층 칩에 대한 EDS(Electrical Die Sort) 테스트를 수행하는 단계;를 포함할 수 있다. 또한, 상기 적층 칩들 각각을 분리하는 단계 후에, 상기 지지 기판을 제거하는 단계; 및 상기 적층 칩을 외부 장치에 실장시키는 단계;를 포함할 수 있다. 상기 외부 장치는 로직 칩이거나 인터포저일 수 있다. In one embodiment of the present invention, after exposing the upper surface, removing the support carrier and the adhesive member; Adhering a support substrate on an upper surface of the sealant; And performing an electrical die sort (EDS) test on the stacked chip. Further, after separating each of the stacked chips, removing the support substrate; And mounting the stacked chip on an external device. The external device may be a logic chip or an interposer.

본 발명의 일 실시예에 있어서, 상기 적층 칩들을 형성하는 단계는, 상기 제2 칩을 접착시켜 적층한 후에, 상기 제2 칩 상에 적어도 하나의 칩을 접착하여 적층하는 것을 포함할 수 있다. 상기 제2 칩 및 상기 적어도 하나의 칩 각각에 TSV가 형성되어 있거나, 상기 적어도 하나의 칩이 2개 이상인 경우, 상기 제2 칩 및 상기 적어도 하나의 칩 중 최상층의 칩을 제외한 각각의 칩에 TSV가 형성될 수 있다. 또한, 상기 제2 칩 및 상기 적어도 하나의 칩 중 최상층의 칩을 제외한 각각의 칩의 상면에는 NCF 또는 ACF가 접착되어 있고, 상기 적어도 하나의 칩은 상기 NCF 또는 ACF를 통해 적층될 수 있다.In an embodiment of the present disclosure, the forming of the stacked chips may include bonding and stacking at least one chip on the second chip after the second chip is bonded and stacked. If a TSV is formed on each of the second chip and the at least one chip, or when the at least one chip is two or more, a TSV is formed on each chip except for the uppermost chip of the second chip and the at least one chip. Can be formed. In addition, an NCF or an ACF may be attached to an upper surface of each chip except for the uppermost chip of the second chip and the at least one chip, and the at least one chip may be stacked through the NCF or ACF.

본 발명의 기술적 사상에 의한 CoC 구조의 반도체 패키지 및 그 패키지 제조방법은, 반도체 패키지 내의 칩들의 측면이 노출되지 않음으로써, 오염이나 파손 등을 통한 칩들의 기계적 손상을 방지할 수 있고 또한 신뢰성을 향상시킬 수 있다.The semiconductor package having a CoC structure and a method of manufacturing the package according to the technical spirit of the present invention can prevent mechanical damage of chips due to contamination or breakage and improve reliability by not exposing side surfaces of chips in the semiconductor package. You can.

또한, 본 발명의 기술적 사상에 의한 CoC 구조의 반도체 패키지 및 그 패키지 제조방법은 동일 칩들을 적층하는 경우에도 지지 캐리어를 이용하여 적층 칩 사이의 간격을 적절히 조절할 수 있으므로 웨이퍼의 스크라이브 라인의 폭에 의한 제한 문제를 해결할 수 있다.In addition, according to the technical concept of the present invention, a semiconductor package having a CoC structure and a method of manufacturing the package according to the inventive concept may be appropriately adjusted by using a support carrier, even when stacking the same chips. The limitation problem can be solved.

더 나아가, 본 발명의 기술적 사상에 의한 CoC 구조의 반도체 패키지 및 그 패키지 제조방법은 적층되는 칩들 간의 접착 소재를 변화시킴으로써, 칩 적층의 수를 증가시킬 수 있다.Furthermore, the semiconductor package of the CoC structure and the method of manufacturing the package according to the technical spirit of the present invention can increase the number of chip stacks by changing the adhesive material between the stacked chips.

도 1 내지 11은 본 발명의 일부 실시예들에 따른 CoC 구조의 반도체 패키지에 대한 단면도들이다.
도 12a 및 12b는 본 발명의 일부 실시예들에 따른 CoC 구조의 반도체 패키지에 이용되는 TSV가 형성된 칩에 대한 단면도들이다.
도 13a 내지 13f 도 12a의 칩의 제조방법을 보여주는 단면도들이다.
도 14a 내지 14n은 본 발명의 일부 실시예에 따른 CoC 구조의 반도체 패키지 제조방법을 보여주는 단면도들이다.
도 15a 내지 15c는 본 발명의 일부 실시예에 따른 CoC 구조의 반도체 패키지 제조방법을 보여주는 단면도들이다.
도 16은 도 11의 반도체 패키지를 형성하기 위하여, 도 15a 내지 15c 중 도 15c에 대응되는 단계를 보여주는 단면도이다.
도 17 내지 19는 본 발명의 일부 실시예들에 따른 CoC 구조의 반도체 패키지에 대한 단면도들이다.
도 20 및 21은 본 발명의 일부 실시예들에 따른 CoC 구조의 반도체 패키지에 대한 단면도들이다.
도 22는 도 21의 반도체 패키지에서 점선의 타원(A) 표시된 인터포저 부분을 확대하여 보여주는 단면도이다.
도 23은 본 발명의 일부 실시예에 따른 CoC 구조의 반도체 패키지에 대한 단면도이다.
도 24는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 25는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 26은 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용될 수 있는 전자 장치를 보여주는 사시도이다.1 through 11 are cross-sectional views of a semiconductor package having a CoC structure in accordance with some embodiments of the present invention.
12A and 12B are cross-sectional views of a TSV formed chip used in a CoC structure semiconductor package according to some embodiments of the present invention.
13A through 13F are cross-sectional views illustrating a method of manufacturing the chip of FIG. 12A.
14A through 14N are cross-sectional views illustrating a method of manufacturing a semiconductor package having a CoC structure in accordance with some embodiments of the present invention.
15A through 15C are cross-sectional views illustrating a method of manufacturing a semiconductor package having a CoC structure in accordance with some embodiments of the present invention.
16 is a cross-sectional view illustrating a step corresponding to FIG. 15C of FIGS. 15A to 15C to form the semiconductor package of FIG. 11.
17 to 19 are cross-sectional views of a semiconductor package having a CoC structure in accordance with some embodiments of the present invention.
20 and 21 are cross-sectional views of a semiconductor package having a CoC structure in accordance with some embodiments of the present invention.
FIG. 22 is an enlarged cross-sectional view of an interposer portion indicated by an ellipse A of dotted lines in the semiconductor package of FIG. 21.
23 is a cross-sectional view of a semiconductor package having a CoC structure in accordance with some embodiments of the present invention.
24 is a block diagram schematically illustrating a memory card including a semiconductor package according to some embodiments of the present disclosure.
25 is a block diagram schematically illustrating an electronic system including a semiconductor package according to some embodiments of the present disclosure.
FIG. 26 is a perspective view illustrating an electronic device to which a semiconductor package according to some embodiments of the present invention is applied.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. In addition, the thickness or size of each layer in the drawings is exaggerated for convenience and clarity of description.

명세서 전체에 걸쳐서 막, 영역, 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.Throughout the specification, when referring to one component, such as a film, region, or substrate, being located on, “connected”, or “coupled” to another component, the one component is directly It may be interpreted that there may be other components "on", "connected", or "coupled" in contact with or interposed therebetween. On the other hand, when one component is said to be located on another component "directly on", "directly connected", or "directly coupled", it is interpreted that there are no other components intervening therebetween. do. Like numbers refer to like elements. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various members, parts, regions, layers, and / or parts, these members, parts, regions, layers, and / or parts are defined by these terms. It is obvious that not. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, the first member, part, region, layer or portion, which will be discussed below, may refer to the second member, component, region, layer or portion without departing from the teachings of the present invention.

또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.Also, relative terms such as "top" or "above" and "bottom" or "bottom" may be used herein to describe the relationship of certain elements to other elements as illustrated in the figures. It may be understood that relative terms are intended to include other directions of the device in addition to the direction depicted in the figures. For example, if the device is turned over in the figures, elements depicted as present on the face of the top of the other elements are oriented on the face of the bottom of the other elements. Thus, the exemplary term "top" may include both "bottom" and "top" directions depending on the particular direction of the figure. If the device faces in the other direction (rotated 90 degrees relative to the other direction), the relative descriptions used herein can be interpreted accordingly.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a", "an" and "the" may include the plural forms as well, unless the context clearly indicates otherwise. Also, as used herein, "comprise" and / or "comprising" specifies the presence of the mentioned shapes, numbers, steps, actions, members, elements and / or groups of these. It is not intended to exclude the presence or the addition of one or more other shapes, numbers, acts, members, elements and / or groups.

이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing ideal embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions illustrated herein, including, for example, variations in shape resulting from manufacturing.

도 1 내지 11은 본 발명의 일부 실시예들에 따른 CoC 구조의 반도체 패키지에 대한 단면도들이다.1 through 11 are cross-sectional views of a semiconductor package having a CoC structure in accordance with some embodiments of the present invention.

도 1을 참조하면, 본 실시예에 따른 CoC 구조의 반도체 패키지(1000)는 제1 칩(100), 제2 칩(200), 언더필(310, underfill) 및 밀봉재(300)를 포함할 수 있다. Referring to FIG. 1, a semiconductor package 1000 having a CoC structure according to the present exemplary embodiment may include a first chip 100, a second chip 200, an underfill 310, and an encapsulant 300. .

제1 칩(100)은 바디층(110), 하부 절연층(120), TSV(130, Through Silicon Via), 제1 연결 부재(140), 보호층(160) 및 상부 패드(170)를 포함할 수 있다.The first chip 100 may include a body layer 110, a lower insulating layer 120, a through silicon via (TSV 130), a first connection member 140, a protective layer 160, and an upper pad 170. can do.

바디층(110)은 실리콘 기판(미도시), 상기 실리콘 기판 상에 형성된 집적 회로층 및 상기 집적 회로층을 덮는 층간 절연층(미도시)을 포함할 수 있다. 바디층(110)에 대한 좀더 상세한 설명은 도 12a에 대한 설명부분에서 기술한다.The body layer 110 may include a silicon substrate (not shown), an integrated circuit layer formed on the silicon substrate, and an interlayer insulating layer (not shown) covering the integrated circuit layer. A more detailed description of the body layer 110 is described in the description of FIG. 12A.

하부 절연층(120)은 바디층(110) 하부로 형성되고, 금속간 절연층(122, inter-metallic insulating layer) 및 패시베이션층(124)을 포함할 수 있다. 금속간 절연층(122) 내부에는 다층 배선 패턴(미도시)이 형성될 수 있다. 하부 절연층(120)에 대한 상세한 설명 역시, 도 12a에 대한 설명부분에서 기술한다.The lower insulating layer 120 may be formed under the body layer 110, and may include an inter-metallic insulating layer 122 and a passivation layer 124. A multilayer wiring pattern (not shown) may be formed in the intermetallic insulating layer 122. A detailed description of the lower insulating layer 120 is also described in the description of FIG. 12A.

TSV(130)는 바디층(110)을 관통하여, 하부 절연층(120)의 다층 배선 패턴에 연결될 수 있다. 본 실시예에서, TSV(130)는 비아-미들(Via-middle) 구조로 형성되었지만, 이에 한하지 않고, 비아-퍼스트(Via-first) 또는 비아-라스트(Via-last) 구조로 형성될 수 있음은 물론이다. TSV(130)에 대한 좀더 상세한 설명은 도 12a 및 12b에 대한 설명 부분에서 기술한다.The TSV 130 may pass through the body layer 110 and be connected to the multilayer wiring pattern of the lower insulating layer 120. In the present embodiment, the TSV 130 is formed of a via-middle structure, but is not limited thereto, and may be formed of a via-first or via-last structure. Of course. A more detailed description of the TSV 130 is described in the description of FIGS. 12A and 12B.

제1 연결 부재(140)는 범프 패드(142) 및 범프(144)를 포함할 수 있다. 범프 패드(142)는 패시베이션층(124) 상에 도전성 물질로 형성되며, 하부 절연층(120) 내의 다층 배선 패턴과 전기적으로 연결될 수 있다. 그에 따라, 범프 패드(142)는 다층 배선 패턴을 통해 TSV(130)에 전기적으로 연결될 수 있다. 한편, 범프 패드(142) 상에는 UBM(Under Bump Metal)이 형성될 수 있다. 범프 패드(142)는 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 그러나 범프 패드(142)가 상기 재질이나 방법에 한정되는 것은 아니다.The first connection member 140 may include a bump pad 142 and a bump 144. The bump pad 142 is formed of a conductive material on the passivation layer 124 and may be electrically connected to the multilayer wiring pattern in the lower insulating layer 120. Accordingly, the bump pad 142 may be electrically connected to the TSV 130 through a multilayer wiring pattern. On the other hand, an under bump metal (UBM) may be formed on the bump pad 142. The bump pad 142 may be formed of aluminum (Al), copper (Cu), or the like, and may be formed through a pulse plating method or a direct current plating method. However, the bump pad 142 is not limited to the above materials or methods.

범프(144)는 범프 패드(142) 상에 형성될 수 있다. 범프(144)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 금(Au), 솔더 등으로 형성될 수 있다. 그러나 범프(144)의 재질이 그에 한정되는 것은 아니다. 한편, 범프(144)가 솔더로 형성되는 경우, 솔더 범프라고 부르기도 한다.The bump 144 may be formed on the bump pad 142. The bump 144 may be formed of a conductive material, for example, copper (Cu), aluminum (Al), gold (Au), solder, or the like. However, the material of the bump 144 is not limited thereto. On the other hand, when the bump 144 is formed of solder, it is also referred to as solder bump.

보호층(160)은 바디층(110) 상면으로 형성되고, 절연성 물질로 형성되어 상기 바디층(110)을 외부로부터 보호할 수 있다. 보호층(160)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 보호층(160)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다.The protective layer 160 is formed on the upper surface of the body layer 110 and is formed of an insulating material to protect the body layer 110 from the outside. The protective layer 160 may be formed of an oxide film or a nitride film, or may be formed of a double layer of an oxide film and a nitride film. In addition, the protective layer 160 may be formed of an oxide film, for example, a silicon oxide film (SiO 2 ) by using a high density plasma chemical vapor deposition (HDP-CVD) process.

상부 패드(170)는 보호층(160) 상에 형성되며, TSV(130)와 연결될 수 있다. 상부 패드(170)는 앞서 범프 패드(142)와 같이 알루미늄이나 구리 등으로 형성될 수 있다.The upper pad 170 is formed on the protective layer 160 and may be connected to the TSV 130. The upper pad 170 may be formed of aluminum, copper, or the like like the bump pad 142.

제2 칩(200)은 바디층(210), 하부 절연층(220), 및 제2 연결 부재(240)를 포함할 수 있다.The second chip 200 may include a body layer 210, a lower insulating layer 220, and a second connection member 240.

바디층(210)은 제1 칩(100)과 마찬가지로 실리콘 기판(미도시), 상기 실리콘 기판 상에 형성된 집적 회로층 및 상기 집적 회로층을 덮는 층간 절연층(미도시)을 포함할 수 있다. 한편, 바디층(210)의 상면은 외부로 노출될 수 있다. 여기서, 바디층(210)의 상면은 상기 집적 회로층이 형성되는 실리콘 기판의 제1 면에 대향하는 제2 면일 수 있다. 그에 따라, 실리콘 기판의 실리콘이 외부로 노출될 수 있다. 때에 따라, 실리콘 기판의 제2 면 상에는 제1 칩에서와 같은 보호층이 형성될 수도 있다.Like the first chip 100, the body layer 210 may include a silicon substrate (not shown), an integrated circuit layer formed on the silicon substrate, and an interlayer insulating layer (not shown) covering the integrated circuit layer. Meanwhile, the top surface of the body layer 210 may be exposed to the outside. Here, the upper surface of the body layer 210 may be a second surface opposite to the first surface of the silicon substrate on which the integrated circuit layer is formed. Accordingly, the silicon of the silicon substrate may be exposed to the outside. At times, a protective layer as on the first chip may be formed on the second surface of the silicon substrate.

하부 절연층(220)은 바디층(210) 하부로 형성되고, 금속간 절연층(222) 및 패시베이션층(224)을 포함할 수 있다. 금속간 절연층(222) 내부에는 다층 배선 패턴(미도시)이 형성될 수 있다.The lower insulating layer 220 may be formed under the body layer 210, and may include an intermetallic insulating layer 222 and a passivation layer 224. A multilayer wiring pattern (not shown) may be formed in the intermetallic insulating layer 222.

제2 연결 부재(240)는 범프 패드(242) 및 범프(244)를 포함할 수 있다. 범프 패드(242)는 패시베이션층(224) 상에 도전성 물질로 형성되며, 하부 절연층(220) 내의 다층 배선 패턴과 전기적으로 연결될 수 있다. 한편, 범프 패드(242) 상에는 UBM(Under Bump Metal)이 형성될 수 있다. 범프 패드(242)는 앞서 제1 연결 부재(140)의 범프 패드(142)와 동일 재질 또는 다른 재질로 형성될 수 있고, 또한 형성 방법도 동일 또는 다르게 형성될 수 있다.The second connection member 240 may include a bump pad 242 and a bump 244. The bump pad 242 is formed of a conductive material on the passivation layer 224, and may be electrically connected to the multilayer wiring pattern in the lower insulating layer 220. On the other hand, an under bump metal (UBM) may be formed on the bump pad 242. The bump pad 242 may be formed of the same material or a different material from the bump pad 142 of the first connection member 140, and the formation method may be the same or different.

한편, 제2 연결 부재(240)는 제1 칩(100)의 상부 패드(170)에 연결될 수 있다. 그에 따라, 제2 연결 부재(240)를 통해 제2 칩(200)의 다층 배선 패턴이 제1 칩(100)의 TSV(130)에 전기적으로 연결될 수 있다.Meanwhile, the second connection member 240 may be connected to the upper pad 170 of the first chip 100. Accordingly, the multi-layered wiring pattern of the second chip 200 may be electrically connected to the TSV 130 of the first chip 100 through the second connection member 240.

범프(244)는 범프 패드(242) 상에 형성될 수 있다. 범프(244)는 도전성 재질로 형성되며, 제1 연결 부재(140)의 범프(144)와 같이, 구리(Cu), 알루미늄(Al), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 범프(244)의 재질이 그에 한정되는 것은 아니다.Bump 244 may be formed on bump pad 242. The bump 244 may be formed of a conductive material, and may be formed of copper (Cu), aluminum (Al), gold (Au), solder, or the like, such as the bump 144 of the first connection member 140. have. However, the material of the bump 244 is not limited thereto.

제2 칩(200)은 제1 칩(100)과 달리 바디층(210)을 관통하는 TSV가 형성되지 않을 수 있다. 그에 따라, 상부 패드도 형성되지 않을 수 있다.Unlike the first chip 100, the second chip 200 may not have a TSV penetrating through the body layer 210. Accordingly, the upper pad may also not be formed.

언더필(310)은 제1 칩(100) 및 제2 칩(200)의 연결 부분, 즉 제1 칩의 상부 전극(170)과 제2 연결 부재(240)가 연결되는 부분을 채울 수 있다. 언더필(310)은 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등이 포함될 수 있다. 언더필(310)은 외곽으로 형성되는 밀봉재(300)와 다른 재질로 형성될 수 있지만 동일 재료로 형성될 수도 있다.The underfill 310 may fill the connecting portion of the first chip 100 and the second chip 200, that is, the portion where the upper electrode 170 and the second connecting member 240 of the first chip are connected. The underfill 310 may be formed of an underfill resin such as an epoxy resin, and may include a silica filler, a flux, or the like. The underfill 310 may be formed of a material different from that of the sealing material 300 which is formed as an outer part, but may be formed of the same material.

한편, 도시된 바와 같이, 언더필(310)은 제1 칩(100) 및 제2 칩(200)의 연결 부분뿐만 아니라, 상기 연결 부분에서 확장하여 제1 칩(100)을 둘러싸도록 형성될 수 있다. 그에 따라, 언더필(310)은 제1 칩(100)의 측면을 밀봉시킬 수 있다. 또한, 언더필(310)의 하면은 외곽에 형성되는 밀봉재(300)의 하면과 동일 수평면을 구성할 수 있다.On the other hand, as shown, the underfill 310 may be formed to extend not only the connecting portion of the first chip 100 and the second chip 200, but to extend around the connecting portion to surround the first chip 100. . Accordingly, the underfill 310 may seal the side surface of the first chip 100. In addition, the bottom surface of the underfill 310 may constitute the same horizontal surface as the bottom surface of the sealing material 300 formed in the outer portion.

도 1에서, 언더필(310)은 하부 방향으로 넓어지는 형태를 가지지만, 언더필(310)의 형태는 이에 한정되지 않고 다양한 구조를 가질 수 있음은 물론이다. 예컨대, 언더필(310)은 상부와 하부가 동일 넓이를 갖는 형태로 형성될 수도 있다.In FIG. 1, the underfill 310 has a shape that widens in a downward direction, but the shape of the underfill 310 is not limited thereto and may have various structures. For example, the underfill 310 may be formed in a shape in which the upper and lower portions have the same width.

밀봉재(300)는 제1 칩(100) 및 제2 칩(200)을 밀봉하는 기능을 수행한다. 밀봉재(300)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 밀봉재(300)는 EMC(Epoxy Molding Compound)로 형성될 수 있다. 한편, 언더필(310)의 존재로 인해 밀봉재(300)는 제2 칩(200) 및 언더필(310)의 측면을 밀봉할 수 있다. The sealing material 300 performs a function of sealing the first chip 100 and the second chip 200. The sealant 300 may be formed of a polymer such as resin. For example, the sealing member 300 may be formed of an epoxy molding compound (EMC). Meanwhile, due to the presence of the underfill 310, the sealant 300 may seal side surfaces of the second chip 200 and the underfill 310.

밀봉재(300)의 상면은 제2 칩(200)의 상면과 동일 수평면을 구성할 수 있다. 그에 따라 제2 칩(200)의 상면은 외부로 노출될 수 있다. 참고로, 반도체 기판의 제1 면 상에 집적 회로층이 형성되는 경우, 상기 제2 칩(200)의 상면은 제1 면에 대향하는 반도체 기판의 제2 면일 수 있다.The upper surface of the sealing material 300 may constitute the same horizontal surface as the upper surface of the second chip 200. Accordingly, the top surface of the second chip 200 may be exposed to the outside. For reference, when the integrated circuit layer is formed on the first surface of the semiconductor substrate, the upper surface of the second chip 200 may be the second surface of the semiconductor substrate facing the first surface.

전술한 바와 같이, 언더필(310)의 하면과 밀봉재(300)의 하면은 동일 수평면을 구성할 수 있다. 또한, 언더필(310)과 밀봉재(300)의 하면은 제1 칩(100)의 패시베이션층(124)의 하면과도 동일 수평면을 구성할 수 있다. As described above, the lower surface of the underfill 310 and the lower surface of the sealing material 300 may constitute the same horizontal surface. In addition, the bottom surface of the underfill 310 and the sealing material 300 may constitute the same horizontal surface as the bottom surface of the passivation layer 124 of the first chip 100.

본 실시예에서, 제1 칩(100)의 제1 연결 부재(140)가 상기 패시베이션층(124)의 하면으로부터 돌출된 구조를 가지므로, 제1 연결 부재(140)는 패시베이션층(124), 언더필(310), 및 밀봉재(300)의 하면이 이루는 상기 동일 수평면으로부터 돌출하여 노출된 구조를 가질 수 있다. 또한, 본 실시예에서, 보호층(160)은 제1 칩(100)의 상면으로만 형성되고, 그에 따라, 보호층(160)은 언더필(310) 및 밀봉재(300)에 의해 밀봉되어 외부로 노출되지 않을 수 있다.In the present embodiment, since the first connection member 140 of the first chip 100 has a structure protruding from the lower surface of the passivation layer 124, the first connection member 140 is a passivation layer 124, The underfill 310 and the lower surface of the sealing material 300 may have a structure exposed by protruding from the same horizontal plane. In addition, in the present embodiment, the protective layer 160 is formed only on the upper surface of the first chip 100, whereby the protective layer 160 is sealed by the underfill 310 and the sealing material 300 to the outside. May not be exposed.

지금까지 설명한 바와 같이, 본 실시예의 CoC 구조의 반도체 패키지는 제1 칩 및 제2 칩의 측면이 언더필 또는 밀봉재에 의해 밀봉되어 외부로 노출되지 않는다. 그에 따라, 제1 칩 및 제2 칩 측면의 실리콘이 외부로 노출되지 않을 수 있다. 이와 같이 제1 칩 및 제2 칩 측면의 실리콘이 노출되지 않음으로써, 소자에 가해지는 물질적 손상이 방지될 수 있고, 또한 소자의 신뢰성이 향상될 수 있다.
As described so far, in the semiconductor package of the CoC structure of the present embodiment, the side surfaces of the first chip and the second chip are sealed by the underfill or the sealing material so that they are not exposed to the outside. Accordingly, the silicon of the side of the first chip and the second chip may not be exposed to the outside. In this way, since the silicon of the side of the first chip and the second chip is not exposed, material damage to the device can be prevented and the reliability of the device can be improved.

도 2의 실시예에 따른 반도체 패키지(1000a)는 언더필 부분만을 제외하고 도 1의 반도체 패키지(1000)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.The semiconductor package 1000a according to the exemplary embodiment of FIG. 2 may have a structure similar to that of the semiconductor package 1000 of FIG. 1 except for only the underfill portion. Accordingly, for convenience of description, the contents described in the description of FIG. 1 will be omitted or briefly described.

도 2를 참조하면, 본 실시예의 반도체 패키지(1000a)에서 제1 칩(100)과 제2 칩(200)의 연결 부분은 접착 부재(320)로 채워진다. 접착 부재(320)는 예컨대, NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등으로 형성될 수 있다.Referring to FIG. 2, in the semiconductor package 1000a of the present exemplary embodiment, a connection portion between the first chip 100 and the second chip 200 is filled with the adhesive member 320. The adhesive member 320 is formed of, for example, a non-conductive film (NCF), an anisotropic conductive film (ACF), a UV film, an instant adhesive, a thermosetting adhesive, a laser curable adhesive, an ultrasonic curable adhesive, a non-conductive paste (NCP), or the like. Can be.

NCF는 보통의 접착 필름으로서, 절연성을 갖는 필름이다. 이러한 NCF를 이용하면, 압착하는 방식으로 상부 칩을 하부 칩에 적층할 수 있다. 그에 따라, 종래, 열 및 압착을 통해 상부 칩을 상부 칩을 적층함으로써 발생하는 칩의 뒤틀림과 같은 워피지(warpage), 즉 휨 현상을 해결할 수 있어 다수의 층을 적층하는데 유리할 수 있다.NCF is a normal adhesive film and is a film having insulation. With such an NCF, the upper chip can be stacked on the lower chip by pressing. Accordingly, it is possible to solve a warpage, that is, warpage, such as warpage of a chip generated by stacking an upper chip through heat and compression, and thus, it may be advantageous to stack a plurality of layers.

한편, ACF는 이방성 전도 필름으로, 절연 접착 필름 내에 도전성 입자가 분산되어 있는 구조를 가지며, 접속 시, 전극 방향, 즉 수직 방향으로만 통전이 되도록 하며, 전극과 전극 사이 방향, 즉 수평 방향으로는 절연되는 이방성의 전기적 특성을 가질 수 있다. 이러한, ACF는 열과 압력을 가하여 접착제를 용융시키면, 도전입자는 대치하는 전극 사이에 배열되어 도전성이 발생하는 반면, 인접하는 전극 사이에는 접착제가 충진되어 절연되게 된다.On the other hand, ACF is an anisotropic conductive film, and has a structure in which conductive particles are dispersed in an insulating adhesive film, and when connected, it is energized only in the electrode direction, that is, vertical direction, and in the direction between the electrode and the horizontal direction, that is, in the horizontal direction. It may have electrical properties of anisotropy to be insulated. When ACF melts the adhesive by applying heat and pressure, the conductive particles are arranged between the opposing electrodes to generate conductivity, while the adhesive is filled and insulated between adjacent electrodes.

접착 부재(320)는 전술한 재질에 한정되지 않고, 칩들을 견고하게 접착할 수 있고, 연결 부분의 범프와 패드들을 밀봉할 수 있는 다양한 다른 재질의 접착물질로 형성될 수 있음은 물론이다. 한편, 경우에 따라, 접착 부재(320)로서 언더필을 사용할 수도 있다.The adhesive member 320 is not limited to the above-described materials, and may be formed of an adhesive material of various other materials capable of firmly bonding the chips and sealing the bumps and the pads of the connection portion. In some cases, an underfill may be used as the adhesive member 320.

본 실시예에서는 다층 칩들을 적층하기 위하여 접착 부재(320)로서, NCF를 사용할 수 있다. 또한, 본 실시예에서의 NCF의 접착 부재(320)의 수평 단면의 크기는 제1 칩의 수평 단면의 크기와 동일 할 수 있다. 이는 NCF의 접착 부재(320)가 웨이퍼 전면에 접착되고, 그러한 웨이퍼가 스크라이브 라인을 통해 절단되어 각각의 칩으로 분리되기 때문이다. NCF 접착 과정에 대해서는 도 15a 내지 15c 부분에서 좀더 상세히 기술한다.In this embodiment, NCF may be used as the adhesive member 320 to stack the multilayer chips. In addition, the size of the horizontal cross section of the adhesive member 320 of the NCF in the present embodiment may be the same as the size of the horizontal cross section of the first chip. This is because the adhesive member 320 of the NCF is adhered to the front surface of the wafer, and the wafer is cut through a scribe line and separated into individual chips. The NCF adhesion process is described in more detail in Figures 15A-15C.

한편, 본 실시예에서, 접착 부재(320)가 제1 칩(100) 및 제2 칩(200)의 연결 부분에만 형성됨으로써, 밀봉재(300a)는 제1 칩(100) 및 제2 칩(200)의 측면들에 직접 접촉하면서 제1 칩(100) 및 제2 칩(200)의 측면들을 밀봉할 수 있다.
Meanwhile, in the present embodiment, since the adhesive member 320 is formed only at the connecting portion of the first chip 100 and the second chip 200, the sealing material 300a is formed of the first chip 100 and the second chip 200. The side surfaces of the first chip 100 and the second chip 200 may be sealed while directly contacting the side surfaces of the chip.

도 2a의 실시예에 따른 반도체 패키지(1000b)는 언더필 부분만을 제외하고 도 2의 반도체 패키지(1000a)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1 및 도 2의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.The semiconductor package 1000b according to the exemplary embodiment of FIG. 2A may have a structure similar to that of the semiconductor package 1000a of FIG. 2 except for an underfill portion. Accordingly, for convenience of description, parts described in the description of FIGS. 1 and 2 will be omitted or briefly described.

도 2a를 참조하면, 접착 부재(320a)는 제1 칩(100) 및 제2 칩(200)의 연결 부분에서 외곽으로 돌출된 형태로 형성될 수 있다. 좀더 구체적으로 접착 부재(320a)는 제1 칩(100) 또는 제2 칩(200)의 측면에서 돌출된 형태로 형성될 수 있다. 이는 제2 칩(200)의 제2 연결 부재(240)가 제1 칩(100) 상의 접착 부재(320a)에 밀착되는 중에, 횡방향 외곽으로 밀리면서 발생할 수 있다.Referring to FIG. 2A, the adhesive member 320a may be formed to protrude outward from a connection portion between the first chip 100 and the second chip 200. More specifically, the adhesive member 320a may be formed to protrude from the side of the first chip 100 or the second chip 200. This may occur while the second connection member 240 of the second chip 200 is in close contact with the adhesive member 320a on the first chip 100, while being pushed outward in the lateral direction.

본 실시예에서, 접착 부재(320a)는 필름형보다는 접착제형으로 형성될 수 있다. 또한, 본 실시예의 접착 부재(320a) 형태는 언더필로 제1 칩(100) 및 제2 칩(200)의 연결 부분을 채울 때 형성될 수 있다. 한편, 밀봉재(300a)는 제1 칩(100) 및 제2 칩(200)의 측면들에 직접 접촉하면서 제1 칩(100) 및 제2 칩(200)의 측면들을 밀봉할 수 있다.
In this embodiment, the adhesive member 320a may be formed in an adhesive type rather than a film type. In addition, the adhesive member 320a of the present exemplary embodiment may be formed when the connecting portion of the first chip 100 and the second chip 200 is filled with an underfill. Meanwhile, the sealant 300a may seal side surfaces of the first chip 100 and the second chip 200 while directly contacting side surfaces of the first chip 100 and the second chip 200.

도 3의 실시예에 따른 반도체 패키지(1000c)는 밀봉재 부분만을 제외하고 도 1의 반도체 패키지(1000)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.The semiconductor package 1000c according to the exemplary embodiment of FIG. 3 may have a structure similar to that of the semiconductor package 1000 of FIG. 1 except for only a sealing material portion. Accordingly, for convenience of description, parts described in the description of FIG. 1 will be omitted or briefly described.

도 3을 참조하면, 본 실시예의 반도체 패키지에서 밀봉재(300b)는 제1 칩(100) 및 제2 칩(200)의 측면만이 아니고, 제2 칩(200)의 상면을 밀봉하도록 형성될 수 있다. 즉, 제1 칩(100) 및 제2 칩(200)의 하면 부분을 제외하고 밀봉재(300b)는 제1 칩(100) 및 제2 칩(200)의 측면들 및 상면을 감싸도록 형성될 수 있다.Referring to FIG. 3, in the semiconductor package of the present exemplary embodiment, the sealing material 300b may be formed to seal the top surface of the second chip 200, not just the side surfaces of the first chip 100 and the second chip 200. have. That is, except for the lower surface portions of the first chip 100 and the second chip 200, the sealing material 300b may be formed to surround side surfaces and the upper surface of the first chip 100 and the second chip 200. have.

이러한 구조는 도 14a 내지 14n의 반도체 패키지 제조공정들 중에서, 도 14h의 밀봉재 그라인딩 공정을 생략하거나, 또는 그라인딩 공정을 하더라도 그라인딩 두께를 작게 하여 제2 칩(200)의 상면이 노출되지 않은 경우에 제조될 수 있는 반도체 패키지 구조에 해당할 수 있다.
This structure is manufactured when the upper surface of the second chip 200 is not exposed by omitting the sealing material grinding process of FIG. 14H or the grinding process, even if the grinding process is performed, among the semiconductor package manufacturing processes of FIGS. 14A to 14N. It may correspond to a semiconductor package structure that can be.

도 4의 실시예에 따른 반도체 패키지(1000d)는 밀봉재 부분만을 제외하고 도 2의 반도체 패키지(1000a)와 유사한 구조를 가질 수 있다. 또한, 밀봉재(300c) 구조는 도 3의 반도체 패키지(1000c)의 밀봉재(300b)와 유사하게 제2 칩(200)의 상면을 덮도록 형성될 수 있다. 그에 따라, 본 실시예에서의 반도체 패키지(1000d) 역시, 밀봉재(300c)는 제1 칩(100) 및 제2 칩(200)의 측면들 및 상면을 감싸도록 형성될 수 있다. 그 외 다른 부분에 대해서는 도 2 또는 도 3의 설명 부분에서 기술하였으므로 생략한다.
The semiconductor package 1000d according to the exemplary embodiment of FIG. 4 may have a structure similar to that of the semiconductor package 1000a of FIG. 2 except for only a sealing material portion. In addition, the sealing material 300c may be formed to cover the top surface of the second chip 200 similarly to the sealing material 300b of the semiconductor package 1000c of FIG. 3. Accordingly, the semiconductor package 1000d according to the present exemplary embodiment may also be formed to surround side surfaces and upper surfaces of the first chip 100 and the second chip 200. Since other parts are described in the description of FIG. 2 or 3, they will be omitted.

도 5의 실시예에 따른 반도체 패키지(1000e)는 언더필 및 밀봉재 부분만을 제외하고 도 1의 반도체 패키지(1000)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.The semiconductor package 1000e according to the embodiment of FIG. 5 may have a structure similar to that of the semiconductor package 1000 of FIG. 1 except for only the underfill and the sealant portions. Accordingly, for convenience of description, parts described in the description of FIG. 1 will be omitted or briefly described.

도 5를 참조하면, 본 실시예의 반도체 패키지(1000e)에서, 언더필(310a)은 밀봉재(300d)의 측면으로 노출될 수 있다. 즉, 노출된 언더필(310a)의 측면은 밀봉재(300d)의 동일 수직면을 구성할 수 있다. 또한, 반도체 패키지(1000e) 하면으로는 언더필(310a)의 하면이 노출될 수 있고, 언더필(310a)의 하면은 제1 칩(100)의 패시베이션층(124)의 하면과 동일 수평면을 구성할 수 있다. 본 실시예에서 언더필(310a)은 도 1에서의 언더필(310)에 비해 하부 방향으로 넓어지는 정도가 더 클 수 있다.Referring to FIG. 5, in the semiconductor package 1000e of the present embodiment, the underfill 310a may be exposed to the side of the sealing material 300d. That is, the side surface of the exposed underfill 310a may constitute the same vertical surface of the sealing material 300d. In addition, the bottom surface of the underfill 310a may be exposed on the bottom surface of the semiconductor package 1000e, and the bottom surface of the underfill 310a may form the same horizontal surface as the bottom surface of the passivation layer 124 of the first chip 100. have. In the present embodiment, the underfill 310a may have a greater degree of widening in the lower direction than the underfill 310 of FIG. 1.

한편, 밀봉재(300d)는 하부 측면 및 하면으로 노출되는 언더필(310a)의 존재로 인해, 제2 칩(200)의 측면 부분만을 감싸는 구조로 형성될 수 있다.
On the other hand, due to the presence of the underfill 310a exposed to the lower side and the lower surface, the sealing material 300d may be formed to have a structure surrounding only the side portion of the second chip 200.

도 6의 실시예에 따른 반도체 패키지(1000f)는 언더필 및 밀봉재 부분만을 제외하고 전술한 반도체 패키지(1000 ~ 1000e)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.The semiconductor package 1000f according to the exemplary embodiment of FIG. 6 may have a structure similar to that of the semiconductor packages 1000 to 1000e except for the underfill and the sealant portions. Accordingly, for convenience of description, parts described in the description of FIG. 1 will be omitted or briefly described.

도 6을 참조하면, 본 실시예의 반도체 패키지(1000f)에서 언더필은 존재하지 않을 수 있다. 즉, 본 실시예에서는 밀봉재(300e)만을 이용하여 제1 칩(100) 및 제2 칩(200)을 밀봉할 수 있다. 그에 따라, 제1 칩(100)과 제2 칩(200)의 연결 부분도 밀봉재(300e)로 채워질 수 있다. 이와 같이, 언더필 없이 밀봉재(300e)로 칩들이 밀봉되는 구조는 MUF(Molded Underfill) 공정을 통해 형성될 수 있다.
Referring to FIG. 6, an underfill may not exist in the semiconductor package 1000f of the present embodiment. That is, in the present exemplary embodiment, the first chip 100 and the second chip 200 may be sealed using only the sealing material 300e. Accordingly, the connecting portion of the first chip 100 and the second chip 200 may also be filled with the sealing material 300e. As such, the structure in which chips are sealed with the sealing material 300e without underfilling may be formed through a MUF process.

도 7의 실시예에 따른 반도체 패키지(1000g)는 제2 칩과 밀봉재 부분을 제외하고 도 1의 반도체 패키지(1000)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.The semiconductor package 1000g according to the exemplary embodiment of FIG. 7 may have a structure similar to that of the semiconductor package 1000 of FIG. 1 except for the second chip and the sealing material. Accordingly, for convenience of description, parts described in the description of FIG. 1 will be omitted or briefly described.

도 7을 참조하면, 본 실시예에의 반도체 패키지(1000g)에서, 제2 칩(200a)은 제1 칩(100)과 유사하게 바디층(210), 하부 절연층(220), TSV(230), 제2 연결 부재(240), 보호층(260) 및 상부 패드(270)를 포함할 수 있다. 이러한 제2 칩(200a)은 도 1에서와 달리, 바디층(210)을 관통하는 TSV(230)을 구비할 수 있다. 또한, 바디층(210) 상면을 보호하는 보호층(260), 및 보호층(260) 상에 형성되고 TSV(230)에 연결된 상부 전극(270)을 구비할 수 있다.Referring to FIG. 7, in the semiconductor package 1000g according to the present exemplary embodiment, the second chip 200a may have a body layer 210, a lower insulating layer 220, and a TSV 230 similar to the first chip 100. ), A second connection member 240, a protective layer 260, and an upper pad 270. Unlike the first chip 200a of FIG. 1, the second chip 200a may include a TSV 230 penetrating through the body layer 210. In addition, the protective layer 260 may be provided to protect the upper surface of the body layer 210, and an upper electrode 270 formed on the protective layer 260 and connected to the TSV 230.

한편, 밀봉재(300b)는 제2 칩(200a)의 상면을 감싸도록 형성될 수 있다. 즉, 밀봉재(300b)는 제2 칩(200a)의 상면 상에 형성된 보호층(260) 및 상부 전극(270)을 덮도록 형성될 수 있다.
On the other hand, the sealing material 300b may be formed to surround the upper surface of the second chip 200a. That is, the sealing material 300b may be formed to cover the protective layer 260 and the upper electrode 270 formed on the upper surface of the second chip 200a.

도 8의 실시예에 따른 반도체 패키지(1000h)는 언더필 부분을 제외하고 도 7의 반도체 패키지(1000g)와 유사한 구조를 가질 수 있다. 본 실시예에의 반도체 패키지(1000h)에서는 언더필 대신 도 2에서와 같은 접착 부제(320)가 제1 칩(100)과 제2 칩(200a)의 연결 부분에 형성될 수 있다. 접착 부제(320)에 대해서는 도 2에서 상세히 기술하였으므로 여기에서는 생략한다.
The semiconductor package 1000h according to the exemplary embodiment of FIG. 8 may have a structure similar to that of the semiconductor package 1000g of FIG. 7 except for the underfill portion. In the semiconductor package 1000h according to the present exemplary embodiment, the adhesive subsidiary 320 as shown in FIG. 2 may be formed on the connection portion between the first chip 100 and the second chip 200a instead of the underfill. Since the adhesive subsidiary 320 has been described in detail with reference to FIG. 2, it will be omitted here.

도 9의 실시예에 따른 반도체 패키지(1000i)는 전술한 반도체 패키지(1000 ~ 1000h)와 달리 2개의 칩이 아닌 4개의 칩이 적층된 구조를 가질 수 있다.Unlike the semiconductor packages 1000 to 1000h described above, the semiconductor package 1000i according to the exemplary embodiment of FIG. 9 may have a structure in which four chips are stacked instead of two chips.

도 9를 참조하면, 본 실시예의 반도체 패키지(1000i)는 제1 칩(100), 제2 칩(200), 제3 칩(500), 제4 칩(600), 접착 부재(320) 및 밀봉재(300c)를 포함할 수 있다.Referring to FIG. 9, the semiconductor package 1000i of the present embodiment may include a first chip 100, a second chip 200, a third chip 500, a fourth chip 600, an adhesive member 320, and a sealing material. 300c may be included.

제3 칩(500) 및 제4 칩(600) 각각은 도 1에서 설명한 제1 칩과 동일한 구조를 가질 수 있다. 즉, 제3 칩(500)은 바디층(510), 하부 절연층(520), TSV(530), 연결 부재(540), 보호층(560) 및 상부 패드(570)를 포함할 수 있고, 제4 칩(600) 역시, 바디층(610), 하부 절연층(620), TSV(630), 연결 부재(640), 보호층(660) 및 상부 패드(670)를 포함할 수 있다. 제3 칩(500) 및 제4 칩(600)의 각 구성 부분들은 제1 칩(100)의 구성 부분들과 동일하고 도 1에서 이미 설명하였으므로 여기에서의 설명은 생략한다.Each of the third chip 500 and the fourth chip 600 may have the same structure as the first chip described with reference to FIG. 1. That is, the third chip 500 may include a body layer 510, a lower insulating layer 520, a TSV 530, a connection member 540, a protective layer 560, and an upper pad 570. The fourth chip 600 may also include a body layer 610, a lower insulating layer 620, a TSV 630, a connection member 640, a protective layer 660, and an upper pad 670. Since the respective components of the third chip 500 and the fourth chip 600 are the same as those of the first chip 100 and have already been described with reference to FIG. 1, the description thereof will be omitted.

제2 내지 제4 칩(200, 500, 600) 각각은 도 2에서와 같이 접착 부재(320)를 통해 하부 칩 상으로 접착되어 적층될 수 있다. 즉, 제2 칩(200)이 접착 부재(320)를 통해 제1 칩(100) 상에 적층되고, 제3 칩(500)이 접착 부재(320)를 통해 제2 칩(200) 상에 적층되며, 제4 칩(600)이 접착 부재(320)를 통해 제3 칩(500) 상에 적층될 수 있다.Each of the second to fourth chips 200, 500, and 600 may be bonded and stacked on the lower chip through the adhesive member 320 as shown in FIG. 2. That is, the second chip 200 is stacked on the first chip 100 through the adhesive member 320, and the third chip 500 is stacked on the second chip 200 through the adhesive member 320. The fourth chip 600 may be stacked on the third chip 500 through the adhesive member 320.

본 실시예에서 접착 부재(320)는 NCF로 형성될 수 있고, NCF는 제1 내지 제3 칩(100, 200, 500) 상면에 형성될 수 있다. 제4 칩(600) 상부에는 다른 칩들이 적층되지 않으므로 NCF가 형성될 필요가 없다. 본 실시예에서, 접착 부재(320)로서 NCF를 사용하였지만, 접착 부재(320)가 NCF에 한정되는 것은 아니다. 예컨대, 전술한 바와 같이 ACF, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP이 접착 부재로서 사용될 수 있다. 또한, 경우에 따라, 언더필이 NCF 대신에 사용될 수도 있다.In the present embodiment, the adhesive member 320 may be formed of an NCF, and the NCF may be formed on the upper surfaces of the first to third chips 100, 200, and 500. Since other chips are not stacked on the fourth chip 600, the NCF does not need to be formed. In this embodiment, although NCF is used as the adhesive member 320, the adhesive member 320 is not limited to the NCF. For example, as described above, ACF, instant adhesive, thermosetting adhesive, laser curable adhesive, ultrasonic curable adhesive, and NCP can be used as the adhesive member. In some cases, underfill may also be used instead of NCF.

또한, 제4 칩(600)이 TSV(630) 및 상부 패드(670)를 구비하므로, 본 실시예에서, 밀봉재(300c)는 제1 내지 제4 칩(100, 200, 500, 600) 각각의 측면들 및 제4 칩(600)의 상면을 감싸도록 형성될 수 있다. 즉, 밀봉재(300c)는 제1 칩(100)의 하면 부분을 제외하고, 제1 내지 제4 칩(100, 200, 500, 600)의 측면들 및 상면을 완전히 밀봉할 수 있다. In addition, since the fourth chip 600 includes the TSV 630 and the upper pad 670, in the present embodiment, the sealing material 300c may be formed in each of the first to fourth chips 100, 200, 500, and 600. Side surfaces and the top surface of the fourth chip 600 may be formed. That is, the sealing material 300c may completely seal the side surfaces and the upper surface of the first to fourth chips 100, 200, 500, and 600 except for the lower portion of the first chip 100.

한편, 전술한 다른 실시예에서와 마찬가지로, 밀봉재(300c)의 하면은 제1 칩(100)의 패시베이션층(124)의 하면과 동일 수평면을 구성할 수 있다. 그에 따라, 제1 칩(100)의 제1 연결 부재(140)는 상기 수평면에서 돌출되어 외부로 노출될 수 있다. 또한, 제1 내지 제4 칩(100, 200, 500, 600) 각각의 보호층(160, 260, 560, 660)의 수평 단면의 크기는 대응되는 칩의 수평 단면의 크기와 같고, 그에 따라, 각각의 보호층(160, 260, 560, 660)은 밀봉재(300c)에 의해 밀봉되어 외부로 노출되지 않을 수 있다.
On the other hand, as in the other embodiments described above, the lower surface of the sealing material 300c may constitute the same horizontal surface as the lower surface of the passivation layer 124 of the first chip 100. Accordingly, the first connection member 140 of the first chip 100 may protrude from the horizontal plane and be exposed to the outside. In addition, the size of the horizontal cross section of the protective layers 160, 260, 560, 660 of each of the first to fourth chips 100, 200, 500, and 600 is the same as the size of the horizontal cross section of the corresponding chip. Each of the protective layers 160, 260, 560, and 660 may be sealed by the sealing material 300c and may not be exposed to the outside.

도 10의 실시예에 따른 반도체 패키지(1000j)는 제4 칩과 밀봉재 부분을 제외하고 도 9의 반도체 패키지(1000i)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 9의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.The semiconductor package 1000j according to the exemplary embodiment of FIG. 10 may have a structure similar to that of the semiconductor package 1000i of FIG. 9 except for the fourth chip and the sealing material. Accordingly, for convenience of description, parts described in the description of FIG. 9 will be omitted or briefly described.

도 10을 참조하면, 본 실시예의 반도체 패키지(1000j)에서, 제4 칩(600a)에는 TSV가 형성되지 않을 수 있다. 그에 따라, 제4 칩(600a) 상면에는 상부 패드가 형성되지 않는다. 또한, 도시된 바와 같이 제4 칩(600a) 상면에 보호층이 형성되지 않을 수 있다. 참고로, 반도체 기판의 제1 면 상에는 집적 회로층이 형성될 수 있고, 제4 칩(600a)의 상면은 제1 면에 대향하는 반도체 기판의 제2 면일 수 있다.Referring to FIG. 10, in the semiconductor package 1000j of the present exemplary embodiment, a TSV may not be formed in the fourth chip 600a. Accordingly, the upper pad is not formed on the upper surface of the fourth chip 600a. In addition, as shown, a protective layer may not be formed on the upper surface of the fourth chip 600a. For reference, an integrated circuit layer may be formed on a first surface of the semiconductor substrate, and an upper surface of the fourth chip 600a may be a second surface of the semiconductor substrate facing the first surface.

한편, 밀봉재(300a)는 제1 내지 제4 칩(100, 200, 500, 600a)의 측면들만을 둘러싸도록 형성될 수 있다. 또한, 밀봉재(300a)의 상면은 제4 칩(600a)의 상면과 동일 수평면을 구성할 수 있다. 이러한 밀봉재(300a)의 구조를 가지고, 제4 칩(600a)의 상면, 예컨대 반도체 기판의 제2 면이 외부로 노출될 수 있다.
Meanwhile, the sealing member 300a may be formed to surround only side surfaces of the first to fourth chips 100, 200, 500, and 600a. In addition, the upper surface of the sealing material 300a may constitute the same horizontal surface as the upper surface of the fourth chip 600a. With the structure of the sealing material 300a, the upper surface of the fourth chip 600a, for example, the second surface of the semiconductor substrate may be exposed to the outside.

도 11의 실시예에 따른 반도체 패키지(1000k)는 적어도 3 개의 칩들이 적층된 구조를 개략적으로 보여준다.The semiconductor package 1000k according to the exemplary embodiment of FIG. 11 schematically shows a structure in which at least three chips are stacked.

도 11을 참조하면, 본 실시예의 반도체 패키지(1000k)는 N개의 칩들(100, 200, ..., Nth_chip), 접착 부재(320) 및 밀봉재(300a)를 포함할 수 있다. 여기서, N은 3 이상의 정수일 수 있다. 만약, N이 4인 경우에는 도 10의 반도체 패키지(1000j)와 동일할 수 있다.Referring to FIG. 11, the semiconductor package 1000k according to the present exemplary embodiment may include N chips 100, 200,..., Nth_chip, an adhesive member 320, and a sealant 300a. Here, N may be an integer of 3 or more. If N is 4, it may be the same as the semiconductor package 1000j of FIG. 10.

N개의 칩들(100, 200, ..., Nth_chip) 중 최상부의 칩(Nth_chip)을 제외한 각각의 칩들에는 칩들 간의 전기적 연결을 위한 TSV 및 상부 패드가 형성될 수 있다. 한편, 최상부의 칩(Nth_chip) 상부에는 다른 칩이 적층되지 않으므로, 최상부의 칩(Nth_chip)에는 TSV, 상부 패드 및 보호층이 형성되지 않을 수 있다.A TSV and an upper pad for electrical connection between the chips may be formed in each of the N chips 100, 200,..., Nth_chip except for the top chip Nth_chip. On the other hand, since no other chip is stacked on the uppermost chip Nth_chip, the TSV, the upper pad, and the protective layer may not be formed on the uppermost chip Nth_chip.

접착 부재(320)는 각 칩들 사이를 채우며, NCF로 형성될 수 있다. 그러나 접착 부재(320)가 NCF에 한정되는 것은 아니다. 한편, 제2 칩(200) 상면에 접착 부재(320)만이 도시되어 있지만, 이는 칩 단위로 도면을 도시하기 위한 것이고, 실제로는 접착 패드(320) 부분에서 제2 칩(200)의 상부 패드(270)와 그 위층의 칩의 연결 부재가 연결될 수 있다. 접착 부재(320)는 최상부의 칩(Nth_chip) 상면에는 형성되지 않을 수 있다.The adhesive member 320 fills between the chips, and may be formed of NCF. However, the adhesive member 320 is not limited to the NCF. Meanwhile, although only the adhesive member 320 is shown on the upper surface of the second chip 200, this is for illustrating the drawings in units of chips, and in fact, the upper pad of the second chip 200 in the adhesive pad 320 part may be formed. 270 and the connection member of the chip on the upper layer may be connected. The adhesive member 320 may not be formed on an upper surface of the uppermost chip Nth_chip.

밀봉재(300a)는 도 10에서와 마찬가지로 N개의 칩들(100, 200, ..., Nth_chip) 각각의 측면들을 둘러싸도록 형성될 수 있다. 또한 밀봉재(300e)의 상면은 최상부의 칩(Nth_chip)의 상면과 동일 수평면을 구성할 수 있다.
The sealing material 300a may be formed to surround side surfaces of each of the N chips 100, 200,..., Nth_chip, as in FIG. 10. In addition, the upper surface of the sealing material 300e may constitute the same horizontal surface as the upper surface of the uppermost chip Nth_chip.

도 12a 및 12b는 본 발명의 일부 실시예들에 따른 CoC 구조의 반도체 패키지에 이용되는 TSV가 형성된 칩들에 대한 단면도들이다.12A and 12B are cross-sectional views of TSV formed chips used in a CoC structure semiconductor package according to some embodiments of the inventive concept.

도 12a를 참조하면, 본 실시예의 칩(100)은 바디층(110), 하부 절연층(120), TSV(130), 제1 연결 부재(140), 집적 회로층(150), 보호층(160), 상부 패드(170) 및 다층 배선 패턴(180)을 포함할 수 있다. 본 도면의 칩(100)은 도 1 내지 11의 반도체 패키지의 제1 칩에 해당하고, 제1 칩의 상하가 뒤집힌 형태로 도시되고 있다.Referring to FIG. 12A, the chip 100 of the present embodiment may include a body layer 110, a lower insulating layer 120, a TSV 130, a first connection member 140, an integrated circuit layer 150, and a protective layer ( 160, an upper pad 170, and a multilayer wiring pattern 180. The chip 100 of the figure corresponds to the first chip of the semiconductor package of FIGS. 1 to 11, and the upper and lower sides of the first chip are inverted.

바디층(110)은 반도체 기판(102) 및 층간 절연층(104)을 포함할 수 있다. 반도체 기판(102)은 반도체 웨이퍼로 구성될 수 있고, 예컨대, IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 한편, 반도체 기판(102)은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 반도체 기판(102)은 단결정 웨이퍼에 한정되지 않고, 에피(Epi) 또는 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 기판으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.The body layer 110 may include a semiconductor substrate 102 and an interlayer insulating layer 104. The semiconductor substrate 102 may be composed of a semiconductor wafer and may include, for example, a group IV material or a group III-V compound. Meanwhile, the semiconductor substrate 102 may be formed of a single crystal wafer such as a silicon single crystal wafer in terms of forming method. However, the semiconductor substrate 102 is not limited to a single crystal wafer, and various wafers such as epi or epitaxial wafers, polished wafers, annealed wafers, and silicon on insulator (SOI) wafers. Can be used as the substrate. Here, the epitaxial wafer refers to a wafer in which a crystalline material is grown on a single crystal silicon substrate.

반도체 기판(102)은 제1 면(F1) 및 제2 면(F2)을 구비할 수 있고, 반도체 기판(102)의 제1 면(F1) 상에 집적 회로층(150)이 형성될 수 있다. 집적 회로층(150)이 형성되는 제1 면(F1)에 인접한 반도체 기판(102)의 상부 영역에는 불순물이 도핑된 도핑 영역들이 형성될 수 있다. 이에 반해 제2 면(F2)에 인접하는 반도체 기판(102)의 하부 영역은 도핑되지 않은 영역(undoped region)일 수 있다.The semiconductor substrate 102 may have a first surface F1 and a second surface F2, and the integrated circuit layer 150 may be formed on the first surface F1 of the semiconductor substrate 102. . Doped regions doped with impurities may be formed in an upper region of the semiconductor substrate 102 adjacent to the first surface F1 on which the integrated circuit layer 150 is formed. In contrast, the lower region of the semiconductor substrate 102 adjacent to the second surface F2 may be an undoped region.

층간 절연층(104)은 반도체 기판(102)의 제1 면(F1) 상으로 집적 회로층(150)을 덮으면서 형성될 수 있다. 이러한 층간 절연층(104)은 집적 회로층(150) 내의 회로 소자들을 서로 이격시키는 기능을 수행할 수 있다. 또한, 층간 절연층(104)은 다층 배선 패턴(180)과 집적 회로층(150) 내의 회로 소자들을 이격 배치시키는 역할을 할 수 있다. 이러한, 층간 절연층(104)은 산화층, 질화층, 저유전율층 및 고유전율층에서 선택된 하나 또는 둘 이상의 적층 구조로 형성될 수 있다.The interlayer insulating layer 104 may be formed while covering the integrated circuit layer 150 on the first surface F1 of the semiconductor substrate 102. The interlayer insulating layer 104 may perform a function of separating circuit elements in the integrated circuit layer 150 from each other. In addition, the interlayer insulating layer 104 may serve to space apart the multi-layered wiring pattern 180 and the circuit elements in the physical circuit layer 150. The interlayer insulating layer 104 may be formed of one or more laminated structures selected from an oxide layer, a nitride layer, a low dielectric constant layer, and a high dielectric constant layer.

집적 회로층(150)은 반도체 기판(102)의 제1 면(F1) 상의 층간 절연층(104) 내에 형성될 수 있고, 다수의 회로 소자들을 포함할 수 있다. 집적 회로층(150)은 칩(100)의 종류에 따라서 회로 소자들, 예컨대 트랜지스터들 및/또는 커패시터들을 포함할 수 있다. 집적 회로층(150)의 구조에 따라서, 칩(100)은 메모리 소자 또는 로직 소자로 기능할 수 있다. 예를 들어, 메모리 소자는 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다. 이러한 반도체 소자의 구조는 통상적으로 알려져 있고, 본 발명의 범위를 제한하지 않는다. 여기서, 152는 집적 회로층(150) 내의 회로 소자들을 상부의 배선 패턴과 전기적으로 연결하는 메탈 콘택일 수 있다.The integrated circuit layer 150 may be formed in the interlayer insulating layer 104 on the first surface F1 of the semiconductor substrate 102 and may include a plurality of circuit elements. The integrated circuit layer 150 may include circuit elements such as transistors and / or capacitors according to the type of the chip 100. According to the structure of the integrated circuit layer 150, the chip 100 may function as a memory device or a logic device. For example, the memory device may include a DRAM, an SRAM, a flash memory, an EEPROM, a PRAM, an MRAM, and an RRAM. The structure of such semiconductor devices is commonly known and does not limit the scope of the invention. Here, 152 may be a metal contact that electrically connects circuit elements in the integrated circuit layer 150 with an upper wiring pattern.

하부 절연층(120)은 금속간 절연층(122) 및 패시베이션층(124)을 포함할 수 있다. 금속간 절연층(122)은 다층 배선 패턴(180)을 덮도록 층간 절연층(104) 상에 제공될 수 있다. 금속간 절연층(122)은 배선 라인들(181, 183, 185)을 이격시키는 역할을 할 수 있다. 금속간 절연층(122)이 하나의 층으로 도시되었으나, 다층의 절연층들을 포함할 수 있다. 예를 들어, 금속간 절연층(122)은 배선 라인들(181, 185, 189)에 따라서 다층으로 제공될 수 있다.The lower insulating layer 120 may include an intermetallic insulating layer 122 and a passivation layer 124. The intermetallic insulating layer 122 may be provided on the interlayer insulating layer 104 to cover the multilayer wiring pattern 180. The intermetallic insulating layer 122 may serve to space the wiring lines 181, 183, and 185. Although the intermetallic insulating layer 122 is illustrated as one layer, it may include multiple insulating layers. For example, the intermetallic insulating layer 122 may be provided in multiple layers according to the wiring lines 181, 185, and 189.

패시베이션층(124)은 칩(100)의 상면을 보호하는 기능을 할 수 있다. 패시베이션층(124)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 패시베이션층(124)은 HDP-CVD 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다.The passivation layer 124 may function to protect the top surface of the chip 100. The passivation layer 124 may be formed of an oxide film or a nitride film, or may be formed of a double layer of an oxide film and a nitride film. In addition, the passivation layer 124 may be formed of an oxide film, for example, a silicon oxide film (SiO 2 ) by using an HDP-CVD process.

다층 배선 패턴(180)은 층간 절연층(104) 상의 하부 절연층(120) 내에 형성될 수 있고, TSV(130)에 전기적으로 연결될 수 있다. 이러한 다층 배선 패턴(180)은 적어도 한층 이상의 배선 라인들, 및 배선 라인들 사이를 연결하는 수직 콘택들을 포함할 수 있다. 이러한 다층 배선 패턴(180)은 집적 회로층(150) 내의 회로 소자들을 적절하게 연결하여 소정의 회로를 구성하거나 또는 이러한 회로 소자들을 외부 제품과 연결하기 위해서 이용될 수 있다.The multilayer wiring pattern 180 may be formed in the lower insulating layer 120 on the interlayer insulating layer 104, and may be electrically connected to the TSV 130. The multilayer wiring pattern 180 may include at least one or more wiring lines and vertical contacts connecting the wiring lines. The multilayer wiring pattern 180 may be used to properly connect circuit elements in the integrated circuit layer 150 to form a predetermined circuit or to connect such circuit elements with an external product.

본 실시예에서는 3개 층의 배선 라인들, 예컨대, 제1 배선 라인(181), 제2 배선 라인(185) 및 제3 배선 라인(189)이 형성될 수 있고, 제1 배선 라인(181)과 제2 배선 라인(185)을 연결하는 제1 수직 플러그(183) 및 제2 배선 라인(185)과 제3 배선 라인(189)을 연결하는 제2 수직 플러그(187)가 형성될 수 있다. 여기서, 제1 배선 라인(181)과 제2 배선 라인(185)은 금속간 절연층(122) 내에 형성되고 제3 배선 라인(189)은 금속간 절연층(122) 상의 패시베이션층(124) 내에 형성될 수 있다. 또한, 제1 제1 및 제2 배선 라인(181, 185)은 구리로 형성될 수 있고, 제3 배선 라인(189)은 알루미늄으로 형성될 수 있다.In this embodiment, three layers of wiring lines, for example, a first wiring line 181, a second wiring line 185, and a third wiring line 189 may be formed, and the first wiring line 181 may be formed. The first vertical plug 183 connecting the second wiring line 185 and the second vertical plug 187 connecting the second wiring line 185 and the third wiring line 189 may be formed. Here, the first wiring line 181 and the second wiring line 185 are formed in the intermetallic insulating layer 122 and the third wiring line 189 is formed in the passivation layer 124 on the intermetallic insulating layer 122. Can be formed. In addition, the first first and second wiring lines 181 and 185 may be formed of copper, and the third wiring line 189 may be formed of aluminum.

상기에서 3개 층의 배선 라인 및 배선 라인들의 재질에 대하여 기술하였지만, 본 실시예의 다층 배선 패턴이 그에 한정되는 것은 아니다. 즉, 다층 배선 패턴은 4개 이상 또는 3개 미만의 배선 라인들로 형성될 수도 있고, 그 재질도 구리나 알루미늄에 한정되지 않고 텅스텐과 같은 다른 금속으로 형성될 수 있다. 한편, 도 12a에서 도시된 배선 라인들(181, 185, 189)의 연결 관계는 예시적인 것으로, 본 실시예의 다층 배선 패턴이 그에 한정되는 것은 아니다.Although the wiring lines and materials of the wiring lines of the three layers have been described above, the multilayer wiring pattern of the present embodiment is not limited thereto. That is, the multilayer wiring pattern may be formed of four or more or less than three wiring lines, and the material may also be formed of another metal such as tungsten without being limited to copper or aluminum. Meanwhile, the connection relationship between the wiring lines 181, 185, and 189 illustrated in FIG. 12A is exemplary, and the multilayer wiring pattern of the present exemplary embodiment is not limited thereto.

한편, 다층 배선 패턴(180)의 배선 라인들(181, 185, 189) 및 수직 플러그들(183, 187)은 동일한 물질로 구성되거나 또는 서로 다른 물질로 구성될 수도 있다. 예를 들어, 다마신 구조에서 배선 라인들(181, 185, 189) 및 대응하는 수직 플러그들(183, 187)은 동일한 물질로 구성될 수 있다. 나아가, 배선 라인들(181, 185, 189) 및 수직 플러그들(183, 187)은 배선 금속 외에 적어도 하나의 장벽 금속(barrier metal)을 더 포함할 수도 있다. 하지만, 본 발명의 범위는 이러한 배선 라인들(181, 185, 189) 및 수직 플러그들(183, 187)의 특정 물질에 제한되지는 않는다.Meanwhile, the wiring lines 181, 185, and 189 and the vertical plugs 183 and 187 of the multilayer wiring pattern 180 may be made of the same material or different materials. For example, in the damascene structure, the wiring lines 181, 185, and 189 and the corresponding vertical plugs 183, 187 may be made of the same material. Further, the wiring lines 181, 185, and 189 and the vertical plugs 183 and 187 may further include at least one barrier metal in addition to the wiring metal. However, the scope of the present invention is not limited to the specific material of such wiring lines 181, 185, 189 and vertical plugs 183, 187.

TSV(130)는 층간 절연층(104) 및 반도체 기판(102)을 관통하여 형성되며, TSV(130)의 한 끝단은 반도체 기판(102)의 제2 면(F2)으로부터 노출될 수 있다. 또한, 본 실시예에서와 같이 상부 패드(170)와 연결이 용이하도록 반도체 기판(102)의 제2 면(F2)으로부터 돌출되어 노출될 수도 있다.The TSV 130 is formed through the interlayer insulating layer 104 and the semiconductor substrate 102, and one end of the TSV 130 may be exposed from the second surface F2 of the semiconductor substrate 102. In addition, as in the present exemplary embodiment, the semiconductor substrate 102 may be exposed to protrude from the second surface F2 of the semiconductor substrate 102 so as to be easily connected to the upper pad 170.

TSV(130)는 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 관통 전TSV(130)는 장벽 금속층(134) 및 배선 금속층(132)을 포함할 수 있다. 장벽 금속층(134)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속층(132)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 예컨대, 배선 금속층(132)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 그러나, 이러한 TSV(130)의 재질이 그러한 특정 물질에 제한되는 것은 아니다.The TSV 130 may include at least one metal. For example, the pre-penetration TSV 130 may include a barrier metal layer 134 and a wiring metal layer 132. The barrier metal layer 134 may include one or more stacked structures selected from titanium (Ti), tantalum (Ta), titanium nitride (TiN), and tantalum nitride (TaN). The wiring metal layer 132 includes aluminum (Al), gold (Au), beryllium (Be), bismuth (Bi), cobalt (Co), copper (Cu), hafnium (Hf), indium (In), and manganese (Mn). , Molybdenum (Mo), nickel (Ni), lead (Pb), palladium (Pd), platinum (Pt), rhodium (Rh), rhenium (Re), ruthenium (Ru), tantalum (Ta), tellium (Te) It may include one or more of titanium (Ti), tungsten (W), zinc (Zn), zirconium (Zr). For example, the wiring metal layer 132 may include one or more stacked structures selected from tungsten (W), aluminum (Al), and copper (Cu). However, the material of this TSV 130 is not limited to that particular material.

한편, TSV(130) 및 반도체 기판(102) 사이에 스페이서 절연층(135)이 개재될 수 있다. 스페이서 절연층(135)은 반도체 기판(102) 또는 층간 절연층(104) 내에 회로 소자들과 TSV(130)이 직접 접촉되는 것을 막아줄 수 있다. 이러한 스페이서 절연층(135)은 적어도 TSV(130)의 바닥면에는 형성되지 않을 수 있다. 또한, 경우에 따라, 스페이서 절연층(135)은 제 2 면(F2) 위로 돌출된 TSV(130)의 양 측면 부분에도 형성되지 않을 수 있다.Meanwhile, a spacer insulating layer 135 may be interposed between the TSV 130 and the semiconductor substrate 102. The spacer insulating layer 135 may prevent the circuit elements and the TSV 130 from directly contacting the semiconductor substrate 102 or the interlayer insulating layer 104. The spacer insulating layer 135 may not be formed at least on the bottom surface of the TSV 130. In some cases, the spacer insulating layer 135 may not be formed on both side portions of the TSV 130 protruding from the second surface F2.

제1 연결 부재(140)는 전술한 바와 같이 범프 패드(142)와 범프(144)를 포함할 수 있다. 이러한 제1 연결 부재(140)는 다층 배선 패턴(180), 예컨대 제3 배선 라인(189)에 연결되어, TSV(130)에 전기적으로 연결될 수 있다. As described above, the first connection member 140 may include a bump pad 142 and a bump 144. The first connection member 140 may be connected to the multilayer wiring pattern 180, for example, the third wiring line 189, and may be electrically connected to the TSV 130.

한편, 반도체 기판(102)의 제2 면(F2) 상에는 소자 보호를 위해 보호층(160)이 형성될 수 있다. 또한, 전술한 바와 같이 보호층(160) 상에는 TSV(130)에 연결되는 상부 패드(170)가 형성될 수 있다.Meanwhile, the protection layer 160 may be formed on the second surface F2 of the semiconductor substrate 102 to protect the device. In addition, as described above, an upper pad 170 connected to the TSV 130 may be formed on the protective layer 160.

본 실시예에서의 TSV(130)는 비아-미들 구조로 형성될 수 있다. 참고로, TSV은 비아-퍼스트, 비아-미들 및 비아-라스트로 분류될 수 있다. 비아-퍼스트는 집적 회로층(150)이 형성되기 전에 TSV가 형성되는 구조를 지칭하며, 비아-미들은 집적 회로층 형성 후 다층 배선 패턴 형성되기 전에 TSV가 형성되는 구조를 지칭하고, 비아-라스트는 다층 배선 패턴이 형성된 후에 TSV가 형성되는 구조를 지칭한다.The TSV 130 in this embodiment may be formed in a via-middle structure. For reference, TSVs can be classified into via-first, via-middle and via-last. The via-first refers to the structure in which the TSV is formed before the integrated circuit layer 150 is formed, and the via-middle refers to the structure in which the TSV is formed after the integrated circuit layer is formed and before the multilayer wiring pattern is formed. Refers to a structure in which the TSV is formed after the multilayer wiring pattern is formed.

본 실시예에서의 TSV(130)는 비아-미들은 집적 회로층 형성 후 다층 배선 패턴 형성되기 전에 TSV가 형성되는 비아-미들 구조로 형성되며, 이에 대해서는 도 13a 내지 13f의 칩의 제조과정에서 확인할 수 있다.
In the present exemplary embodiment, the TSV 130 is formed of a via-middle structure in which the TSV is formed after the integrated circuit layer is formed and before the multilayer wiring pattern is formed. This is confirmed in the manufacturing process of the chips of FIGS. Can be.

도 12b의 실시예에 따른 칩(100a)은 TSV 부분만을 제외하고 도 12a의 칩(100)과 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 12a의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.The chip 100a according to the embodiment of FIG. 12B may have a structure similar to the chip 100 of FIG. 12A except for a TSV portion. Accordingly, for convenience of description, parts described in the description of FIG. 12A will be omitted or briefly described.

도 12b를 참조하면, 본 실시예의 칩(100a)에서, TSV(130a)는 비아-라스트 구조로 형성될 수 있다. 그에 따라, TSV(130a)는 반도체 기판(102), 층간 절연층(104), 금속간 절연층(122), 및 패시베이션층(124)을 관통하여, 제1 연결 부재(140a)의 범프 패드(142a)에 바로 연결될 수 있다. TSV(130a)의 층상 구조나 측벽의 스페이서 절연층(135a)은 도 12a에서 설명한 바와 같다.
Referring to FIG. 12B, in the chip 100a of the present embodiment, the TSV 130a may be formed in a via-last structure. Accordingly, the TSV 130a penetrates through the semiconductor substrate 102, the interlayer insulating layer 104, the intermetallic insulating layer 122, and the passivation layer 124 so that the bump pads of the first connection member 140a may be formed. 142a). The layered structure of the TSV 130a and the spacer insulating layer 135a of the sidewall are as described with reference to FIG. 12A.

도 13a 내지 13f 도 12a의 칩의 제조방법을 보여주는 단면도들로서, 도 12a에서 이미 설명한 부분들에 대해서는 생략하거나 간략하게 기술한다.13A to 13F are cross-sectional views illustrating a method of fabricating the chip of FIG. 12A, and the portions already described with reference to FIG. 12A will be omitted or briefly described.

도 13a를 참조하면, 먼저, 반도체 기판(102)의 제1 면(F1) 상에 집적 회로층(150)을 형성하고, 반도체 기판(102)의 제1 면(F1) 상에 집적 회로층(150)을 덮는 층간 절연층(104)을 형성한다. 반도체 기판(102)과 층간 절연층(104)이 제1 칩(100)의 바디층(110)을 형성함은 전술한 바와 같다.Referring to FIG. 13A, first, an integrated circuit layer 150 is formed on a first surface F1 of a semiconductor substrate 102, and an integrated circuit layer (1) is formed on a first surface F1 of a semiconductor substrate 102. An interlayer insulating layer 104 covering 150 is formed. As described above, the semiconductor substrate 102 and the interlayer insulating layer 104 form the body layer 110 of the first chip 100.

반도체 기판(102)은 단결정 웨이퍼로 형성될 수 있다. 집적 회로층(150)은 칩의 종류에 따라 다양한 회로 소자들, 예컨대, 트랜지스터들 및/또는 커패시터들을 포함할 수 있다. The semiconductor substrate 102 may be formed of a single crystal wafer. The integrated circuit layer 150 may include various circuit elements, for example, transistors and / or capacitors, depending on the type of chip.

층간 절연층(104)은 적절한 절연층 증착 방법, 예컨대 화학기상증착(CVD)을 이용하여 형성할 수 있다. 층간 절연층(104)은 집적 회로층(150)의 프로파일에 따라서 평탄하지 않게 형성될 수 있기 때문에, 증착 단계 후 평탄화될 수 있다. 평탄화는 화학적기계적연마(CMP) 또는 에치백(etch-back)을 이용하여 수행될 수 있다.Interlayer insulating layer 104 may be formed using a suitable insulating layer deposition method, such as chemical vapor deposition (CVD). Since the interlayer insulating layer 104 may be formed unevenly according to the profile of the integrated circuit layer 150, it may be planarized after the deposition step. Planarization can be performed using chemical mechanical polishing (CMP) or etch-back.

도 13b를 참조하면, 절연층(104)과 반도체 기판(102)에 트렌치를 형성하여, 스페이스 절연층(135)과 TSV(130)을 형성한다. 좀더 구체적으로 설명하면,Referring to FIG. 13B, trenches are formed in the insulating layer 104 and the semiconductor substrate 102 to form the space insulating layer 135 and the TSV 130. More specifically,

층간 절연층(104) 상에 레지스트 패턴(미도시)을 형성하고, 레지스트 패턴을 이용하여 식각 공정을 통해 층간 절연층(104) 및 반도체 기판(102)을 연속적으로 제거하여 트렌치를 형성한다. 트렌치 형성은 레이저 드릴링을 이용할 수도 있다. A resist pattern (not shown) is formed on the interlayer insulating layer 104, and a trench is formed by continuously removing the interlayer insulating layer 104 and the semiconductor substrate 102 through an etching process using the resist pattern. Trench formation may use laser drilling.

반도체 기판(102)의 제2 면(F2)의 연마를 고려하여, 트렌치는 반도체 기판(102)을 관통하지 않도록 형성될 수 있다. 트렌치의 형상은 식각 조건 또는 드릴링 조건에 따라서 다양한 형상을 가질 수 있다. 예컨대, 비교적 균일한 원통 형상을 가질 수도 있고, 위에서 아래로 갈수록 그 폭이 점점 좁아지는 형상을 가질 수도 있다.In consideration of polishing of the second surface F2 of the semiconductor substrate 102, the trench may be formed so as not to penetrate the semiconductor substrate 102. The shape of the trench may have various shapes depending on etching conditions or drilling conditions. For example, it may have a relatively uniform cylindrical shape, or may have a shape that becomes narrower in width from top to bottom.

다음, 트렌치 내에 스페이서 절연층(135)을 형성한다. 예컨대, 스페이서 절연층(135)은 적절한 절연층, 예컨대 산화층, 질화층, 폴리머 또는 파릴렌(parylene)을 포함할 수 있고, 저온 증착법 예컨대 저온 화학기상증착(LTCVD), 폴리머 스프레잉(polymer spraying), 저온 물리기상증착(PVD) 방법을 이용하여 형성할 수 있다.Next, a spacer insulating layer 135 is formed in the trench. For example, the spacer insulating layer 135 may comprise a suitable insulating layer, such as an oxide layer, a nitride layer, a polymer or parylene, and may be a low temperature vapor deposition method such as low temperature chemical vapor deposition (LTCVD) or polymer spraying. It can be formed using a low temperature physical vapor deposition (PVD) method.

이어서, 스페이서 절연층(135) 상에 TSV(130)를 형성한다. 예컨대, TSV(130)는 트렌치 내의 스페이서 절연층(135) 상에 장벽 금속층(134)을 형성하고, 다시 장벽 금속층(134) 상에 배선 금속층(132)을 형성함으로써 구현할 수 있다. 장벽 금속층(134)은 Ti, Ta, TiN 및 TaN에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속층(132)은 W, Al 및 Cu에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 장벽 금속층(134) 및 배선 금속층(132)은 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 유기금속 화학기상 증착법(Metal Organic CVD: MOCVD), 또는 원자층 증착법(ALD)을 이용하여 형성할 수 있다. 한편, 배선 금속층(132)은 도금 방법을 이용하여 형성할 수 있고, 이 경우 씨드층(seed layer)을 먼저 형성한 후 도금층을 형성할 수 있다. 도금 방법으로 형성할 때, Cu가 이용될 수 있다.Next, the TSV 130 is formed on the spacer insulating layer 135. For example, the TSV 130 may be implemented by forming the barrier metal layer 134 on the spacer insulating layer 135 in the trench and again forming the wiring metal layer 132 on the barrier metal layer 134. The barrier metal layer 134 may include one or more stacked structures selected from Ti, Ta, TiN, and TaN. The wiring metal layer 132 may include one or more stacked structures selected from W, Al, and Cu. The barrier metal layer 134 and the wiring metal layer 132 include chemical vapor deposition (CVD), plasma enhanced CVD (PECVD), high density plasma CVD (HDP-CVD), sputtering, metal organic chemical vapor deposition (MOCVD), Alternatively, it may be formed using atomic layer deposition (ALD). Meanwhile, the wiring metal layer 132 may be formed using a plating method. In this case, a seed layer may be formed first, and then a plating layer may be formed. When forming by the plating method, Cu may be used.

트렌치 매립 후, 평탄화될 수 있다. 예컨대, 화학적기계적연마(CMP) 또는 에치백(etch-back)을 이용하여 스페이서 절연층(135) 및 TSV(130)이 트렌치 내부에만 남도록 평탄화될 수 있다. 한편, CMP에 의한 평탄화 후에 전열처리(preheat) 및 버퍼링 CMP 등이 수행될 수도 있다. After the trench is buried, it can be flattened. For example, the spacer insulating layer 135 and the TSV 130 may be planarized to remain only inside the trench using chemical mechanical polishing (CMP) or etch-back. Meanwhile, after planarization by CMP, preheating and buffering CMP may be performed.

한편, TSV(130) 형성 전, 또는 형성 후에 메탈 콘택(152)이 형성될 수 있다.Meanwhile, the metal contact 152 may be formed before or after the TSV 130 is formed.

도 13c를 참조하면, TSV(130)와 연결된 다층 배선 패턴(180), 금속간 절연층(122), 및 패시베이션층(124)을 형성할 수 있다. 예컨대, 다층 배선 패턴(180)은 배선 라인들(181, 185, 187) 및 수직 플러그들(185, 187)의 적층 구조를 형성하는 단계를 반복하여 형성할 수 있다. 금속간 절연층(122)은 다층 배선 패턴(180)의 적층 구조에 따라 다층 구조로 형성될 수 있다.Referring to FIG. 13C, a multi-layered wiring pattern 180, an intermetallic insulating layer 122, and a passivation layer 124 connected to the TSV 130 may be formed. For example, the multilayer wiring pattern 180 may be formed by repeatedly forming a stacked structure of the wiring lines 181, 185, and 187 and the vertical plugs 185 and 187. The intermetallic insulating layer 122 may be formed in a multilayer structure according to the stacked structure of the multilayer wiring pattern 180.

다층 배선 패턴(180)은 물질막 증착 및 패터닝에 의해서 형성되거나 또는 다마신 공정에 의해서 형성될 수도 있다. 예컨대, 다층 배선 패턴(180)이 알루미눔(Al) 및/또는 텅스텐(W)을 포함하는 경우 전자의 방법으로 형성될 수 있고, 구리(Cu)를 포함하는 경우 후자의 방법으로 형성될 수 있다.The multilayer wiring pattern 180 may be formed by material film deposition and patterning or by a damascene process. For example, when the multilayer wiring pattern 180 includes aluminum (Al) and / or tungsten (W), the multilayer wiring pattern 180 may be formed by the former method, and when the multilayer wiring pattern 180 includes copper (Cu). .

도 13d를 참조하면, 패시베이션층(124) 상에 다층 배선 패턴(180), 예컨대, 제3 배선 라인(189)에 연결되는 제1 연결 부재(140)를 형성할 수 있다. 제1 연결 부재(140)는 패시베이션층(124)에 트렌치를 형성하고, 트렌치를 채우도록 범프 패드(142)를 형성한 후, 범프 패드(142) 상으로 범프(144)를 형성함으로써 완성할 수 있다.Referring to FIG. 13D, the first connection member 140 may be formed on the passivation layer 124 to be connected to the multilayer wiring pattern 180, for example, the third wiring line 189. The first connection member 140 may be completed by forming a trench in the passivation layer 124, forming a bump pad 142 to fill the trench, and then forming a bump 144 on the bump pad 142. have.

도 13e를 참조하면, 제1 연결 부재(140)가 형성된 칩의 상면에 지지 기판(700)을 접착제(720)를 통해 접착하고, 지지 기판을 이용하여 반도체 기판(102)의 제2 면(F2)으로부터 반도체 기판의 소정 두께를 제거하여, 스페이서 절연층(135) 및 TSV(130)을 노출시킨다. 한편, 도시된 바와 같이 스페이서 절연층(135) 및 TSV(130)은 제2 면(F2)으로부터 돌출된 형태로 노출될 수 있다.Referring to FIG. 13E, the support substrate 700 is adhered to the upper surface of the chip on which the first connection member 140 is formed through the adhesive 720, and the second surface F2 of the semiconductor substrate 102 is formed using the support substrate. ), A predetermined thickness of the semiconductor substrate is removed to expose the spacer insulating layer 135 and the TSV 130. Meanwhile, as illustrated, the spacer insulating layer 135 and the TSV 130 may be exposed to protrude from the second surface F2.

반도체 기판(102)의 제거는 그라인딩, 화학적기계적연마(CMP), 등방성 식각 및 이방성 식각의 하나 또는 둘 이상을 결합하여 수행할 수 있다. 예를 들어, CMP를 이용하여 제거될 반도체 기판(102)의 상당 부분을 제거하고, 이어서 등방성 식각, 예컨대 습식 식각으로 반도체 기판(102)을 스페이서 절연층(135) 및 TSV(130)의 바닥면 아래로 리세스시킬 수 있다.Removal of the semiconductor substrate 102 may be performed by combining one or more of grinding, chemical mechanical polishing (CMP), isotropic etching, and anisotropic etching. For example, a substantial portion of the semiconductor substrate 102 to be removed is removed using CMP, and then the semiconductor substrate 102 is removed from the bottom surface of the spacer insulating layer 135 and the TSV 130 by isotropic etching, such as wet etching. Can be recessed down

도 13f를 참조하면, 반도체 기판(102)의 제2 면 상에 보호층(160)을 형성하고, 보호층(160) 상에 TSV(130)에 연결되는 상부 패드(170)를 형성한다. 상부 패드(170) 형성 후, 지지 기판(700)을 제거함으로써, 도 12a의 칩(100)과 동일한 비아-미들 구조의 TSV(130)을 구비한 칩을 완성할 수 있다.
Referring to FIG. 13F, a protective layer 160 is formed on the second surface of the semiconductor substrate 102, and an upper pad 170 connected to the TSV 130 is formed on the protective layer 160. After the upper pad 170 is formed, the support substrate 700 may be removed to complete a chip including the TSV 130 having the same via-middle structure as the chip 100 of FIG. 12A.

도 14a 내지 14n은 본 발명의 일부 실시예에 따른 CoC 구조의 반도체 패키지 제조방법을 보여주는 단면도들로서, 칩의 구성요소들에 대한 참조번호는 도 1 내지 11의 반도체 패키지 내의 칩의 구성요소들에 대한 참조번호를 참조한다. 14A to 14N are cross-sectional views illustrating a method of manufacturing a semiconductor package having a CoC structure in accordance with some embodiments of the present invention, and reference numerals of the components of the chip may refer to the components of the chip in the semiconductor package of FIGS. 1 to 11. See reference number.

도 14a를 참조하면, TSV(130)이 각각 형성된 다수의 칩들을 포함한 기저 웨이퍼(10)를 준비한다. 기저 웨이퍼(10)는 지지 기판(800) 상에 접착 부재(820)를 통해 접착되어 준비될 수 있다. Referring to FIG. 14A, a base wafer 10 including a plurality of chips, each of which TSV 130 is formed, is prepared. The base wafer 10 may be prepared by being bonded to the support substrate 800 through the adhesive member 820.

지지 기판(800)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 접착 부재(820)는 NCF, ACF, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 한편, 도시된 바와 같이 기저 웨이퍼(10)는 제1 연결 부재(140)가 지지 기판(800)을 향하도록 접착될 수 있다.The support substrate 800 may be formed of silicon, germanium, silicon-germanium, gallium arsenide (GaAs), glass, plastic, ceramic substrates, or the like. The adhesive member 820 may be formed of NCF, ACF, instant adhesive, thermosetting adhesive, laser curable adhesive, ultrasonic curable adhesive, NCP, or the like. Meanwhile, as illustrated, the base wafer 10 may be adhered such that the first connection member 140 faces the support substrate 800.

한편, 기저 웨이퍼(10)의 준비는 도 12a 내지 12f를 통해 설명한 방법대로 웨이퍼 레벨에서 TSV를 구비한 다수의 칩들을 동시에 형성함으로써 이루어질 수 있다.On the other hand, preparation of the base wafer 10 can be made by simultaneously forming a plurality of chips with TSV at the wafer level as described with reference to FIGS. 12A-12F.

도 14b를 참조하면, 기저 웨이퍼(10)의 스크라이브 라인(S/L)을 따라 소잉(sawing)하여 각각의 칩들로 분리한다. 각각의 칩들은 도 1의 반도체 패키지 등의 제1 칩(100)에 해당할 수 있다. 그에 따라, 이하, 설명의 편의를 위해, 기저 웨이퍼로부터 분리된 칩들을 "제1 칩" 또는 "제1 칩들"이라고 지칭한다. 한편, S1은 소잉에 분리된 부분을 가리킨다.Referring to FIG. 14B, sawing is performed along the scribe line S / L of the base wafer 10 to separate the chips into individual chips. Each of the chips may correspond to the first chip 100 of the semiconductor package of FIG. 1. Accordingly, hereinafter, for convenience of description, the chips separated from the base wafer are referred to as "first chip" or "first chips". In addition, S1 points out the part isolate | separated into sawing.

소잉을 기저 웨이퍼(10) 부분에만 수행되고, 하부의 지지 기판(800)에는 수행되지 않는다. 도시된 바와 같이 접착 부재(820)는 소잉에 의해 소정 부분이 제거될 수 있다. 기저 웨이퍼(10)의 제1 칩들(100)이 분리된 후, 지지 기판(800)을 제거할 수 있다. 한편, 지지 기판(800) 제거 시에, 접착 부재(820)가 제1 칩들(100)로부터 제거될 수 있지만, 도시된 바와 같이 접착 부재(820)는 칩들(100)로부터 제거되지 않을 수도 있다.Sawing is performed only on the portion of the base wafer 10 and not on the underlying support substrate 800. As shown, the adhesive member 820 may be removed from the predetermined portion by sawing. After the first chips 100 of the base wafer 10 are separated, the support substrate 800 may be removed. Meanwhile, when the support substrate 800 is removed, the adhesive member 820 may be removed from the first chips 100, but as illustrated, the adhesive member 820 may not be removed from the chips 100.

도 14c를 참조하면, 지지 캐리어(900, supporting carrier)를 준비한다. 지지 캐리어(900) 상에는 접착 부재(920)가 형성될 수 있다. 지리 캐리어(900)는 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 본 실시예에서는 실리콘 기판 또는 유리 기판으로 형성될 수 있다. 접착 부재(920)는 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다.Referring to FIG. 14C, a supporting carrier 900 is prepared. An adhesive member 920 may be formed on the support carrier 900. The geographic carrier 900 may be formed of silicon, germanium, silicon-germanium, gallium arsenide (GaAs), glass, plastic, ceramic substrates, or the like. In this embodiment, it may be formed of a silicon substrate or a glass substrate. The adhesive member 920 may be formed of NCF, ACF, UV film, instant adhesive, thermosetting adhesive, laser curable adhesive, ultrasonic curable adhesive, NCP, or the like.

이러한 지지 캐리어(900)는 반드시 도 14b의 기저 웨이퍼(10)의 칩 분리 공정 후에 준비될 필요는 없고, 기저 웨이퍼(10)의 준비 전에, 또는 기저 웨이퍼 준비 후 기저 웨이퍼(10)의 칩 분리 공전 전에 준비될 수도 있음은 물론이다.The support carrier 900 does not necessarily need to be prepared after the chip separation process of the base wafer 10 of FIG. 14B, and the chip separation idle of the base wafer 10 before or after the base wafer 10 is prepared. Of course, it may be prepared before.

한편, 접착 부재(920) 형성 전에, 지지 캐리어(900) 상에 얼라인 마크가 형성될 수 있다. 얼라인 마크는 차후에 칩들이 접착되는 위치를 표시하기 위한 마크이다. Meanwhile, an alignment mark may be formed on the support carrier 900 before the adhesive member 920 is formed. The alignment mark is a mark for indicating the position where the chips are later bonded.

이러한 얼라인 마크는 건식 또는 습식 식각, 또는 레이저로 상기 지지 캐리어를 식각하여 트렌치를 형성함으로써, 음각 형태로 형성할 수 있다. 또한, 건식 또는 습식 식각, 또는 레이저로 상기 지지 캐리어를 식각하여 트렌치를 형성하고, 메탈 소재로 상기 트렌치 일부 또는 전부를 채움으로써 형성할 수도 있다. 또 다른 방법으로, 건식 또는 습식 식각, 또는 레이저로 상기 지지 캐리어를 식각하여 트렌치를 형성하고, 상기 지지 캐리어 전면에 메탈 소재 형성한 후 다마신 공정으로 평탄화함으로써 형성할 수도 있다. 한편, 포토 공정으로 상기 지지 캐리어 상에 얼라인 마크를 위한 패턴 형성 후 상기 패턴을 메탈 소재로 채움으로써, 양각 형태로 형성할 수도 있다.The alignment mark may be formed in a negative shape by dry or wet etching, or by forming a trench by etching the support carrier with a laser. In addition, the trench may be formed by etching the support carrier by dry or wet etching, or by laser, and may be formed by filling part or all of the trench with a metal material. Alternatively, the trench may be formed by etching the support carrier by dry or wet etching, or by laser, by forming a metal material on the entire surface of the support carrier, and then planarizing the damascene process. On the other hand, by forming a pattern for the alignment mark on the support carrier in a photo process by filling the pattern with a metal material, it may be formed in an embossed form.

도 14d를 참조하면, 분리된 제1 칩들(100) 각각을 지지 캐리어(900) 상에 접착 부재(920)를 이용하여 접착한다. 제1 칩들(100)은 제1 연결 부재(140)가 지지 캐리어(900)를 향하도록 접착될 수 있다. 한편, 제1 칩들(100)을 지지 캐리어(900) 상에 접착하기 전에 제1 칩들(100) 하면에 접착되어 있던 접착 부재(820)가 제거될 수 있다.Referring to FIG. 14D, each of the separated first chips 100 may be adhered to the support carrier 900 by using an adhesive member 920. The first chips 100 may be bonded so that the first connection member 140 faces the support carrier 900. Meanwhile, the adhesive member 820 adhered to the lower surfaces of the first chips 100 may be removed before the first chips 100 are adhered to the support carrier 900.

제1 칩들(100)은 지지 캐리어(900) 상에 소정 간격(d)을 가지고 배열되어 접착될 수 있는데, 소정 간격(d)은 최종적으로 형성되는 반도체 패키지의 사이즈를 고려하여 적절히 선택될 수 있다.The first chips 100 may be arranged and bonded with a predetermined distance d on the support carrier 900. The predetermined distance d may be appropriately selected in consideration of the size of the semiconductor package to be finally formed. .

본 실시예에서 제1 칩들(100)은 임의의 간격을 가지고 지지 캐리어 상에 배치됨으로써, 종래 기저 캐리어의 스크라이브 라인의 폭에 의해 제한되었던 언더필 공정 및 소잉 공정의 어려움을 해결할 수 있고, 또한 반도체 패키지 완성 후, 칩 측면의 실리콘이 외부에 노출됨으로써 발생하는 오염, 파손, 계면 박리 등을 통한 물리적 손상을 방지할 수 있다. 결과적으로, 반도체 패키지 내의 칩들의 신뢰성을 확보할 수 있다.In this embodiment, the first chips 100 are disposed on the support carrier at random intervals, thereby solving the difficulties of the underfill process and the sawing process, which were limited by the width of the scribe line of the conventional base carrier, and also the semiconductor package. After completion, physical damage through contamination, breakage, interfacial peeling, etc. caused by exposure of silicon on the chip side to the outside can be prevented. As a result, the reliability of the chips in the semiconductor package can be ensured.

도 14e를 참조하면, 제1 칩들(100) 각각의 상면으로 제2 칩(200)을 적층하여 적층 칩(1100)을 형성한다. 적층은 제2 칩(200)의 제2 연결 부재(240)를 제1 칩(100)의 상부 패드(170) 상에 열 압착 방법을 통해 접착함으로써 이루어질 수 있다. 한편, 제2 칩(200)의 적층은 도 15a 내지 15c에서 확인할 수 있듯이 접착 부재를 사용하여 이루어질 수도 있다.Referring to FIG. 14E, the stacked chip 1100 is formed by stacking the second chip 200 on the upper surface of each of the first chips 100. The stacking may be performed by bonding the second connection member 240 of the second chip 200 to the upper pad 170 of the first chip 100 through a thermocompression bonding method. Meanwhile, the stacking of the second chip 200 may be performed using an adhesive member as shown in FIGS. 15A to 15C.

제2 칩들(200) 역시 어느 하나의 기저 웨이퍼를 분리하여 획득할 수 있으며, 이러한 제2 칩들(200)에는 TSV가 형성되지 않을 수 있다. 그러나 도 7의 반도체 패키지 등에서와 같이 제2 칩들(200) 내에 TSV가 형성될 수도 있다. 그에 따라, 제2 칩들(200)은 제1 칩(100)과 동일한 기저 웨이퍼로부터 분리하여 획득한 칩일 수도 있다.The second chips 200 may also be obtained by separating any one of the base wafers, and TSVs may not be formed in the second chips 200. However, TSVs may be formed in the second chips 200 as in the semiconductor package of FIG. 7. Accordingly, the second chips 200 may be chips obtained by separating from the same base wafer as the first chip 100.

도 14f를 참조하면, 각 적층 칩(1100)의 제1 칩(100)과 제2 칩(200)의 연결 부분을 채우는 언더필(310)을 형성한다. 언더필(310)은 제1 칩(100)과 제2 칩(200)의 연결 부분만을 채울 수도 있지만, 도시된 바와 같이 제1 칩(100)과 제2 칩(200)의 연결 부분을 채우면서 제1 칩(100)의 측면을 감싸도록 형성될 수도 있다.Referring to FIG. 14F, an underfill 310 is formed to fill a connection portion between the first chip 100 and the second chip 200 of each stacked chip 1100. The underfill 310 may fill only the connecting portion of the first chip 100 and the second chip 200, but fills the connecting portion of the first chip 100 and the second chip 200, as shown. 1 may be formed to surround the side of the chip (100).

한편, 언더필(310)이 제1 칩을 둘러싸는 경우, 언더필(310)은 인접하는 다른 적층 칩의 제1 칩을 둘러싸는 언더필과 소정 간격을 가지도록 형성될 수 있다. 그러나 언더필(310)은 인접하는 언더필과 겹쳐지도록 형성될 수도 있다. 이와 같이 겹쳐지도록 형성되는 경우에, 반도체 패키지 완성 후에, 도 5와 같이 언더필이 측면으로 노출될 수 있다.Meanwhile, when the underfill 310 surrounds the first chip, the underfill 310 may be formed to have a predetermined distance from the underfill surrounding the first chip of another adjacent stacked chip. However, the underfill 310 may be formed to overlap with the adjacent underfill. In this case, when the semiconductor package is formed to overlap, the underfill may be exposed to the side as shown in FIG. 5 after completion of the semiconductor package.

본 실시예에서 언더필(310)은 하부 방향으로 넓어지는 형태를 가지도록 형성되었지만, 이에 한정되지 않고 다양한 형태로 형성될 수 있음은 물론이다. 예컨대, 언더필(310)은 상부와 하부가 거의 동일한 사이즈로 형성될 수도 있다.In the present embodiment, the underfill 310 is formed to have a shape that widens in the lower direction, but is not limited thereto and may be formed in various forms. For example, the underfill 310 may be formed in the same size as the top and bottom.

한편, MUF 공정을 이용하는 경우에는 본 단계의 언더필 공정은 생략될 수 있다.On the other hand, when the MUF process is used, the underfill process of this step may be omitted.

도 14g를 참조하면, 지지 캐리어(900) 상에 접착된 적층 칩들(1100)을 밀봉하는 밀봉재(300b)를 형성한다. 밀봉재(300b)가 형성됨으로써, 지지 캐리어(900) 상의 적층 칩들(1100)과 밀봉재(300b)는 반도체 패키지 복합체(1200)를 구성할 수 있다. 밀봉재(300b)는 각 적층 칩들(1100)의 제1 및 제2 칩(100, 200)의 측면들 및 상면들을 밀봉할 수 있다.Referring to FIG. 14G, a sealant 300b may be formed to seal the stacked chips 1100 bonded on the support carrier 900. As the sealing material 300b is formed, the stacked chips 1100 and the sealing material 300b on the support carrier 900 may constitute the semiconductor package composite 1200. The encapsulant 300b may seal side surfaces and upper surfaces of the first and second chips 100 and 200 of the stacked chips 1100.

도 14h를 참조하면, 밀봉재(300b) 상면을 그라인딩하여, 적층 칩들(1100) 각각의 제2 칩(200)의 상면을 노출시킬 수 있다. 제2 칩(200)에 TSV가 형성되지 않은 경우에, 제2 칩(200) 상면은, 집적 회로층이 형성되지 않는 반도체 기판의 제2 면일 수 있고, 그에 따라, 반도체 기판의 제2 면의 실리콘이 외부로 노출될 수 있다.Referring to FIG. 14H, the upper surface of the second chip 200 of each of the stacked chips 1100 may be exposed by grinding the upper surface of the sealing material 300b. When no TSV is formed on the second chip 200, the upper surface of the second chip 200 may be the second surface of the semiconductor substrate on which the integrated circuit layer is not formed, and thus, the second surface of the semiconductor substrate may be Silicon may be exposed to the outside.

본 공정은 최종적인 반도체 패키지를 박형화하기 위하여 실시되는 공정으로 경우에 따라, 생략될 수도 있다. 또한, 그라인딩을 수행하는 경우에도 제2 칩(200)의 상면이 노출되지 않도록 그라인딩을 수행할 수도 있다.This process is a process performed to thin the final semiconductor package, and may be omitted in some cases. In addition, even when grinding is performed, grinding may be performed so that the top surface of the second chip 200 is not exposed.

도 14i 및 14j를 참조하면, 지지 캐리어(900)를 반도체 패키지 복합체(1200)로부터 분리하고, 접착 부재(920)를 반도체 패키지 복합체(1200)에서 제거함으로써, 적층 칩들(1100) 각각의 제1 칩(100)의 제1 연결 부재(140)가 외부로 노출될 수 있다. 한편, 밀봉재(300)의 하면과 제1 칩(100)의 하면은 동일 수평면을 구성할 수 있고, 그에 따라 제1 칩(100)의 제1 연결 부재(140)는 수평면에서 돌출되는 구조로 노출될 수 있다.Referring to FIGS. 14I and 14J, the first carrier of each of the stacked chips 1100 may be separated by separating the support carrier 900 from the semiconductor package composite 1200 and removing the adhesive member 920 from the semiconductor package composite 1200. The first connection member 140 of 100 may be exposed to the outside. On the other hand, the lower surface of the sealing material 300 and the lower surface of the first chip 100 may constitute the same horizontal surface, whereby the first connecting member 140 of the first chip 100 is exposed in a structure protruding from the horizontal surface Can be.

한편, 본 실시예에서 지지 캐리어(900)와 접착 부재(920) 나누어 제거되었지만, 경우에 따라, 지지 캐리어(900)와 접착 부재(920)는 동시에 제거될 수도 있다. 예컨대, 지지 캐리어(900)는 투명한 재질, 예컨대 유리 기판으로 형성되고, 접착 부재(920)가 UV 필름으로 형성된 경우, UV 조사에 의해 지지 캐리어(900)와 접착 부재가 동시에 반도체 패키지 복합체(1200)에서 분리될 수 있다.Meanwhile, in the present embodiment, the support carrier 900 and the adhesive member 920 are divided and removed, but in some cases, the support carrier 900 and the adhesive member 920 may be simultaneously removed. For example, when the support carrier 900 is formed of a transparent material, for example, a glass substrate, and the adhesive member 920 is formed of a UV film, the support carrier 900 and the adhesive member are simultaneously formed by the semiconductor package composite 1200 by UV irradiation. Can be separated from.

도 14k를 참조하면, 반도체 패키지 복합체(1200)의 제2 면, 즉 제1 칩(100)의 제1 연결 부재(140)가 노출되는 제1 면에 대향하는 제2 면에 지지 기판(950)을 접착 부재(952)를 통해 접착한다. 여기서, 지지 기판(950)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있고, 접착 부재(952)는 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 본 실시예에서, 지지 기판(950)은 유리 기판으로 형성될 수 있고, 접착 부재는 UV 필름으로 형성될 수 있다.Referring to FIG. 14K, the support substrate 950 is provided on a second surface of the semiconductor package composite 1200, that is, on a second surface opposite to the first surface on which the first connection member 140 of the first chip 100 is exposed. Is bonded through the adhesive member 952. Here, the support substrate 950 may be formed of silicon, germanium, silicon-germanium, gallium arsenide (GaAs), glass, plastic, ceramic substrate, and the like, and the adhesive member 952 may be formed of NCF, ACF, UV film, and instantaneous. It may be formed of an adhesive, a thermosetting adhesive, a laser curable adhesive, an ultrasonic curable adhesive, an NCP. In this embodiment, the support substrate 950 may be formed of a glass substrate, and the adhesive member may be formed of a UV film.

도 14l을 참조하면, 지지 기판(950)을 이용하여, 적층 칩(1100) 각각에 대한 EDS(Electrical Die Sorting) 테스트를 수행한다. EDS 테스트는 프로브 카드(1500) 등을 이용하여 수행할 수 있다. 프로브 카드(1500)에는 몸체부(1520) 및 단자 핀(1510)을 포함할 수 있다. 단자 핀(1510)은 예컨대 포고 핀들일 수 있다. 이러한 포고 핀들이 대응하는 제1 연결 부재(140)에 콘택되고 전기적 신호가 인가됨으로써 EDS 테스트가 수행될 수 있다. Referring to FIG. 14L, an electrical die sorting (EDS) test is performed on each of the stacked chips 1100 using the support substrate 950. The EDS test may be performed using the probe card 1500 or the like. The probe card 1500 may include a body portion 1520 and a terminal pin 1510. The terminal pin 1510 may be pogo pins, for example. These pogo pins may be contacted to the corresponding first connection member 140 and an electrical signal may be applied to the EDS test.

EDS 테스트를 통해 적층 칩(1100)의 양호 또는 불량 여부를 판단한다. 이와 같이 적층 칩(1100)의 EDS 테스트를 통해 양호 또는 불량 여부가 판단되고 불량에 속하는 적층 칩(1100) 또는 반도체 패키지(1000)는 폐기되게 된다. 따라서, 본 실시예의 반도체 패키지는 EDS 테스트를 통과한 칩들이 적층된 패키지이다. 그에 따라, 본 실시예의 반도체 패키지는 KGDS(Known Good Die Stack) 패키지로 부를 수 있다.The EDS test determines whether the stacked chip 1100 is good or bad. As described above, it is determined whether the stacked chip 1100 is good or bad through the EDS test, and the stacked chip 1100 or the semiconductor package 1000 belonging to the defective is discarded. Therefore, the semiconductor package according to the present embodiment is a package in which chips having passed the EDS test are stacked. Accordingly, the semiconductor package of the present embodiment may be referred to as a known good die stack (KGDS) package.

도 14m을 참조하면, EDS 테스트 후, 반도체 패키지 복합체(1200)를 소잉하여 각각의 반도체 패키지(1000)로 분리한다. 여기서, 소잉은 반도체 패키지 복합체(1200)에 대해서만 수행된다. 한편, 접착 부재(952)는 소잉에 의해 일부가 제거될 수도 있다. 여기서, S2는 소잉에 의해 분리된 부분을 지칭한다.Referring to FIG. 14M, after the EDS test, the semiconductor package composite 1200 is sawed and separated into respective semiconductor packages 1000. Here, sawing is performed only for the semiconductor package composite 1200. On the other hand, part of the adhesive member 952 may be removed by sawing. Here, S2 refers to the part separated by sawing.

도 14n을 참조하면, 지지 기판(950) 및 접착 부재(952)를 제거함으로써, 각각의 반도체 패키지(1000)를 완성한다. 여기서, 지지 기판(950) 및 접착 부재(952)제거는 순차적으로 수행될 수도 있고, 전술한 바와 같이 동시에 수행될 수도 있다.Referring to FIG. 14N, each semiconductor package 1000 is completed by removing the support substrate 950 and the adhesive member 952. Here, the removal of the support substrate 950 and the adhesive member 952 may be performed sequentially, or may be performed simultaneously as described above.

본 실시예의 반도체 제조 방법에 따르면, 기저 웨이퍼의 제1 칩들이 지지 캐리어 상에 충분한 간격을 가지고 배치 및 접착되고, 그 후 일련의 공정을 통해 반도체 패키지가 형성될 수 있다. 그에 따라, 제1 칩들 간의 충분한 간격에 기초하여도 14m의 반도체 패키지 분리 공정에서 충분한 소잉 폭을 가지고 반도체 패키지들을 분리할 수 있고, 또한 제1 칩들이 지지 캐리어에 소정 간격을 가지고 배치되고 차후에 그러한 간격을 밀봉재 또는 언더필이 채움으로써, 소잉 공정 후, 제1 및 제2 칩들의 측면이 외부로 노출되지 않을 수 있다,According to the semiconductor manufacturing method of the present embodiment, the first chips of the base wafer are placed and bonded at sufficient intervals on the support carrier, and then a semiconductor package can be formed through a series of processes. Thus, based on the sufficient spacing between the first chips, it is possible to separate the semiconductor packages with a sufficient sawing width in the semiconductor package separation process of 14 m, and also the first chips are arranged at a predetermined spacing in the support carrier and subsequently such spacing By filling the sealant or underfill, the sides of the first and second chips may not be exposed to the outside after the sawing process,

결국, 본 실시예의 반도체 제조 방법에 따르면, 종래 기저 캐리어의 스크라이브 라인의 폭에 의해 제한되었던 언더필 공정 및 소잉 공정의 어려움을 해결할 수 있고, 또한 반도체 패키지 완성 후, 칩 측면의 실리콘이 외부에 노출됨으로써 발생하는 오염, 파손, 계면 박리 등의 물리적 손상을 방지할 수 있다. 결과적으로, 반도체 패키지 내의 칩들의 신뢰성을 확보할 수 있다.
As a result, according to the semiconductor manufacturing method of the present embodiment, it is possible to solve the difficulties of the underfill process and the sawing process, which have been limited by the width of the scribe line of the conventional base carrier. It is possible to prevent physical damage such as contamination, breakage, and interface peeling that occur. As a result, the reliability of the chips in the semiconductor package can be ensured.

도 15a 내지 15c는 본 발명의 일부 실시예에 따른 CoC 구조의 반도체 패키지 제조방법을 보여주는 단면도로서, 도 15a는 도 14a에 대응하며, 도 15b는 14d에 대응하며, 도 15c는 도 14e 및 도 14f에 대응될 수 있다.15A to 15C are cross-sectional views illustrating a method of manufacturing a semiconductor package having a CoC structure in accordance with some embodiments of the present invention. FIG. 15A corresponds to FIG. 14A, FIG. 15B corresponds to 14D, and FIG. 15C corresponds to FIGS. 14E and 14F. May correspond to.

도 15a를 참조하면, 기저 웨이퍼(10a)는 상면으로 보호층(160)과 상부 패드(170)를 덮는 접착 부재(320)를 포함할 수 있다. 접착 부재(320)는 NCF, 또는 ACF일 수 있고, 본 실시예에서는 NCF를 채용할 수 있다.Referring to FIG. 15A, the base wafer 10a may include an adhesive member 320 covering an upper surface of the protective layer 160 and the upper pad 170. The adhesive member 320 may be NCF or ACF, and in this embodiment, NCF may be employed.

이러한 접착 부재(320)는 도 13f에서 보호층(160) 및 상부 패드(170) 형성 후, 지지 기판(700) 분리 전에, 기저 웨이퍼 전면으로 NCF를 접착함으로써 형성될 수 있다.The adhesive member 320 may be formed by bonding the NCF to the entire surface of the base wafer after forming the protective layer 160 and the upper pad 170 in FIG. 13F and before separating the supporting substrate 700.

도 15b를 참조하면, 기저 웨이퍼(10a)를 소잉하여 제1 칩들(100)을 분리한 후, 제1 칩들(100) 각각을 지지 캐리어(900) 상에 접착 부재(920)를 통해 접착시킨다. 도시된 바와 같이 제1 칩들(100) 각각의 상부에는 접착 부재(320), 예컨대 NCF가 부착되어 있다.Referring to FIG. 15B, after the first wafers 100 are separated by sawing the base wafer 10a, each of the first chips 100 is bonded to the support carrier 900 through the adhesive member 920. As illustrated, an adhesive member 320, for example, an NCF, is attached to an upper portion of each of the first chips 100.

도 15c를 참조하면, 제1 칩들(100) 각각의 상면으로 제2 칩(200)을 적층하여 적층 칩(1100a)을 형성한다. 제2 칩(200)의 적층은 제1 칩(100) 상면으로 접착 부재(320)의 존재로 인해, 제2 칩(200)의 제2 연결 부재(240)를 제1 칩(100)의 상부 패드(170)에 압착하여 이루어질 수 있다. 기존, 범프나 솔더에 의한 열 압착의 경우에, 열에 의한 칩들의 휨 문제가 발생하여, 다수의 칩을 적층하는 데에 한계가 있었다. 그러나 본 실시예와 같이, NCF를 이용하는 경우에 단순히 압착만을 이용하기 때문에 휨 발생을 억제되어 많은 수의 칩을 적층할 수 있다.Referring to FIG. 15C, the stacked chip 1100a is formed by stacking the second chip 200 on the top surface of each of the first chips 100. In the stacking of the second chip 200, the second connecting member 240 of the second chip 200 may be moved over the first chip 100 due to the presence of the adhesive member 320 on the upper surface of the first chip 100. The pad 170 may be pressed. Conventionally, in the case of thermal compression by bumps or solders, a warpage problem of chips due to heat occurs, and there is a limit in stacking a plurality of chips. However, as in the present embodiment, when only NCF is used, since only compression is used, warpage is suppressed and a large number of chips can be stacked.

한편, NCF를 이용하는 경우에, NCF가 언더필과 같은 기능을 수행할 수 있으므로, 도 14f에서와 같은 별도의 언더필 공정을 수행할 필요가 없다.
On the other hand, when using the NCF, since the NCF may perform the same function as the underfill, there is no need to perform a separate underfill process as in FIG. 14F.

도 16은 도 11의 반도체 패키지를 형성하기 위하여, 도 15a 내지 15c 중 도 15c에 대응되는 단계를 보여주는 단면도이다.16 is a cross-sectional view illustrating a step corresponding to FIG. 15C of FIGS. 15A to 15C to form the semiconductor package of FIG. 11.

도 16을 참조하면, 본 실시예에서는 제1 칩들(100) 각각의 상부로 적어도 3개의 칩을 적층 한다. 여기서, 칩들 간의 적층 부분은 NCF와 같은 접착 부재(320)로 채워질 수 있다. 전술한 바와 같이, NCF를 이용하는 경우 4개 이상의 칩들의 적층도 용이하게 수행할 수 있고, 또한 휨 문제가 해결되어 그 신뢰성도 보장할 수 있다.Referring to FIG. 16, at least three chips are stacked on top of each of the first chips 100. Here, the stacked portion between the chips may be filled with an adhesive member 320 such as NCF. As described above, in the case of using the NCF, stacking of four or more chips can be easily performed, and the warpage problem can be solved to ensure the reliability thereof.

본 도면에서, 제2 칩(200) 상에 접착 부재(320)만 도시되어 있지만, 이는 도 11에서와 마찬가지로, 칩 단위로 도면을 도시하기 위한 것이고, 실제로는 접착 패드(320) 부분에서 제2 칩(200)의 상부 패드(270)와 그 위층의 칩의 연결 부재가 연결될 수 있다. 또한, 접착 부재(320)는 최상부의 칩(Nth_chip) 상면에는 형성되지 않을 수 있다.
In this figure, only the adhesive member 320 is shown on the second chip 200, but this is for the purpose of showing the drawings in units of chips as in FIG. The upper pad 270 of the chip 200 and the connection member of the chip on the upper layer may be connected. In addition, the adhesive member 320 may not be formed on an upper surface of the chip Nth_chip.

도 17 내지 19는 본 발명의 일부 실시예들에 따른 CoC 구조의 반도체 패키지에 대한 단면도들이다.17 to 19 are cross-sectional views of a semiconductor package having a CoC structure in accordance with some embodiments of the present invention.

도 17을 참조하면, 본 실시예의 반도체 패키지(10000)는 메인 칩(2000) 및 상부 반도체 패키지(1000)를 포함할 수 있다.Referring to FIG. 17, the semiconductor package 10000 of the present embodiment may include a main chip 2000 and an upper semiconductor package 1000.

상부 반도체 패키지(1000)는 도 1의 반도체 패키지(1000)와 동일할 수 있다. 그에 따라, 상부 반도체 패키지(1000)의 각 구성부분에 대한 설명은 생략하거나 간략하게 기술한다.The upper semiconductor package 1000 may be the same as the semiconductor package 1000 of FIG. 1. Accordingly, description of each component of the upper semiconductor package 1000 will be omitted or briefly described.

메인 칩(2000)은 상부 반도체 패키지(1000) 내에 포함된 제1 및 제2 칩(100, 200) 보다는 사이즈가 더 클 수 있다. 예컨대, 메인 칩(2000)의 수평 단면의 사이즈는 상부 반도체 패키지(1000)의 전체 수평 단면 사이즈, 즉 밀봉재(300)를 포함한 수평 단면의 사이즈와 동일할 수 있다. 한편, 상부 반도체 패키지(1000)는 접착 부제(2400)를 통해 메인 칩(2000)에 실장될 수 있다. 그에 따라, 상부 반도체 패키지(1000)의 밀봉재(300) 및 언더필(310)의 하면은 메인 칩(2000)의 외곽 부분에 접착 부제(2400)를 통해 접착될 수 있다.The main chip 2000 may be larger than the first and second chips 100 and 200 included in the upper semiconductor package 1000. For example, the size of the horizontal cross section of the main chip 2000 may be equal to the size of the entire horizontal cross section of the upper semiconductor package 1000, that is, the size of the horizontal cross section including the sealing material 300. The upper semiconductor package 1000 may be mounted on the main chip 2000 through the adhesive subsidiary 2400. Accordingly, the lower surface of the sealing material 300 and the underfill 310 of the upper semiconductor package 1000 may be adhered to the outer portion of the main chip 2000 through the adhesive subsidiary 2400.

메인 칩(2000)은 메모리 칩과 유사하게, 바디층(2100), 하부 절연층(2200), 패시베이션층(2300), TSV(2500), 제3 연결 부재(2600), 보호층(2750) 및 상부 패드(2700)를 포함할 수 있다. 하부 절연층(2200) 및 패시베이션층(2300) 내의 집적 회로층, 다층 배선 패턴은 메인 칩의 종류에 따라 다르게 형성될 수 있다. 메인 칩(2000)은 로직 칩, 예컨대, 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.The main chip 2000 is similar to a memory chip, and includes a body layer 2100, a lower insulating layer 2200, a passivation layer 2300, a TSV 2500, a third connection member 2600, a protective layer 2750, and the like. The upper pad 2700 may be included. The integrated circuit layer and the multilayer wiring pattern in the lower insulating layer 2200 and the passivation layer 2300 may be formed differently according to the type of the main chip. The main chip 2000 may be a logic chip, for example, a central processing unit (CPU), a controller, an application specific integrated circuit (ASIC), or the like.

한편, TSV(2500) 및 그에 대응하는 상부 패드(2700)의 개수는 메인 칩(2000)으로 적층되는 상부 반도체 패키지(1000)의 제1 칩(100)의 제1 연결 부재(140)에 대응하는 개수로 형성될 수 있다. 경우에, 다른 개수 예컨대, 제1 연결 부재(140)보다 많은 개수의 TSV(2500)가 형성될 수 있다. Meanwhile, the number of the TSVs 2500 and the upper pads 2700 corresponding thereto corresponds to the first connection member 140 of the first chip 100 of the upper semiconductor package 1000 stacked on the main chip 2000. It can be formed in a number. In this case, a larger number of TSVs 2500 may be formed than other numbers, for example, the first connection member 140.

메인 칩(2000)의 하면에 형성되는 제3 연결 부재(2600)는 범프 패드(2610) 및 범프(2620)를 포함할 수 있고, 개수가 TSV(2500)보다 작을 수 있다. 그에 따라, 대응되는 제3 연결 부재(2600)가 없는 TSV(2500)의 경우는 다층 배선 패턴을 통해 하나의 제3 연결 부재(2600)에 합쳐 연결될 수 있다. The third connection member 2600 formed on the bottom surface of the main chip 2000 may include a bump pad 2610 and a bump 2620, and the number thereof may be smaller than that of the TSV 2500. Accordingly, in the case of the TSV 2500 without the corresponding third connection member 2600, the TSV 2500 may be connected to one third connection member 2600 through a multi-layered wiring pattern.

한편, 메인 칩(2000)에 형성된 제3 연결 부재(2600)는 상부 반도체 패키지(1000)의 제1 연결 부재(140)보다는 사이즈가 크다. 이는 메인 칩(2000)이 실장되는, 보드 기판(미도시)에 형성된 배선이 규격화되어 있거나 보드 기판의 물질적 특성(예를 들어, 플라스틱)을 이유로 하여 조밀화하기 어려운 한계가 있기 때문이다. 이런 이유로, 앞서 TSV(2500)의 모두가 제3 연결 부재(2600) 각각으로 대응되지 않을 수 있다.
Meanwhile, the third connection member 2600 formed on the main chip 2000 is larger in size than the first connection member 140 of the upper semiconductor package 1000. This is because the wiring formed on the board substrate (not shown) on which the main chip 2000 is mounted is standardized or has difficulty in densification due to the physical properties (eg, plastic) of the board substrate. For this reason, all of the TSVs 2500 may not correspond to each of the third connection members 2600.

도 18의 실시예에 따른 반도체 패키지(10000a)는 상부 반도체 패키지 부분을 제외하고 도 17의 반도체 패키지(10000)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 17의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.The semiconductor package 10000a according to the embodiment of FIG. 18 may have a structure similar to that of the semiconductor package 10000 of FIG. 17 except for the upper semiconductor package portion. Accordingly, for convenience of description, parts described in the description of FIG. 17 will be omitted or briefly described.

도 18을 참조하면, 본 실시예에의 반도체 패키지(10000a)에서, 상부 반도체 패키지(1000a)는 도 2의 반도체 패키지(1000a)와 동일할 수 있다. 그에 따라, 상부 반도체 패키지(1000a)의 제1 칩(100)과 제2 칩(200)의 연결 부분은 접착 부재(320) 예컨대, NCF로 채워질 수 있다.
Referring to FIG. 18, in the semiconductor package 10000a of the present embodiment, the upper semiconductor package 1000a may be the same as the semiconductor package 1000a of FIG. 2. Accordingly, the connecting portion of the first chip 100 and the second chip 200 of the upper semiconductor package 1000a may be filled with the adhesive member 320, for example, an NCF.

도 19의 실시예에 따른 반도체 패키지(10000b)는 상부 반도체 패키지와 메인 칩의 연결 부분을 제외하고 도 18의 반도체 패키지(10000)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 18의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.The semiconductor package 10000b according to the embodiment of FIG. 19 may have a structure similar to that of the semiconductor package 10000 of FIG. 18 except for a connection portion between the upper semiconductor package and the main chip. Accordingly, for convenience of description, parts described in the description of FIG. 18 are omitted or briefly described.

도 19를 참조하면, 본 실시예에의 반도체 패키지(10000b)에서, 상부 반도체 패키지(1000)와 메인 칩(2000)의 연결 부분은 언더필(2800)이 채워질 수 있다. 한편, 언더필을 이용하는 경우 상부 반도체 패키지(1000)는 메인 칩(2000)에 열 압착 방법, 예컨대, 제1 칩(100)의 제1 연결 부재(140)를 메인 칩(2000)의 상부 패드(2700)에 열 압착 방법으로 적층함으로써, 실장될 수 있다.
Referring to FIG. 19, in the semiconductor package 10000b according to the present embodiment, the underfill 2800 may be filled in the connection portion between the upper semiconductor package 1000 and the main chip 2000. Meanwhile, when the underfill is used, the upper semiconductor package 1000 uses a thermocompression bonding method on the main chip 2000, for example, the first connection member 140 of the first chip 100, and the upper pad 2700 of the main chip 2000. ) Can be mounted by laminating by thermal compression method.

도 20 및 21은 본 발명의 일부 실시예들에 따른 CoC 구조의 반도체 패키지에 대한 단면도들이다.20 and 21 are cross-sectional views of a semiconductor package having a CoC structure in accordance with some embodiments of the present invention.

도 20을 참조하면, 본 실시예의 반도체 패키지(20000)는 보드 기판(3000), 메인 칩(2000), 상부 반도체 패키지(1000), 언더필(4000) 및 제2 밀봉재(5000)를 포함할 수 있다.Referring to FIG. 20, the semiconductor package 20000 of the present embodiment may include a board substrate 3000, a main chip 2000, an upper semiconductor package 1000, an underfill 4000, and a second sealing material 5000. .

상부 반도체 패키지(1000)와 메인 칩(2000)은 도 17에서 설명한 구조와 동일할 수 있다. 따라서, 상부 반도체 패키지(1000)와 메인 칩(2000)의 구성요소들에 대한 구체적인 설명은 생략한다. 상부 반도체 패키지(1000)와 메인 칩(2000)은 제3 연결 부재(2600)를 통해 보드 기판(3000)에 실장될 수 있다.The upper semiconductor package 1000 and the main chip 2000 may have the same structure as described with reference to FIG. 17. Therefore, detailed descriptions of the components of the upper semiconductor package 1000 and the main chip 2000 will be omitted. The upper semiconductor package 1000 and the main chip 2000 may be mounted on the board substrate 3000 through the third connection member 2600.

보드 기판(3000)은 바디층(3100), 상부 보호층(3200), 하부 보호층(3300), 상부 패드(3400) 및 제4 연결 부재(3500)를 포함할 수 있다. 바디층(3100)에는 다수의 배선 패턴이 형성될 수 있다. 상부 보호층(3200) 및 하부 보호층(3300)은 바디층(3100)을 보호하는 기능을 하는데, 예컨대, 솔더 레지스트일 수 있다. 이러한 보드 기판(3000)은 전술한 바와 같이 규격화되어 있고, 또한 그 사이즈 축소에 한계가 있다. 따라서, 보드 기판(3000)에 대해서는 더 이상의 설명은 생략한다.The board substrate 3000 may include a body layer 3100, an upper protective layer 3200, a lower protective layer 3300, an upper pad 3400, and a fourth connection member 3500. A plurality of wiring patterns may be formed in the body layer 3100. The upper protective layer 3200 and the lower protective layer 3300 serve to protect the body layer 3100, and may be, for example, solder resists. Such a board substrate 3000 is standardized as described above, and there is a limit in size reduction. Therefore, the description of the board substrate 3000 will be omitted.

제2 밀봉재(5000)는 상부 반도체 패키지(1000)와 메인 칩(2000)의 측면과 상면을 밀봉하고, 하면은 보드 기판(3000)의 외곽 부분에 접착될 수 있다. 한편, 언더필(4000)은 메인 칩(2000)과 보드 기판(3000)의 연결부분을 채운다. 본 실시예에서 언더필(4000)이 메인 칩(2000)과 보드 기판(3000)의 연결부분에 형성되었으나, MUF 공정을 통해 제2 밀봉재(5000)가 형성되는 경우에 언더필(4000)은 생략될 수 있다.
The second sealing member 5000 may seal side and top surfaces of the upper semiconductor package 1000 and the main chip 2000, and a bottom surface thereof may be bonded to an outer portion of the board substrate 3000. The underfill 4000 fills the connection portion between the main chip 2000 and the board substrate 3000. In the present embodiment, although the underfill 4000 is formed at the connection portion between the main chip 2000 and the board substrate 3000, the underfill 4000 may be omitted when the second sealing member 5000 is formed through the MUF process. have.

도 21의 실시예에 따른 반도체 패키지(30000)는 메인 칩 부분을 제외하고 도 20의 반도체 패키지(20000)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 20의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.The semiconductor package 30000 according to the exemplary embodiment of FIG. 21 may have a structure similar to that of the semiconductor package 20000 of FIG. 20 except for a main chip portion. Accordingly, for convenience of description, parts described in the description of FIG. 20 will be omitted or briefly described.

도 21을 참조하면, 본 실시예의 반도체 패키지(30000)는 메인 칩 대신에 인터포저(6000, interposer)를 포함할 수 있다. 그에 따라, 상부 반도체 패키지(1000)가 인터포저(6000)에 실장되고, 다시 인터포저(6000)가 보드 기판(3000)에 실장될 수 있다.Referring to FIG. 21, the semiconductor package 30000 of the present embodiment may include an interposer 6000 instead of a main chip. Accordingly, the upper semiconductor package 1000 may be mounted on the interposer 6000, and the interposer 6000 may be mounted on the board substrate 3000.

인터포저(6000)는 바디층(6100), TSV(6200), 상부 패드(6300), 상부 절연층(6400), 배선층(65000), 배선 패드(6600) 및 제3 연결 부재(6700)를 포함할 수 있다. 이러한 인터포저(6000)는 미세화되는 상부 반도체 패키지(1000)를 보드 기판(3000)에 실장할 수 있도록 하는 매개체 기능을 한다.The interposer 6000 includes a body layer 6100, a TSV 6200, an upper pad 6300, an upper insulating layer 6400, a wiring layer 6500, a wiring pad 6600, and a third connection member 6700. can do. The interposer 6000 serves as a medium for mounting the upper semiconductor package 1000 to be miniaturized on the board substrate 3000.

바디층(6100)은 단순히 지지 기판과 같은 부분으로서, 예컨대, 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 등으로 형성될 수 있다. TSV(6200)는 바디층(6100)을 관통하여 형성되며, 각 단부는 상부 패드(6300)와 제3 연결 부재(6700)에 연결될 수 있다. 제3 연결 부재(6700)는 범프 패드(6710) 및 범프(6720)를 포함할 수 있다.The body layer 6100 is simply a portion such as a support substrate, and may be formed of, for example, silicon, glass, ceramic, plastic, or the like. The TSV 6200 is formed through the body layer 6100, and each end of the TSV 6200 may be connected to the upper pad 6300 and the third connection member 6700. The third connection member 6700 may include a bump pad 6710 and a bump 6720.

상부 절연층(6400)은 바디층(6100) 및 상부 패드(6300) 상으로 형성되며, 절연물질, 예컨대 산화물 또는 질화물로 형성될 수 있다. The upper insulating layer 6400 is formed on the body layer 6100 and the upper pad 6300, and may be formed of an insulating material, for example, an oxide or a nitride.

배선층(6500)은 상부 절연층(6400) 내에 형성되며, 상부 패드(6300)를 배선 패드(6600)에 전기적으로 연결하는 기능을 한다. 배선층(6500)의 구조에 대해서는 도 22에서 좀더 상세히 기술한다.The wiring layer 6500 is formed in the upper insulating layer 6400 and functions to electrically connect the upper pad 6300 to the wiring pad 6600. The structure of the wiring layer 6500 will be described in more detail with reference to FIG. 22.

배선 패드(6600)는 상부 절연층(6400) 상에 형성되며, 제1 칩의 제1 연결 부재(140)에 대응하는 개수로 형성될 수 있다. 한편, TSV(6200), 및 상부 패드(6300), 및 제3 연결 부재(6700)들 사이의 간격은 배선 패드(6600) 보다 클 수 있다. 이는 앞서 도 17의 메인 칩에 설명한 바와 같이 하부의 보드 기판(3000) 규격화되어 그에 맞추어 TSV(6200), 및 상부 패드(6300), 및 제3 연결 부재(6700)가 형성되기 때문이다. 상부 패드(6300)와 배선 패드(6600)의 간격 불균형은 배선층(6500)을 통해 해결될 수 있다.
The wiring pad 6600 may be formed on the upper insulating layer 6400, and may be formed in a number corresponding to the first connection member 140 of the first chip. The gap between the TSV 6200, the upper pad 6300, and the third connection members 6700 may be greater than the wiring pad 6600. This is because, as described above with reference to the main chip of FIG. 17, the lower board substrate 3000 is standardized to form the TSV 6200, the upper pad 6300, and the third connection member 6700. The gap imbalance between the upper pad 6300 and the wiring pad 6600 may be solved through the wiring layer 6500.

도 22는 도 21의 반도체 패키지에서 점선의 타원(A) 표시된 인터포저 부분을 확대하여 보여주는 단면도이다.FIG. 22 is an enlarged cross-sectional view of an interposer portion indicated by an ellipse A of dotted lines in the semiconductor package of FIG. 21.

도 22를 참조하면, 상부 절연층(6400)은 내부에 배선층(6500)을 포함할 수 있다. 상부 패드(6300)는 TSV(6200)와 전기적으로 및/또는 물리적으로 연결될 수 있다. 또한, 배선 패드(6600)는 제1 칩(100)의 제1 연결 부재(140)와 전기적으로 및/또는 물리적으로 연결될 수 있다. 배선층(6500)은 배선 패드(6600)와 상부 패드(6300)를 전기적으로 연결할 수 있다. Referring to FIG. 22, the upper insulating layer 6400 may include a wiring layer 6500 therein. The upper pad 6300 may be electrically and / or physically connected to the TSV 6200. In addition, the wiring pad 6600 may be electrically and / or physically connected to the first connection member 140 of the first chip 100. The wiring layer 6500 may electrically connect the wiring pad 6600 and the upper pad 6300.

배선 패드(6600)는 상부 패드(6300)에 비하여 밀집되어 배치될 수 있다. 예컨대, 배선 패드(6600)의 간격(d1)은 상부 패드(6300)의 간격(d2)에 비하여 작을 수 있고, 또한 배선 패드(6600)의 간격(d1)은 TSV(6200)의 간격(d3)에 비하여 작을 수 있다. 이러한 경우에는 배선층(6500)은 재배선 패턴으로 기능할 수 있다. The wiring pad 6600 may be denser than the upper pad 6300. For example, the spacing d1 of the wiring pad 6600 may be smaller than the spacing d2 of the upper pad 6300, and the spacing d1 of the wiring pad 6600 may be the spacing d3 of the TSV 6200. It may be smaller than that. In this case, the wiring layer 6500 may function as a redistribution pattern.

또한, 배선 패드(6600)는 상부 패드(6300)에 비하여 작은 크기를 가질 수 있다. 배선 패드(6600)와 상부 패드(6300)는 도전성 물질을 포함할 수 있고, 예컨대, 알루미늄이나 구리 등으로 형성될 수 있다.In addition, the wiring pad 6600 may have a smaller size than the upper pad 6300. The wiring pad 6600 and the upper pad 6300 may include a conductive material, and may be formed of, for example, aluminum or copper.

TSV(6200)은 앞서 제1 칩 등에서 설명한 바와 같이 장벽 금속층(6220) 및 배선 금속층(6210)을 포함할 수 있다. 한편, TSV(6200)과 바디층(6100) 사이에는 스페이서 절연층(6230)이 개재될 수 있다.
The TSV 6200 may include a barrier metal layer 6220 and a wiring metal layer 6210 as described above with respect to the first chip. Meanwhile, a spacer insulating layer 6230 may be interposed between the TSV 6200 and the body layer 6100.

도 23은 본 발명의 일부 실시예에 따른 CoC 구조의 반도체 패키지에 대한 단면도이다.23 is a cross-sectional view of a semiconductor package having a CoC structure in accordance with some embodiments of the present invention.

도 23을 참조하면, 본 실시예에의 반도체 패키지(40000)는 도 21과 유사하나 인터포저(6000) 상에 2개의 상부 반도체 패키지(1000)가 실장될 수 있다. 전술한 바와 같이 인터포저(6000)는 상부 반도체 패키지(1000)를 보드 기판(3000)에 실장할 수 있도록 매개체 기능을 한다.Referring to FIG. 23, the semiconductor package 40000 according to the present exemplary embodiment is similar to FIG. 21, but two upper semiconductor packages 1000 may be mounted on the interposer 6000. As described above, the interposer 6000 functions as a medium to mount the upper semiconductor package 1000 on the board substrate 3000.

본 실시예에서는 2개의 상부 반도체 패키지(1000)가 실장되었으나, 상부 반도체 패키지의 사이즈 축소에 따라 2개 이상의 상부 반도체 패키지(1000)가 인터포저(6000) 상으로 실장될 수 있다.
In the present exemplary embodiment, two upper semiconductor packages 1000 are mounted, but two or more upper semiconductor packages 1000 may be mounted on the interposer 6000 as the size of the upper semiconductor package is reduced.

도 24는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드(7000)를 개략적으로 보여주는 블럭 구성도이다.24 is a block diagram schematically illustrating a memory card 7000 including a semiconductor package according to some embodiments of the present inventive concept.

도 24를 참조하면, 메모리 카드(7000) 내에서 제어기(7100)와 메모리(7200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(7100)에서 명령을 내리면, 메모리(7200)는 데이터를 전송할 수 있다. 제어기(7100) 및/또는 메모리(7200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 메모리(7200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. Referring to FIG. 24, in the memory card 7000, the controller 7100 and the memory 7200 may be arranged to exchange electrical signals. For example, when a command is issued by the controller 7100, the memory 7200 may transmit data. The controller 7100 and / or the memory 7200 may include a semiconductor package according to any one of the embodiments of the present invention. The memory 7200 may include a memory array (not shown) or a memory array bank (not shown).

이러한 카드(7000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
The card 7000 may be a variety of cards, for example a memory stick card, a smart media card (SM), a secure digital (SD), a mini secure digital card (mini) memory device such as a secure digital card (mini SD) or a multi media card (MMC).

도 25는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템(8000)을 개략적으로 보여주는 블럭 구성도이다.25 is a block diagram schematically illustrating an electronic system 8000 including a semiconductor package according to some embodiments of the present disclosure.

도 25를 참조하면, 전자시스템(8000)은 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)를 포함할 수 있다. 전자시스템(8000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. Referring to FIG. 25, the electronic system 8000 may include a controller 8100, an input / output device 8200, a memory 8300, and an interface 8400. The electronic system 8000 may be a mobile system or a system for transmitting or receiving information. The mobile system may be a PDA, a portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player or a memory card. Can be.

제어기(8100)는 프로그램을 실행하고, 전자시스템(8000)을 제어하는 역할을 할 수 있다. 제어기(8100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(8200)는 전자시스템(8000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. The controller 8100 may execute a program and control the electronic system 8000. The controller 8100 may be, for example, a microprocessor, a digital signal processor, a microcontroller, or a similar device. The input / output device 8200 may be used to input or output data of the electronic system 8000.

전자시스템(8000)은 입/출력 장치(8200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(8200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(8300)는 제어기(8100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(8100)에서 처리된 데이터를 저장할 수 있다. 제어기(8100) 및 메모리(8300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 인터페이스(8400)는 상기 시스템(8000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)는 버스(8500)를 통하여 서로 통신할 수 있다. The electronic system 8000 may be connected to an external device, such as a personal computer or a network, using the input / output device 8200 to exchange data with the external device. The input / output device 8200 may be, for example, a keypad, a keyboard, or a display. The memory 8300 may store code and / or data for the operation of the controller 8100 and / or store data processed by the controller 8100. The controller 8100 and the memory 8300 may include a semiconductor package according to any one of the embodiments of the present invention. The interface 8400 may be a data transmission path between the system 8000 and another external device. The controller 8100, the input / output device 8200, the memory 8300, and the interface 8400 may communicate with each other via the bus 8500.

예를 들어, 이러한 전자시스템(8000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
For example, such electronic system 8000 may be a mobile phone, MP3 player, navigation, portable multimedia player (PMP), solid state disk (SSD) or consumer electronics ( household appliances).

도 26은 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용될 수 있는 전자 장치를 보여주는 사시도이다.FIG. 26 is a perspective view illustrating an electronic device to which a semiconductor package according to some embodiments of the present invention is applied.

도 26을 도 25의 전자 시스템(8000)이 모바일 폰(9000)에 적용되는 예를 보여주고 있다. 그밖에, 전자시스템(8000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
FIG. 26 illustrates an example in which the electronic system 8000 of FIG. 25 is applied to the mobile phone 9000. In addition, the electronic system 8000 may be applied to portable notebooks, MP3 players, navigation, solid state disks (SSDs), automobiles, or home appliances.

지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.So far, the present invention has been described with reference to the embodiments shown in the drawings, which are merely exemplary, and various modifications, substitutions, and other equivalent embodiments may be made by those skilled in the art. Will understand. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

10: 기저 웨이퍼, 100: 제1 칩, 110, 210, 2100: 바디층, 102: 반도체 기판, 104: 층간 절연층, 120, 220, 520, 620, 2200: 하부 절연층, 122, 222, 522, 622: 금속간 절연층, 124, 224, 524, 624, 2300: 패시베이션층, 130, 230, 530, 630: TSV, 132: 장벽 금속층, 134: 배선 금속층, 135: 스페이서 절연층, 140: 제1 연결 부재, 142, 242: 범프 패드, 144,244: 범프, 150: 집적 회로층, 152: 메탈 콘택, 160: 보호층, 170, 270, 2700: 상부 패드, 180: 다층 배선 패턴, 200: 제2 칩, 240: 제2 연결 부재, 300: 밀봉재, 310: 언더필, 320: 접착 부재, 500: 제3 칩, 600: 제4 칩, 700, 800, 950: 지지 기판, 720, 820, 920, 952: 접착 부재, 900: 지지 캐리어, 1000 ~ 1000i, 1000s, 10000, 20000, 30000, 40000: 반도체 패키지, 1100: 적층 칩, 1200: 반도체 패키지 복합체 1500: 프로브 카드, 1510: 단자 핀, 1520: 몸체부, 2000: 메인 칩, 2600, 6700: 제3 연결 부재, 3000: 보드 기판, 3100: 바디층, 3200: 상부 보호층, 3300: 하부 보호층, 3400: 상부 패드, 3500: 제4 연결 부재, 6000: 인터포저, 6100: 바디층, 6200: TSV, 6300: 상부 패드, 6400: 상부 절연층, 6500: 배선층, 6600: 배선 패드10: base wafer, 100: first chip, 110, 210, 2100: body layer, 102: semiconductor substrate, 104: interlayer insulating layer, 120, 220, 520, 620, 2200: lower insulating layer, 122, 222, 522 622: intermetallic insulating layer, 124, 224, 524, 624, 2300: passivation layer, 130, 230, 530, 630: TSV, 132: barrier metal layer, 134: wiring metal layer, 135: spacer insulating layer, 140: first 1 connection member, 142, 242 bump pad, 144, 244 bump, 150 integrated circuit layer, 152 metal contact, 160 protective layer, 170, 270, 2700 upper pad, 180 multilayer wiring pattern, 200 second Chip, 240: second connection member, 300: sealing material, 310: underfill, 320: adhesive member, 500: third chip, 600: fourth chip, 700, 800, 950: support substrate, 720, 820, 920, 952 : Adhesive member, 900: support carrier, 1000 to 1000i, 1000s, 10000, 20000, 30000, 40000: semiconductor package, 1100: stacked chip, 1200: semiconductor package composite 1500: probe card, 1510: terminal pin, 1520: body part 2000: main chip, 2600, 6700: third connection member, 3000: board substrate, 3100: bar Layer, 3200: upper protective layer, 3300: lower protective layer, 3400: upper pad, 3500: fourth connecting member, 6000: interposer, 6100: body layer, 6200: TSV, 6300: upper pad, 6400: upper insulating layer , 6500: wiring layer, 6600: wiring pad

Claims (10)

TSV(Through Silicon Via) 및 상기 TSV에 전기적으로 연결된 제1 연결 부재를 구비한 제1 칩;
상기 제1 칩 상에 적층되고, 상기 TSV에 전기적으로 연결된 제2 연결 부재를 구비한 제2 칩; 및
상기 제1 칩 및 제2 칩의 측면이 노출되지 않도록 밀봉하는 일체형(one body type)의 밀봉재;를 포함하는 CoC(Chip on Chip) 구조의 반도체 패키지.A first chip having a through silicon via (TSV) and a first connection member electrically connected to the TSV;
A second chip stacked on the first chip and having a second connection member electrically connected to the TSV; And
A semiconductor package having a chip on chip (CoC) structure including a one body type sealing material for sealing the side surfaces of the first chip and the second chip so as not to be exposed. 제1 항에 있어서,
상기 제1 칩은,
제1 면 및 제2 면을 갖는 반도체 기판;
상기 제1 면 상의 집적 회로층;
상기 집적 회로층을 덮는 층간 절연층;
상기 층간 절연층 상에 형성되고 상기 TSV에 연결된 다층 배선 패턴; 및
상기 다층 배선 패턴을 덮는 하부 절연층;을 구비하고,
상기 제1 연결 부재는 상기 하부 절연층 상에 형성되고, 상기 다층 배선 패턴에 전기적으로 연결되며,
상기 밀봉재의 하면이 상기 하부 절연층의 하면과 동일 수평면을 갖도록 형성되어 상기 제1 연결 부재가 상기 수평면에서 돌출되는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
The first chip,
A semiconductor substrate having a first side and a second side;
An integrated circuit layer on the first surface;
An interlayer insulating layer covering the integrated circuit layer;
A multilayer wiring pattern formed on the interlayer insulating layer and connected to the TSV; And
A lower insulating layer covering the multilayer wiring pattern;
The first connection member is formed on the lower insulating layer, and is electrically connected to the multilayer wiring pattern.
And the lower surface of the sealing material is formed to have the same horizontal surface as the lower surface of the lower insulating layer so that the first connection member protrudes from the horizontal surface. 제2 항에 있어서,
상기 제2 면 상에는 보호층이 형성되어 있고,
상기 보호층은 상기 밀봉재로부터 노출되지 않는 것을 특징으로 하는 반도체 패키지.The method of claim 2,
The protective layer is formed on the second surface,
And the protective layer is not exposed from the sealing material. 제3 항에 있어서,
상기 TSV는 상기 보호층, 반도체 기판 및 층간 절연층을 관통하여 상기 보호층 하면으로 노출되며,
상기 반도체 패키지는 상기 보호층 상에 형성되고 상기 TSV에 연결되는 도전성 패드를 더 포함하고,
상기 제2 연결 부재는 상기 도전성 패드와 연결되어 상기 TSV에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.The method of claim 3,
The TSV penetrates through the protective layer, the semiconductor substrate, and the interlayer insulating layer and is exposed to the lower surface of the protective layer.
The semiconductor package further includes a conductive pad formed on the protective layer and connected to the TSV.
And the second connection member is connected to the conductive pad and electrically connected to the TSV. 제2 항에 있어서,
상기 하부 절연층은 상부의 금속간 절연층 및 하부의 패시베이션층을 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 2,
And the lower insulating layer includes an upper intermetallic insulating layer and a lower passivation layer. 제1 항에 있어서,
상기 밀봉재는 상기 제2 칩의 상면을 덮거나 또는 상기 제2 칩의 상면이 노출되도록 형성된 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
The sealing material is a semiconductor package, characterized in that to cover the top surface of the second chip or to expose the top surface of the second chip. 제1 항에 있어서,
상기 제1 칩 및 제2 칩의 연결 부분을 채우는 언더필(Underfill)을 포함하는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
And an underfill filling the connection portions of the first chip and the second chip. 제7 항에 있어서,
상기 언더필은 상기 연결 부분에서 확장하여 상기 제1 칩의 측면을 감싸는 것을 특징으로 하는 반도체 패키지.The method of claim 7, wherein
And the underfill extends from the connection portion to surround the side surface of the first chip. 제7 항에 있어서,
상기 언더필은 상기 밀봉재 측면으로 노출되는 것을 특징으로 하는 반도체 패키지.The method of claim 7, wherein
And the underfill is exposed to the side of the sealing material. 제7 항에 있어서,
상기 언더필과 밀봉재는 동일 재질 또는 이종 재질로 형성된 것을 특징으로 반도체 패키지.The method of claim 7, wherein
The underfill and the sealing material is a semiconductor package, characterized in that formed of the same material or different materials.
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