KR20120090561A - Phase delay signal generator, chip test device of comprising the same and method of manufacturing phase delay signal - Google Patents
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Abstract
Description
본 발명은 위상지연신호생성기 및 이를 포함하는 칩테스트용 장비, 위상지연신호생성방법에 대한 발명이다. The present invention relates to a phase delay signal generator, a chip test equipment including the same, and a phase delay signal generation method.
집적전자회로를 테스트하는 자동화 테스트 장비(ATE)는 펄스폭 타이밍을 조절하여 테스트를 하게 된다. ATE는 한세트의 명령(테스트 프로그램)을 실행하는 프로세서 또는 관련 컴퓨터에 의해 제어된다. ATE는 정확한 전압, 전류, 타이밍 및 함수상태를 갖는 신호를 전자회로에 공급하고 응답을 모니터함으로서 집적전자회로의 에러여부를 검출하게 된다. Automated test equipment (ATE) for testing integrated electronics is tested by adjusting the pulse width timing. ATE is controlled by a processor or an associated computer that executes a set of instructions (test programs). The ATE detects an error in the integrated electronic circuit by supplying a signal having the correct voltage, current, timing, and functional state to the electronic circuit and monitoring the response.
칩테스트를 위해서 ATE장치내에서 입력되는 특정 신호에 대하여 다양한 위상을 갖는 파를 생성하고 서로 다른 위상을 갖는 파 중에서 일부를 선택하여 장치를 검사하게 된다. For the chip test, a wave having various phases is generated for a specific signal input from an ATE device, and a device is selected by selecting a part of waves having different phases.
도1은 다중위상생성기와 선형위상지연셀을 이용하여 다수의 서로 다른 위상을 생성하는 개략도이다. 1 is a schematic diagram of generating a plurality of different phases using a multiphase generator and a linear phase delay cell.
클럭신호(CLK)가 입력되고 각 비교기를 거침으로서 위상이 지연된 신호가 생성된다. 보통 다중위상생성기는 DLL등으로 Lock을 잡아서 N-Mbit의 다중 위상신호를 생성한다. 생성된 다중위상신호 중에서 하나를 멀티플랙서(MUX)로 선택하여 추출한다. 추출된 신호를 선형위상지연셀을 이용하여 MUX출력을 K비트 만큼 딜레이 시켜 위상이 지연된 신호를 생성해 낸다. 도1에 도시된 바와 같이 다중위상생성기의 딜레이셀의 각 노드 D0, D1, D2, D3 각각에서 생성되는 위상지연신호를 만들어내기 위해서 컨트롤로는 입력되는 클럭신호의 한주기 지난 상승엣지를 D3의 상승엣지와 일치시켜 다중위상을 가진 파를 생성한다. 이 과정에서 D0, D1, D2에서 생성되는 위상지연신호는 클럭신호의 한주기 내에서 비례하여 등분된 위상지연파가 생성되어 D0, D1, D2 노드에서 추출하게 된다. 그러나 이러한 일반적인 다중위상생성기는 아날로그로 구현되고 디지털 기반의 정확한 다중위상을 만들어내는 구조로 설계가 어렵고 딜레이 셀간 미스매치(mismatch)가 발생할 경우 정확한 다중위상파가 발생하지 않게 되는 문제점이 있으며, 선형위상지연셀은 특별히 락(Lock)을 잡아주는 회로가 없어 PVT 베리에이션에 매우 취약한 문제점이 있다. A clock signal CLK is input and a phase delayed signal is generated by passing through each comparator. Normally, multiphase generator generates N-Mbit multiphase signal by locking with DLL. One of the generated multiphase signals is selected and extracted by a multiplexer (MUX). The MUX output is delayed by K bits using the linear phase delay cell to generate a delayed signal. As shown in FIG. 1, in order to generate a phase delay signal generated at each node D0, D1, D2, and D3 of the delay cell of the multiphase generator, the rising edge of D3 of the clock signal inputted by the control is Match the rising edge to create a wave with multiple phases. In this process, the phase delay signals generated at D0, D1, and D2 are generated in proportion to each other in a period of the clock signal, and are extracted from the nodes D0, D1, and D2. However, such a general multiphase generator has a problem that it is difficult to design the analog multi-phase generator and generates a digital-based accurate multiphase, and that there is a problem that an accurate multiphase wave does not occur when a mismatch between delay cells occurs. The delay cell has a problem that is particularly vulnerable to PVT variation because there is no lock circuit.
상기와 같은 문제점을 해결하기 위하여 본 발명은 미스매치(mismatch)가 발생하지 않고, 위상지연신호를 생성할 수 있도록 하는데 목적이 있으며, 본 발명의 또 다른 목적은 선형지연셀에서 PVT 베리에이션을 제거하는데 목적이 있다.In order to solve the above problems, the present invention aims to generate a phase delay signal without mismatch, and another object of the present invention is to remove PVT variation in a linear delay cell. There is a purpose.
상기와 같은 목적을 달성하기 위해서 본 발명인 실시예 일양상에 따른 위상지연생성기는 정수지연생성기와 엣지버니어를 포함하되, 상기 엣지버니어는 레퍼런스 신호를 생성하는 디지털제어진동기, 디지털제어진동기를 제어하는 제어기, 디지털제어진동기에 의해서 생성된 레퍼런스신호에 상기 정수지연생성기로부터 입력되는 입력신호를 락킹시켜 복수개의 단일위상지연신호를 생성하는 복수개의 단일위상생성기 및 복수개의 단일위상지연신호 중 특정신호를 선택하여 선형위상지연셀에 전달하는 멀티플렉서를 포함한다. In order to achieve the above object, a phase delay generator according to an embodiment of the present invention includes an integer delay generator and an edge vernier, wherein the edge vernier is a controller that controls a digitally controlled synchronous and digitally controlled synchronous to generate a reference signal. Selects a specific signal from among a plurality of single phase generators and a plurality of single phase delay signals, which generate a plurality of single phase delay signals by locking an input signal input from the integer delay generator to a reference signal generated by the digitally-controlled synchronization. It includes a multiplexer that delivers to the linear phase delay cell.
또한 본 발명의 실시예에서 상기 단일위상생성기는 상기 입력신호의 k(k≥1의 자연수)번째 엣지와 상기 레퍼런스신호의 k(k≥1의 자연수)번째 엣지를 일치시켜 단일위상지연신호를 생성한다.In addition, in the exemplary embodiment of the present invention, the single phase generator generates a single phase delay signal by matching a k (natural number of k≥1) th edge of the input signal with a k (natural number of k≥1) th edge of the reference signal. do.
또한 본 발명의 실시예에서 상기 엣지버니어는 상기 단일위상생성기에서 생성된 단일위상지연신호의 위상을 선형적으로 지연시켜 위상지연신호를 생성하는 선형위상지연셀을 더 포함한다. In an embodiment of the present invention, the edge vernier further includes a linear phase delay cell for generating a phase delay signal by linearly delaying a phase of the single phase delay signal generated by the single phase generator.
또한 본 발명의 실시예에서 상기 제어기는 PVT 베리에이션 제거코드인 컨트롤 코드를 생성하는 것을 특징으로 한다. In an embodiment of the present invention, the controller generates a control code which is a PVT variation elimination code.
또한 본 발명의 실시예에서 상기 선형위상지연셀은 상기 제어기로부터 상기 컨트롤 코드를 전송받아 바이어스 전류를 조절함으로서 상기 선형위상지연셀 내에서 PVT 베리에이션을 제거한다. In addition, in the embodiment of the present invention, the linear phase delay cell receives the control code from the controller and adjusts a bias current to remove PVT variation in the linear phase delay cell.
또한 본 발명의 실시예에서 상기 선형위상지연셀은 제1CMOS버퍼, 제2CMOS버퍼와 딜레이 신호를 생성하는 캡뱅크를 포함한다. In addition, in the embodiment of the present invention, the linear phase delay cell includes a first bank buffer, a second CMOS buffer, and a cap bank generating a delay signal.
본 발명의 또 다른 실시예의 일양상에 따라 칩테스트용 장비는 상기 위상지연신호 생성기를 포함한다.According to an aspect of another embodiment of the present invention, the chip test equipment includes the phase delay signal generator.
본 발명의 또 다른 실시예의 일양상에 따라 위상지연신호를 생성하는 방법은 입력신호를 제어기에 입력하는 단계; 입력신호를 전송받은 디지털제어진동기가 레퍼런스신호를 생성하여 상기 제어기에 전송하는 단계; 상기 제어기는 선형위상지연셀 내에서 PVT 베리에이션을 제거하기 위한 컨트롤 코드를 생성하고, 상기 입력신호와 레퍼런스 신호를 단일위상생성기에 전송하는 단계; 상기 단일위상생성기가 상기 입력신호의 k(k≥1의 자연수)번째 엣지와 상기 레퍼런스신호의 k(k≥1의 자연수)번째 엣지를 일치시켜 단일위상지연신호를 생성하는 단계; 상기 단일위상생성기와 연결되고 딜레이 코드가 입력된 멀티플렉서(MUX)에서 복수개의 단일위상지연신호 중 한 개의 신호를 추출하는 단계; 및 상기 추출된 한 개의 단일위상지연신호를 선형위상지연셀에 전송하여 위상지연신호를 생성하는 단계를 포함한다According to one aspect of another embodiment of the present invention, a method for generating a phase delay signal includes: inputting an input signal to a controller; Generating a reference signal by the digital controller to receive the input signal and transmitting the generated reference signal to the controller; The controller generating a control code for removing PVT variation in a linear phase delay cell and transmitting the input signal and a reference signal to a single phase generator; Generating, by the single phase generator, a single phase delay signal by matching a k (natural number of k ≧ 1) edges of the input signal with a k (natural number of k ≧ 1) edges of the reference signal; Extracting one signal from a plurality of single phase delay signals in a multiplexer (MUX) connected to the single phase generator and having a delay code input thereto; And transmitting the extracted single phase delay signal to a linear phase delay cell to generate a phase delay signal.
본 발명의 실시예에서 상기 추출된 한 개의 단일위상지연신호를 선형위상지연셀에 전송하여 위상지연신호를 생성하는 단계는 제1CMOS버퍼는 상기 제어기에서 생성된 컨트롤 코드를 전달받아 전류공급기를 조절함으로서 상기 추출된 한개의 단일위상지연신호에서 PVT베리에이션을 제거하는 단계; 상기 PVT베리에이션이 제거된 단일위상지연신호를 캡뱅크에 전송하여 위상지연신호를 생성하는 단계; 제2CMOS버퍼는 상기 위상지연신호를 전송받아 위상지연신호를 출력하는 단계를 포함한다.In the embodiment of the present invention, generating the phase delay signal by transmitting the extracted single phase delay signal to the linear phase delay cell, wherein the first CMOS buffer receives the control code generated by the controller to adjust the current supply. Removing PVT variation from the extracted single phase delay signal; Generating a phase delay signal by transmitting a single phase delay signal from which the PVT variation has been removed to a cap bank; The second CMOS buffer includes receiving the phase delay signal and outputting a phase delay signal.
본 발명의 효과는 다음과 같다.The effects of the present invention are as follows.
첫째, 디지털 기반의 다중위상지연신호를 생성할 수 있도록 하며, First, it is possible to generate a digital-based multi-phase delay signal,
둘째 PVT 베리에이션을 제거한 위상지연신호를 생성할 수 있다Second, we can generate a phase delay signal without the PVT variation.
도1은 다중위상생성기와 선형위상지연셀을 이용하여 다수의 서로 다른 위상을 생성하는 개략도이다.
도2는 자동칩테스트용 장비의 개략적인 블록도이다.
도3은 일반적인 위상지연신호생성기의 구조를 나타낸 블록도이다.
도4는 본 발명의 일실시예인 위상지연신호생성기의 블록도이다.
도5는 상기 단일위상생성기에서 생성되는 복수개의 위상지연신호를 생성하는 개념도이다.
도6은 π/8만큼 위상이 지연된 신호를 도시한 도면이다.
도7은 상기 선형위상셀을 나타낸 블록도이다.
도8은 인접 위상간의 시간차를 나타낸 도면이다.
도9는 컨트롤 코드의 변화에 따른 위상지연값을 나타낸 그래프이다.
도10은 컨트롤 코드의 변화에 따른 위상지연값의 변화량을 나타낸 그래프이다.
도11은 본 발명의 일실시예인 위상지연신호를 생성하는 순서도이다.
도12는 선형위상지연셀에서의 위상지연신호를 생성하는 순서도이다. 1 is a schematic diagram of generating a plurality of different phases using a multiphase generator and a linear phase delay cell.
2 is a schematic block diagram of equipment for automatic chip testing.
3 is a block diagram showing the structure of a general phase delay signal generator.
4 is a block diagram of a phase delay signal generator according to an embodiment of the present invention.
5 is a conceptual diagram of generating a plurality of phase delay signals generated in the single phase generator.
6 shows a signal delayed in phase by [pi] / 8.
7 is a block diagram showing the linear phase cell.
8 shows a time difference between adjacent phases.
9 is a graph illustrating a phase delay value according to a change of a control code.
10 is a graph showing the amount of change in the phase delay value according to the change of the control code.
11 is a flowchart of generating a phase delay signal according to an embodiment of the present invention.
12 is a flowchart for generating a phase delay signal in a linear phase delay cell.
실시예들은 여러 가지 다른 형태들로 구체화되어질 수 있고, 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 실시예들을 더욱 철저하고 완전하게 되도록 해주며, 당업자에게 실시예들의 영역을 충분히 전달할 수 있도록 해준다. 비록 제1, 제2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어 질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어 질 것이다. 단지 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다.The embodiments may be embodied in many different forms and should not be construed as limited to the aspects set forth herein. Rather, the above aspects make the embodiments more thorough and complete, and fully convey the scope of the embodiments to those skilled in the art. Although terms referring to first, second, etc. may be used herein to describe various components, it will be understood that the components are not limited to these terms. These terms are only used to distinguish one component from another.
이하 첨부한 도면을 참고하여 본 발명에 대해 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도2는 자동칩테스트용 장비의 개략적인 블록도이다.2 is a schematic block diagram of equipment for automatic chip testing.
도2에 도시된 바와 같이 ATE는 Atomatic test equipment의 약자로서 칩(chip) 테스트용 장비이다. ATE는 타이밍 제너레이터, 위상지연신호생성기, 포맷터, 드라이버, 비교기로 구성되어 있다. 또한 메모리, 디바이스 시험에 사용되는 데이터의 읽기, 쓰기를 시험하기 위한 지시코드를 생성하는 장치로서 ALPG(Algorithmic Pattern Generator)를 더 포함한다.As shown in FIG. 2, ATE stands for Atomatic test equipment and is a chip test equipment. The ATE consists of a timing generator, a phase delay signal generator, a formatter, a driver, and a comparator. In addition, the apparatus for generating an indication code for testing the reading and writing of data used for memory and device test further includes an Algorithmic Pattern Generator (ALPG).
기본적으로 ATE는 테스트용 입력신호를 생성하여 타겟에 전송하고 타겟에서의 신호를 다시 받아 타겟이 된 칩의 이상유무를 판정하게 된다. Basically, the ATE generates a test input signal, transmits it to the target, receives the signal from the target again, and determines whether the target chip is abnormal.
본 발명은 ATE에 포함되어 있는 위상지연신호생성기에 관한 발명으로서 일반적인 위상지연신호 생성기는 정수지연생성기(Interger delay generator)와 엣지버니어(edge vernier)로 구성되어 있다. The present invention relates to a phase delay signal generator included in the ATE, and a general phase delay signal generator includes an integer delay generator and an edge vernier.
도3은 일반적인 위상지연신호생성기의 구조를 나타낸 블록도이다.3 is a block diagram showing the structure of a general phase delay signal generator.
도3에 도시된 바와 같이 입력신호가 정수지연생성기에 입력되고, 그 전에 정수지연생성기, 엣지버니어에 딜레이 코드가 입력된다. 딜레이코드에 의해서 상기 정수지연생성기에 입력된 입력신호의 위상지연을 수행하게 된다. 특히 정수지연생성기는 입력신호의 동작주파수에 따른 주기의 정수배 만큼의 딜레이를 생성하게 되고 지연신호를 다시 엣지버니어에 전송하게 된다. 엣지버니어는 특정 비트수 만큼의 위상지연신호를 생성하는 기능을 담당한다. 지연되는 비트수는 설계스펙에 따라 결정되고 기술적으로도 엣지버니어의 설계가 정수지연생성기에 비해 훨씬 어려우며, 사실상 위상지연신호생성기의 성능은 엣지버니어에 의해서 결정된다. 예를 들어 입력신호의 주파수가 400㎒(T=1.25ns)인 경우 정수지연생성기는 1.25ns의 배수가 되는 위상지연신호를 생성하고, 엣지버니어는 1.25ns를 특정 비트수인 n비트 만큼 딜레이시킨 위상지연신호를 생성하게 된다. As shown in Fig. 3, an input signal is input to the integer delay generator, and a delay code is input to the integer delay generator and the edge vernier before that. The phase delay of the input signal input to the integer delay generator is performed by the delay code. In particular, the integer delay generator generates a delay of an integer multiple of the period according to the operating frequency of the input signal and transmits the delay signal back to the edge vernier. The edge vernier is responsible for generating a phase delay signal of a specific number of bits. The number of delayed bits is determined by the design specification, and technically, the edge vernier design is much more difficult than the integer delay generator, and the performance of the phase delay signal generator is determined by the edge vernier. For example, if the frequency of the input signal is 400 MHz (T = 1.25 ns), the integer delay generator generates a phase delay signal that is a multiple of 1.25 ns. The edge vernier delays 1.25 ns by n bits, which is a specific number of bits. The phase delay signal is generated.
본 발명은 위상지연신호생성기에 관한 발명으로서 특히 엣지버니어에 관한 발명이다. The present invention relates to a phase delay signal generator, and more particularly to edge vernier.
도4는 본 발명의 일실시예인 위상지연신호생성기의 블록도이다. 4 is a block diagram of a phase delay signal generator according to an embodiment of the present invention.
도4에 도시된 바와 같이 본 발명인 위상지연생성기는 정수지연생성기와 엣지버니어를 포함하는 위상지연생성기에 있어서, 상기 엣지버니어는 레퍼런스 신호를 생성하는 디지털제어진동기(100), 상기 디지털제어진동기(100)를 제어하는 제어기(200), 상기 디지털제어진동기(100)에 의해서 생성된 레퍼런스신호에 상기 정수지연생성기로부터 입력되는 입력신호를 락킹시켜 복수개의 단일위상지연신호를 생성하는 복수개의 단일위상생성기(300), 상기 복수개의 단일위상지연신호 중 특정신호를 선택하여 선형위상지연셀에 전달하는 멀티플렉서(400)를 포함하는 것을 특징으로 한다. As shown in FIG. 4, the phase delay generator according to the present invention is a phase delay generator including an integer delay generator and an edge vernier, wherein the edge vernier generates a reference signal. A plurality of single phase generators for generating a plurality of single phase delay signals by locking an input signal input from the integer delay generator to a reference signal generated by the
상기 디지털제어진동기(100)는 입력신호를 받아 레퍼런스 신호를 생성한다. 상기 디지털제어진동기(100)에서 생성되는 레퍼런스 신호는 리셋펄스로서 82C53칩과 같은 디지털 카운터에 의해서 생성될 수 있다.The
상기 제어기(200)는 상기 디지털제어진동기를 제어하며, 특히 입력신호와 레퍼런스신호에 의해서 컨트롤코드를 생성하고 하기하는 선형위상지연셀에 전달하여 PVT 베리에이션을 제거하게 된다. The
상기 단일위상생성기(300)은 상기 제어기로부터 전달받은 입력신호와 레퍼런스 신호를 기반으로 레퍼런스신호의 엣지부분을 일치시켜 위상지연신호를 생성하게 되고 복수개의 단일위상생성기는 각각 서로 다른 위상을 갖는 파를 생성하게 된다. 즉 한 개의 단일위상생성기는 하나하나가 간단한 디지털 DLL에 해당한다. The
상기 멀티플렉서(400)은 소위 MUX라고 하며, 일반적으로 여러개의 입력선 중에서 하나를 선택하여 단일 출력선으로 연결하는 조합회로를 의미한다. 데이터 셀렉터라고도 불린다. 본 발명에서는 복수개의 위상지연신호 중에서 특정 신호를 선택하여 추출, 선형위상지연셀로 전달하는 기능을 한다. The
이하 본 발명의 일실시예인 엣지버니어의 동작상태에 대해서 살펴본다. Hereinafter, an operation state of the edge vernier of an embodiment of the present invention will be described.
먼저 도4에 도시된 바와 같이 정수지연생성기에서 입력된 입력신호는 상기 제어기와 상기 디지털제어진동기에 전달된다. 상기 디지털제어진동기는 레퍼런스신호를 생성하여 다시 상기 제어기에 전송한다. 상기 제어기는 컨트롤코드를 생성하고, 입력신호와 레퍼런스 신호를 단일위상생성기에 전송한다. 상기 단일위상생성기는 상기 입력신호의 k(k≥1의 자연수)번째 엣지와 상기 레퍼런스신호의 k(k≥1의 자연수)번째 엣지를 일치시켜 단일위상지연신호를 생성한다.First, as shown in FIG. 4, an input signal input from the constant delay generator is transmitted to the controller and the digital control unit. The digitally controlled synchronous generates a reference signal and transmits it to the controller again. The controller generates a control code and sends an input signal and a reference signal to the single phase generator. The single phase generator generates a single phase delay signal by matching a k (natural number of k ≧ 1) edges of the input signal with a k (natural number of k ≧ 1) edges of the reference signal.
도5는 상기 단일위상생성기에서 생성되는 복수개의 위상지연신호를 생성하는 개념도이다.5 is a conceptual diagram of generating a plurality of phase delay signals generated in the single phase generator.
도5에 도시된 바와 같이 입력신호와 레퍼런스 신호의 상승엣지부분을 일치시킨다. 본 발명의 일실시예는 입력신호 17사이클(cycle)당 상기 디지털제어진동기에서 생성되는 레퍼런스신호 출력이 16사이클(cycle)이 오도록 lock을 시킨다. 각각의 단일위상생성기는 상기 디지털제어진동기의 출력엣지에 입력신호 출력을 DLL 방식으로 동작시키며 lock을 시키고, 위상지연신호를 생성하게 된다. 이렇게 생성된 총 16개의 위상지연신호는 미스매치와 프로세스 베리에이션이 자체적으로 보상되며, 본 발명과 같은 방식으로 엣지버니어를 구성하게 될 경우 디지털 신호에서 구현이 가능하게 된다. As shown in FIG. 5, the rising edges of the input signal and the reference signal coincide with each other. One embodiment of the present invention locks the reference signal output generated by the digital control synchronization per 16 cycles of the input signal to 16 cycles. Each single phase generator generates a phase delay signal by locking and operating an input signal output in a DLL manner at an output edge of the digitally controlled synchronization. The total 16 phase delay signals generated in this way are compensated for mismatch and process variation by themselves, and when the edge vernier is configured in the same manner as in the present invention, the digital signal can be implemented.
도6은 π/8만큼 위상이 지연된 신호를 도시한 도면이다. 6 shows a signal delayed in phase by [pi] / 8.
상기 엣지버니어는 상기 단일위상생성기에서 생성된 단일위상지연신호의 위상을 선형적으로 지연시켜 위상지연신호를 생성하는 선형위상지연셀을 더 포함한다. The edge vernier further includes a linear phase delay cell for linearly delaying a phase of the single phase delay signal generated by the single phase generator to generate a phase delay signal.
도7은 상기 선형위상셀을 나타낸 블록도이다.7 is a block diagram showing the linear phase cell.
기존에 엣지버니어에 포함되어 있는 선형위상셀은 특별히 lock을 잡아주는 회로가 없으므로 PVT 베리에이션에 매우 취약한 단점이 있었다. 여기서 PVT 베리에이션이란 Process, Voltage, Temperature variation의 약자로서 Process variation은 공정상의 원인으로 PMOS/NMOS의 속도가 다르게 나오는 현상이며 PMOS가 fast/typical/slow, NMOS도 fast/typical/slow로 나올수 있으며, 보통 (NMOS/PMOS순서) FF/FS/TT/SF/SS 다섯 개 경우를 주로 고려하게 된다. The linear phase cell included in the edge vernier has a weak point that PVV variation is very weak because there is no special circuit to hold the lock. Here, PVT variation stands for Process, Voltage, and Temperature variation. Process variation is a phenomenon in which PMOS / NMOS speeds are different due to process reasons. PMOS can be fast / typical / slow and NMOS can also be fast / typical / slow. (NMOS / PMOS sequence) The five cases of FF / FS / TT / SF / SS are considered mainly.
Temperature variation은 온도에 따라서 PMOS/NMOS의 속도가 변화하는 현상을 의미하며, Voltage variation은 공급 전압에 따라서 PMOS/NMOS의 속도가 변화하는 현상을 의미한다. 결국 PVT 베리에이션(variation)이 일어날 경우 원하는 위상지연신호를 추출할 수 없게 되어 칩을 테스트하는데 있어서 오류가 발생하게 된다. Temperature variation refers to a phenomenon in which the speed of the PMOS / NMOS changes with temperature, and voltage variation refers to a phenomenon in which the speed of the PMOS / NMOS changes according to the supply voltage. As a result, when PVT variations occur, the desired phase delay signal cannot be extracted, resulting in an error in testing the chip.
본 발명의 일실시예인 선형위상지연셀은 상기 제어기에서 PVT 베리에이션 제거코드인 컨트롤 코드를 생성하고 상기 선형위상지연셀은 상기 제어기로부터 상기 컨트롤 코드를 전송받아 바이어스 전류를 조절함으로서 상기 선형위상지연셀 내에서 PVT 베리에이션을 제거한다. In one embodiment of the present invention, a linear phase delay cell generates a control code which is a PVT variation elimination code in the controller, and the linear phase delay cell receives the control code from the controller and adjusts a bias current in the linear phase delay cell. Remove PVT variation from.
본 발명의 일실시예인 선형위상지연셀은 도7에 도시된 바와 같이 제1CMOS버퍼, 제2CMOS버퍼와 딜레이 신호를 생성하는 캡뱅크를 포함할 수 있다.The linear phase delay cell according to an embodiment of the present invention may include a cap bank for generating a delay signal and a first CMOS buffer, a second CMOS buffer as shown in FIG.
본 발명의 일실시예인 선형위상지연셀은 CMOS기반의 인버터를 기본 블록으로 이용할 수 있다. 상기 멀티플렉서로부터 위상지연신호를 전송받은 제1CMOS버퍼는 상기 제어기로부터 전달되는 컨트롤 코드를 통해 전류를 조절함에 의해서 PVT 베리에이션을 상쇄시킨다. 상기 디지털제어진동기는 발생할 수 있는 PVT 베리에이션과 무관하게 항상 같은 주파수를 출력해야 하므로 상기 디지털제어진동기를 제어하는 상기 제어기에서 생성되는 컨트롤 코드가 PVT 베리에이션의 정보를 담고 있게 되어 상기 선형위상지연셀에서 PVT베리에이션을 제거할 수 있게 된다. The linear phase delay cell of one embodiment of the present invention may use a CMOS-based inverter as a basic block. The first CMOS buffer receiving the phase delay signal from the multiplexer cancels the PVT variation by adjusting the current through a control code transmitted from the controller. Since the digital damper should always output the same frequency irrespective of the PVT variation that may occur, the control code generated by the controller controlling the digital damper contains information of the PVT variation so that the PVT in the linear phase delay cell Variation can be removed.
상기 제1CMOS버퍼를 통해 전달된 PVT베리에이션이 제거된 단일위상지연신호는 커패시터 등으로 이루어진 상기 캡뱅크를 통해서 지연신호를 만들어낸다. 상기 생성된 지연신호는 다시 제2CMOS버퍼를 통과하여 출력단에 최종위상지연신호를 출력하게 된다. The single phase delay signal from which the PVT variation delivered through the first CMOS buffer is removed generates a delay signal through the cap bank made of a capacitor or the like. The generated delay signal passes through the second CMOS buffer again to output the final phase delay signal to the output terminal.
이하 본 발명의 일실시예에 의한 향상된 위상지연신호의 실험결과에 대해서 살펴본다. Hereinafter, an experimental result of an improved phase delay signal according to an embodiment of the present invention will be described.
도8은 인접 위상간의 시간차를 나타낸 도면이다.8 shows a time difference between adjacent phases.
도8의 가로축은 시간축에 해당하고 세로축은 위상간의 시간차를 나타낸다. NMOS/PMOS의 속도에 따른 FF/FS/TT/SF/SS 각각에 대해서 16개의 위상지연결과를 표현한 그래프로서 총 80개의 데이터가 망라되어 있다. 이론적으로 구한 지연값은 156.25ps이고 실험결과 위상간의 시간차 평균은 157.65ps이고 최대의 지연값은 165.87ps, 최소 지연값은 151.83ps로서 평균값 대비 최대오차가 8ps정도로 매우 작게 나옴을 확인할 수 있다. The horizontal axis in Fig. 8 corresponds to the time axis and the vertical axis represents the time difference between phases. It is a graph representing 16 phase-connection connections for each of FF / FS / TT / SF / SS according to the speed of NMOS / PMOS. A total of 80 data are included. Theoretically obtained delay value is 156.25ps, and the experimental results show that the average time difference between phases is 157.65ps, the maximum delay value is 165.87ps, the minimum delay value is 151.83ps, and the maximum error is about 8ps.
도9는 컨트롤 코드의 변화에 따른 위상지연값을 나타낸 그래프이다.9 is a graph illustrating a phase delay value according to a change of a control code.
도9에 도시된 바와 같이 본 발명의 선형위상지연셀을 통해서 PVT 베리에이션을 제거한 결과 컨트롤 코드 값의 변화에 따라 위상지연값 또한 선형적으로 변화함을 알 수 있고 이와 비해 PVT 베리에이션을 제거하지 못한 종래기술의 선형성은 불규칙적으로 현출됨을 확인할 수 있다.As shown in FIG. 9, as a result of removing the PVT variation through the linear phase delay cell of the present invention, it can be seen that the phase delay value also changes linearly according to the change of the control code value, whereas the conventional PVT variation cannot be removed. It can be seen that the linearity of the technique appears irregularly.
도10은 컨트롤 코드의 변화에 따른 위상지연값의 변화량을 나타낸 그래프이다. 10 is a graph showing the amount of change in the phase delay value according to the change of the control code.
도10에 도시된 바와 같이 선형위상지연셀에서 컨트롤 코드에 의한 PVT 베리에이션이 제거된 위상지연값의 변화량은 3.8ps에서 등락을 반복하게 되는 반면에 PVT 베리에이션이 제거되지 않는 경우 위상지연값의 변화량은 12.8ps에서 변화가 반복되는 것을 확인할 수 있는 점으로 미루어 보아 본 발명에 의한 컨트롤 코드에 의해 PVT 베리에이션이 제거된 위상지연신호가 안정적인 위상지연신호를 생성하는데 효과가 있음을 확인할 수 있다. As shown in FIG. 10, the change in the phase delay value from which the PVT variation is removed by the control code in the linear phase delay cell repeats fluctuation at 3.8 ps, while the change in the phase delay value is not changed when the PVT variation is not removed. From the fact that the change is repeated at 12.8 ps, it can be seen that the phase delay signal from which the PVT variation is removed by the control code according to the present invention is effective in generating a stable phase delay signal.
또한 본 발명은 상기 위상지연신호생성기를 구비한 칩테스트용 장비에 대한 발명을 포함한다. The present invention also encompasses an invention for chip test equipment having the phase delay signal generator.
이하 위상지연신호를 생성하는 방법에 대해서 살펴본다.Hereinafter, a method of generating a phase delay signal will be described.
도11은 본 발명의 일실시예인 위상지연신호를 생성하는 순서도이다. 11 is a flowchart of generating a phase delay signal according to an embodiment of the present invention.
도11에 도시된 바와 같이 본 발명인 위상지연신호를 생성하는 방법은 입력신호를 제어기에 입력하는 단계(S100); 입력신호를 전송받은 디지털제어진동기가 레퍼런스신호를 생성하여 상기 제어기에 전송하는 단계(S200); 상기 제어기는 선형위상지연셀 내에서 PVT 베리에이션을 제거하기 위한 컨트롤 코드를 생성하고, 상기 입력신호와 레퍼런스 신호를 단일위상생성기에 전송하는 단계(S300); 상기 단일위상생성기가 상기 입력신호의 k(k≥1의 자연수)번째 엣지와 상기 레퍼런스신호의 k(k≥1의 자연수)번째 엣지를 일치시켜 단일위상지연신호를 생성하는 단계(S400); 상기 단일위상생성기와 연결되고 딜레이 코드가 입력된 멀티플렉서(MUX)에서 복수개의 단일위상지연신호 중 한 개의 신호를 추출하는 단계; 및 상기 추출된 한 개의 단일위상지연신호를 선형위상지연셀에 전송(S500)하여 위상지연신호를 생성하는 단계(S600)를 포함한다. As shown in FIG. 11, the method for generating a phase delay signal according to the present invention includes inputting an input signal to a controller (S100); Generating a reference signal by the digital controller to receive the input signal and transmitting the generated reference signal to the controller (S200); The controller generates a control code for removing the PVT variation in the linear phase delay cell, and transmits the input signal and the reference signal to a single phase generator (S300); Generating, by the single phase generator, a single phase delay signal by matching a k (natural number of k ≧ 1) th edge of the input signal with a k (natural number of k ≧ 1) th edge of the reference signal (S400); Extracting one signal from a plurality of single phase delay signals in a multiplexer (MUX) connected to the single phase generator and having a delay code input thereto; And generating a phase delay signal by transmitting the extracted single phase delay signal to a linear phase delay cell (S500).
본 발명의 일실시예인 위상지연신호를 생성하는 방법 중 S100 단계는 정수지연생성기에서 생성된 입력신호를 제어기에 입력하게 된다. 이 때 상기 제어기 뿐만 아니라 상기 디지털제어진동기도 입력신호를 전송받는다. 상기 입력신호를 전송받은 상기 디지털제어진동기는 레퍼런스 신호를 생성하고(S200) 상기 제어기에 전송한다. 레퍼런스 신호는 입력신호와 락킹(locking)을 통해서 위상지연신호를 생성하는데 사용되어진다. S200 단계를 거친후 상기 제어기가 컨트롤 코드를 생성하고, 입력신호와 레퍼런스 신호를 단일위상 생성기에 전송하는 S300단계를 거치게 된다. 상기 단일위상생성기에 전송된 입력신호와 레퍼런스 신호를 이용하여 복수의 단일위상지연신호를 생성하는 S400단계를 거친다. S400단계는 입력신호의 k(k≥1의 자연수)번째 엣지와 상기 레퍼런스신호의 k(k≥1의 자연수)번째 엣지를 일치시켜 원하는 단일위상지연신호를 생성하게 된다. 복수개의 단일위상지연신호가 생성이 되면 멀티플렉서에 기 입력되어 있는 딜레이 코드에 의해서 복수개의 단일위상지연신호 중에서 한 개의 단일위상지연신호를 추출하는 단계(S500)를 거친다. 또한 추출된 단일위상지연신호를 선형위상지연셀로 전송하고, 선형위상지연셀에서 다시한번 위상지연시킨 실제 얻고자 했던 위상지연신호를 생성(S600)하게 된다. Step S100 of the method for generating a phase delay signal according to an embodiment of the present invention inputs an input signal generated by the integer delay generator to the controller. At this time, not only the controller but also the digital controller may receive an input signal. The digital de-synchronizer receiving the input signal generates a reference signal (S200) and transmits it to the controller. The reference signal is used to generate the phase delay signal through locking with the input signal. After the step S200, the controller generates a control code and passes the step S300 of transmitting an input signal and a reference signal to the single phase generator. In step S400, a plurality of single phase delay signals are generated using an input signal and a reference signal transmitted to the single phase generator. In step S400, a desired single phase delay signal is generated by matching a k (natural number of k ≧ 1) edges of the input signal with a k (natural number of k ≧ 1) edges of the reference signal. When a plurality of single phase delay signals are generated, a single phase delay signal is extracted from the plurality of single phase delay signals by a delay code input to the multiplexer (S500). In addition, the extracted single phase delay signal is transmitted to the linear phase delay cell, and the phase delay signal that is actually obtained by phase delaying again in the linear phase delay cell is generated (S600).
도12는 선형위상지연셀에서의 위상지연신호를 생성하는 순서도이다.12 is a flowchart for generating a phase delay signal in a linear phase delay cell.
도12에 도시된 바와 같이 한 개의 단일위상지연신호가 추출된 경우 상기 제어기로부터 전송받은 컨트롤 코드에 의해서 PVT 베리에이션을 제거하는 단계(S610)을 거친다. PVT 베리에이션이 제거된 단일위상지연신호를 캡뱅크에 전송하여 위상지연신호를 생성하고(S620), PVT 베리에이션이 제거된 위상지연신호를 출력(S630)하여 타겟 칩을 테스트 하는 위상지연신호로 사용이 된다. As shown in FIG. 12, when one single phase delay signal is extracted, a step of removing PVT variation by the control code received from the controller is performed (S610). The phase delay signal is generated by transmitting a single phase delay signal from which PVT variation has been removed to the cap bank (S620), and outputs a phase delay signal from which PVT variation has been removed (S630) to be used as a phase delay signal for testing a target chip. do.
본 발명의 권리범위는 상술한 실시 예에 한정되는 것이 아니라 첨부된 특허청구범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다.The scope of the present invention is not limited to the above-described embodiments but may be implemented in various forms of embodiments within the scope of the appended claims. Without departing from the gist of the invention claimed in the claims, it is intended that any person skilled in the art to which the present invention pertains falls within the scope of the claims described in the present invention to various extents which can be modified.
100 디지털제어진동기
200 제어기
300 단일위상생성기
400 멀티플렉서
500 선형위상지연셀
510 제1CMOS버퍼
520 전류공급기
530 캡뱅크
550 제2CMOS버퍼100 Digital Synchronized Sync
200 controller
300 single phase generator
400 multiplexer
500 Linear Phase Delay Cell
510 First CMOS buffer
520 Current Supply
530 capbank
550 Second CMOS buffer
Claims (10)
상기 엣지버니어는 레퍼런스 신호를 생성하는 디지털제어진동기;
상기 디지털제어진동기를 제어하는 제어기;
상기 디지털제어진동기에 의해서 생성된 레퍼런스신호에 상기 정수지연생성기로부터 입력되는 입력신호를 락킹시켜 복수개의 단일위상지연신호를 생성하는 복수개의 단일위상생성기;및
상기 복수개의 단일위상지연신호 중 특정신호를 선택하여 선형위상지연셀에 전달하는 멀티플렉서를 포함하는 것을 특징으로 하는 위상지연신호생성기.In a phase delay generator comprising an integer delay generator and an edge vernier,
The edge vernier has a digital control unit for generating a reference signal;
A controller for controlling the digital controlled synchronization;
A plurality of single phase generators for generating a plurality of single phase delay signals by locking an input signal input from the integer delay generator to a reference signal generated by the digital controlled synchronization; and
And a multiplexer for selecting a specific signal from the plurality of single phase delay signals and delivering the signal to a linear phase delay cell.
상기 단일위상생성기는 상기 입력신호의 k(k≥1의 자연수)번째 엣지와 상기 레퍼런스신호의 k(k≥1의 자연수)번째 엣지를 일치시켜 단일위상지연신호를 생성하는 것을 특징으로 하는 위상지연신호생성기.The method of claim 1,
The single phase generator generates a single phase delay signal by matching a k (natural number of k ≧ 1) edges of the input signal with a k (natural number of k ≧ 1) edges of the reference signal. Signal generator.
상기 엣지버니어는 상기 단일위상생성기에서 생성된 단일위상지연신호의 위상을 선형적으로 지연시켜 위상지연신호를 생성하는 선형위상지연셀을 더 포함하는 것을 특징으로 하는 위상지연신호생성기.The method of claim 1,
The edge vernier phase delay signal generator further comprises a linear phase delay cell for generating a phase delay signal by linearly delaying a phase of the single phase delay signal generated by the single phase generator.
상기 제어기는 PVT 베리에이션 제거코드인 컨트롤 코드를 생성하는 것을 특징으로 하는 위상지연신호생성기.The method of claim 3,
Wherein said controller generates a control code that is a PVT variation removal code.
상기 선형위상지연셀은 상기 제어기로부터 상기 컨트롤 코드를 전송받아 바이어스 전류를 조절함으로서 상기 선형위상지연셀 내에서 PVT 베리에이션을 제거하는 것을 특징으로 하는 위상지연신호생성기.The method of claim 4, wherein
And the linear phase delay cell receives the control code from the controller and adjusts a bias current to remove PVT variation in the linear phase delay cell.
상기 선형위상지연셀은 제1CMOS버퍼, 제2CMOS버퍼와 딜레이 신호를 생성하는 캡뱅크를 포함하는 것을 특징으로 하는 위상지연신호 생성기.The method of claim 3,
And the linear phase delay cell includes a cap bank for generating a delay signal with the first CMOS buffer and the second CMOS buffer.
입력신호를 전송받은 디지털제어진동기가 레퍼런스신호를 생성하여 상기 제어기에 전송하는 단계;
상기 제어기는 선형위상지연셀 내에서 PVT 베리에이션을 제거하기 위한 컨트롤 코드를 생성하고, 상기 입력신호와 레퍼런스 신호를 단일위상생성기에 전송하는 단계;
상기 단일위상생성기가 단일위상지연신호를 생성하는 단계;
상기 단일위상생성기와 연결되고 딜레이 코드가 입력된 멀티플렉서(MUX)에서 복수개의 단일위상지연신호 중 한 개의 신호를 추출하는 단계;및
상기 추출된 한 개의 단일위상지연신호를 선형위상지연셀에 전송하여 위상지연신호를 생성하는 단계를 포함하는 것을 특징으로 하는 위상지연신호생성방법.Inputting an input signal to the controller;
Generating a reference signal by the digital controller to receive the input signal and transmitting the generated reference signal to the controller;
The controller generating a control code for removing PVT variation in a linear phase delay cell and transmitting the input signal and a reference signal to a single phase generator;
Generating a single phase delay signal by the single phase generator;
Extracting one signal from a plurality of single phase delay signals in a multiplexer (MUX) connected to the single phase generator and having a delay code input thereto; and
And transmitting the extracted single phase delay signal to a linear phase delay cell to generate a phase delay signal.
상기 단일위상지연신호를 생성하는 단계는 상기 단일위상생성기가 상기 입력신호의 k(k≥1의 자연수)번째 엣지와 상기 레퍼런스신호의 k(k≥1의 자연수)번째 엣지를 일치시키는 단계를 포함하는 것을 특징으로 하는 위상지연신호생성방법.The method of claim 8,
The generating of the single phase delay signal may include: matching, by the single phase generator, a k (natural number of k ≧ 1) edges of the input signal and a k (natural number of k ≧ 1) edges of the reference signal. Phase delay signal generation method characterized in that.
상기 추출된 한 개의 단일위상지연신호를 선형위상지연셀에 전송하여 위상지연신호를 생성하는 단계는
제1CMOS버퍼는 상기 제어기에서 생성된 컨트롤 코드를 전달받아 전류공급기를 조절함으로서 상기 추출된 한개의 단일위상지연신호에서 PVT베리에이션을 제거하는 단계;
상기 PVT베리에이션이 제거된 단일위상지연신호를 캡뱅크에 전송하여 위상지연신호를 생성하는 단계;
제2CMOS버퍼는 상기 위상지연신호를 전송받아 위상지연신호를 출력하는 단계를 포함하는 것을 특징으로 하는 위상지연신호생성방법.The method of claim 8,
Transmitting the extracted single phase delay signal to a linear phase delay cell to generate a phase delay signal
Removing the PVT variation from the extracted single phase delay signal by adjusting a current supply by receiving a control code generated by the controller;
Generating a phase delay signal by transmitting a single phase delay signal from which the PVT variation has been removed to a cap bank;
And a second CMOS buffer receiving the phase delay signal and outputting a phase delay signal.
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