KR20120088251A - Capacitor of semiconductor device - Google Patents

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Abstract

PURPOSE: A capacitor of a semiconductor device is provided to prevent a lower electrode to be bent due to a height increase of the capacitor by forming a superior core support pattern in the lower electrode. CONSTITUTION: An interlayer insulating film(115) and a contact plug(113) are formed on a semiconductor substrate(100). A lower electrode(160) is formed on the interlayer insulating film and includes a conductive pattern(132) and a core support pattern(144). A dielectric film(170) and an upper electrode(180) are successively formed on the lower electrode. The dielectric film is formed in uniform thickness on the surface of a number of lower electrodes.

Description

반도체 장치의 캐패시터{Capacitor of semiconductor device}Capacitor of semiconductor device

본 발명은 반도체 장치의 캐패시터에 관한 것으로서, 보다 상세하게는 고집적화된 반도체 장치에 구비되는 캐패시터에 관한 것이다. The present invention relates to a capacitor of a semiconductor device, and more particularly to a capacitor provided in a highly integrated semiconductor device.

반도체 장치가 고집적화됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 캐패시터가 요구된다. 캐패시터의 정전 용량은 전극의 표면적 및 유전막의 유전 상수에 비례하며, 유전막의 등가 산화막 두께와 반비례한다. 이에 따라, 제한된 면적 내에서 캐패시터의 정전용량을 증가시키는 방법으로는, 3차원 구조의 캐패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전막의 등가산화막 두께(equivalent oxide thickness)를 감소시키거나, 유전 상수(dielectric constant)가 높은 유전막을 이용하는 방법이 있다.As semiconductor devices become more integrated, capacitors with sufficient capacitance within a limited area are required. The capacitance of the capacitor is proportional to the surface area of the electrode and the dielectric constant of the dielectric film and inversely proportional to the equivalent oxide thickness of the dielectric film. Accordingly, as a method of increasing the capacitance of a capacitor within a limited area, a capacitor having a three-dimensional structure can be formed to increase the surface area of the electrode, reduce the equivalent oxide thickness of the dielectric film, There is a method using a dielectric film having a high dielectric constant.

전극의 표면 면적을 증가시키는 방법으로는, 하부(또는 스토리지(storage)) 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 하부 전극의 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(OCS: One Cylinder Storage) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 있다. 그리고, 고유전 상수(high dielectric constant)를 갖는 유전막으로는 TiO2, Ta2O5와 같은 금속 산화막 또는 PZT(PbZrTiO3), BST(BaSrTiO3)와 같은 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric)이 이용될 수 있다. In order to increase the surface area of the electrode, it is possible to increase the height of the lower (or storage) electrode, or to increase the effective surface area of the lower electrode using HSG (Hemi-Spherical Grain), or to form a single cylinder. One cylinder storage (OCS) electrode is used to use the area inside and outside the cylinder. In addition, as a dielectric film having a high dielectric constant, a metal oxide film such as TiO 2 , Ta 2 O 5 or a ferroelectric having a perovskite structure such as PZT (PbZrTiO 3 ) or BST (BaSrTiO 3 ) (ferroelectric) may be used.

본원 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 반도체 장치의 캐패시터를 제공하는데 있다. An object of the present invention is to provide a capacitor of a semiconductor device with improved electrical characteristics and reliability.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 캐패시터는 반도체 기판 상의 하부 전극, 하부 전극의 표면을 덮는 유전막 및 유전막을 덮는 상부 전극을 포함하되, 하부 전극은 홈 영역을 정의하는 바닥부 및 측벽부를 포함하는 제 1 도전 패턴 및 제 1 도전 패턴의 홈 영역 내에서, 제 1 도전 패턴의 내측벽 일부를 노출시키는 제 1 코어 지지 패턴을 포함한다.In order to achieve the above object, the capacitor of the semiconductor device according to the embodiment of the present invention includes a lower electrode on the semiconductor substrate, a dielectric film covering the surface of the lower electrode and an upper electrode covering the dielectric film, wherein the lower electrode is a groove region And a first core support pattern exposing a portion of an inner sidewall of the first conductive pattern in a groove region of the first conductive pattern and a first conductive pattern including a bottom portion and a sidewall portion defining a portion thereof.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치의 캐패시터는 반도체 기판 상의 하부 전극, 하부 전극의 표면을 덮는 유전막 및 유전막을 덮는 상부 전극을 포함하되, 하부 전극은 홈 영역을 정의하는 바닥부 및 측벽부를 포함하는 제 1 도전 패턴, 제 1 도전 패턴의 홈 영역 내에 채워진 제 1 코어 지지 패턴, 제 1 도전 패턴 및 제 1 코어 지지 패턴 상에 배치되며, 홈 영역을 정의하는 바닥부 및 측벽부를 포함하는 제 2 도전 패턴 및 제 2 도전 패턴의 홈 영역 내에서, 제 2 도전 패턴의 내측벽 일부를 노출시키는 제 2 코어 지지 패턴을 포함한다.According to another aspect of the present invention, a capacitor of a semiconductor device includes a lower electrode on a semiconductor substrate, a dielectric film covering a surface of a lower electrode, and an upper electrode covering a dielectric film, wherein the lower electrode is a groove region. A first conductive pattern including a bottom portion and a sidewall portion defining a portion, a first core support pattern filled in a groove region of the first conductive pattern, a first conductive pattern and a first core support pattern, And a second core support pattern that exposes a portion of the inner wall of the second conductive pattern in the groove region of the second conductive pattern and the second conductive pattern including the bottom portion and the sidewall portion defining the groove region.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 실시예들에 따르면, 실린더 형태의 하부 전극 내에 강성이 우수한 코어 지지 패턴을 형성함으로써, 캐패시터의 높이 증가로 인해 하부 전극이 휘어지는 것을 억제할 수 있다. 또한, 코어 지지 패턴이 하부 전극의 홈 영역 일부를 채우도록 형성함으로써, 하부 전극의 표면적을 증가시켜 캐패시턴스를 증가시킬 수 있다. According to embodiments of the present invention, by forming a core support pattern having excellent rigidity in the cylindrical lower electrode, it is possible to suppress the lower electrode bent due to the height of the capacitor. In addition, by forming the core support pattern to fill a part of the groove region of the lower electrode, the surface area of the lower electrode may be increased to increase capacitance.

도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타내는 단면도로서, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 3 및 도 4는 제 1 실시예의 변형례들을 나타내는 단면도들이다.
도 5a 내지 도 5h는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 장치를 나타내는 단면도로서, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 7 및 도 9는 제 2 실시예의 변형례들을 나타내는 단면도들이다.
도 10a 내지 도 10g는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 1 is a plan view illustrating a semiconductor device according to example embodiments of the inventive concepts.
FIG. 2 is a cross-sectional view illustrating the semiconductor device according to the first embodiment of the present invention, taken along the line II ′ of FIG. 1.
3 and 4 are cross-sectional views showing modifications of the first embodiment.
5A through 5H are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
6 is a cross-sectional view illustrating the semiconductor device according to the second exemplary embodiment of the present invention, taken along the line II ′ of FIG. 1.
7 and 9 are sectional views showing modifications of the second embodiment.
10A to 10G are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and how to accomplish them, will become apparent by reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is to be understood that the terms 'comprises' and / or 'comprising' as used herein mean that an element, step, operation, and / or apparatus is referred to as being present in the presence of one or more other elements, Or additions.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, the embodiments described herein will be described with reference to cross-sectional views and / or plan views, which are ideal illustrations of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical content. Accordingly, shapes of the exemplary views may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. For example, the etched area shown at right angles may be rounded or may have a shape with a certain curvature. Accordingly, the regions illustrated in the figures have schematic attributes, and the shape of the regions illustrated in the figures is intended to illustrate a particular form of region of the device and is not intended to limit the scope of the invention.

이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 캐패시터 제조 방법을 설명한 후, 제조 방법을 통해 얻어지는 반도체 장치의 캐패시터에 대해서 설명하도록 한다. Hereinafter, a capacitor manufacturing method of a semiconductor device according to embodiments of the present invention will be described with reference to the drawings, and then a capacitor of the semiconductor device obtained through the manufacturing method will be described.

도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략 평면도이다. 도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 캐패시터를 나타내는 단면도로서, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.1 is a schematic plan view of a semiconductor device according to example embodiments. FIG. 2 is a cross-sectional view illustrating a capacitor of the semiconductor device according to the first embodiment of the present invention, taken along the line II ′ of FIG. 1.

도 1 및 도 2를 참조하면, 반도체 장치의 캐패시터는 하부 전극(160), 유전막(170) 및 상부 전극(180)을 포함하며, 캐패시터의 하부 전극(160)은 스위칭 소자와 전기적으로 연결될 수 있다. 1 and 2, a capacitor of a semiconductor device may include a lower electrode 160, a dielectric layer 170, and an upper electrode 180, and the lower electrode 160 of the capacitor may be electrically connected to a switching element. .

구체적으로, 소자 분리막(101)에 의해 활성 영역이 정의된 반도체 기판(100) 상에 스위칭 소자들(예를 들어, MOS 트랜지스터들)이 형성될 수 있다. 예를 들어, 스위칭 소자인 MOS 트랜지스터는 게이트 전극 및 소오스/드레인 전극들(미도시)을 포함한다. 보다 상세히 설명하면, 반도체 기판(100) 상에 복수 개의 도전 라인들(게이트 라인들 또는 비트 라인들)이 배열되며, 도전 라인들 사이의 반도체 기판(100) 내에는 소오스/드레인 전극들(미도시)이 형성될 수 있다. 도전 라인들(111)은 절연 물질에 의해 서로 절연되며, 소오스/드레인 전극들 각각에 콘택 플러그(113)가 전기적으로 연결될 수 있다. Specifically, switching elements (eg, MOS transistors) may be formed on the semiconductor substrate 100 where the active region is defined by the device isolation layer 101. For example, a MOS transistor, which is a switching element, includes a gate electrode and source / drain electrodes (not shown). In more detail, a plurality of conductive lines (gate lines or bit lines) are arranged on the semiconductor substrate 100, and source / drain electrodes (not shown) are formed in the semiconductor substrate 100 between the conductive lines. ) May be formed. The conductive lines 111 may be insulated from each other by an insulating material, and the contact plug 113 may be electrically connected to each of the source / drain electrodes.

캐패시터의 하부 전극(160)은 콘택 플러그들(113)을 포함하는 층간 절연막(115) 상에 배치되며, 콘택 플러그(113)와 전기적으로 연결될 수 있다. 캐패시터의 용량(capacitance)은 하부 전극(160)의 표면적에 비례하므로, 하부 전극(160)의 높이가 증가시킴으로써, 캐패시터의 용량을 증가시킬 수 있다. 일 실시예에 따르면, 하부 전극(160)의 높이는 약 5000Å 내지 15000Å일 수 있다.The lower electrode 160 of the capacitor may be disposed on the interlayer insulating layer 115 including the contact plugs 113 and may be electrically connected to the contact plug 113. Since the capacitance of the capacitor is proportional to the surface area of the lower electrode 160, by increasing the height of the lower electrode 160, the capacitance of the capacitor can be increased. According to one embodiment, the height of the lower electrode 160 may be about 5000 kPa to 15000 kPa.

한편, 제한된 면적 내에 형성되는 하부 전극(160)의 높이가 증가할수록 하부 전극(160)의 종횡비가 증가한다. 이에 따라, 하부 전극(160)의 휨 또는 쓰러짐을 방지하기 위해 하부 전극(160)들을 수평적으로 지지하는 지지 패턴(125a)이 하부 전극(160)들 둘레에 연결될 수 있다. 지지 패턴(125a)은 도 1에 도시된 것처럼, 하부 전극들(즉, 도전 패턴(132))을 둘러싸되, 소정 영역들에서 개구들(openings; 125b)을 갖는다. 이러한 지지 패턴(125a)은 실리콘 질화막과 같은 절연 물질로 형성될 수 있다. 나아가, 일 실시예에 따르면, 하부 전극(160)의 휨 또는 쓰러짐을 방지하기 위해 하부 전극(160)을 수직적으로 지지하는 코어 지지 패턴(144)을 포함한다. Meanwhile, as the height of the lower electrode 160 formed within the limited area increases, the aspect ratio of the lower electrode 160 increases. Accordingly, the support pattern 125a for horizontally supporting the lower electrodes 160 may be connected around the lower electrodes 160 to prevent bending or falling of the lower electrode 160. The support pattern 125a surrounds the lower electrodes (ie, the conductive pattern 132), as shown in FIG. 1, and has openings 125b in certain regions. The support pattern 125a may be formed of an insulating material such as a silicon nitride film. Furthermore, according to one embodiment, the core support pattern 144 vertically supports the lower electrode 160 to prevent bending or falling of the lower electrode 160.

상세히 설명하면, 일 실시예에 따른 하부 전극(160)은 도전 패턴(132) 및 코어 지지 패턴(144)을 포함한다. In detail, the lower electrode 160 according to the exemplary embodiment includes a conductive pattern 132 and a core support pattern 144.

도전 패턴(132)은 홈 영역을 정의하는 바닥부 및 측벽부를 갖는 실린더(cylinder) 형태를 가질 수 있다. 하부 전극(160)의 바닥부 및 측벽부는 실질적으로 동일한 두께를 가질 수 있으며, 하부 전극(160)의 폭은 상부에서 하부로 갈수록 감소될 수 있다. 즉, 하부 전극(160)의 하부 폭은 하부 전극(160)의 상부 폭보다 작을 수 있다. The conductive pattern 132 may have a cylindrical shape having a bottom portion and a sidewall portion defining a groove region. The bottom portion and the sidewall portion of the lower electrode 160 may have substantially the same thickness, and the width of the lower electrode 160 may decrease from the top to the bottom. That is, the lower width of the lower electrode 160 may be smaller than the upper width of the lower electrode 160.

도전 패턴(132)은 금속 물질을 포함할 수 있으며, 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 금(Pt), 루테늄(Ru) 및 이리듐(Ir)과 같은 금속막, 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막, PtO, RuO2, 또는 IrO2　와 같은 전도성 귀금속 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수 있다. 일 실시예에 따르면, 도전 패턴(132)은 타이타늄 질화막으로 형성될 수 있다. The conductive pattern 132 may include a metal material. For example, cobalt (Co), titanium (Ti), nickel (Ni), tungsten (W), molybdenum (Mo), gold (Pt), ruthenium ( Metal films such as Ru) and iridium (Ir), titanium nitride films (TiN), titanium silicon nitride films (TiSiN), titanium aluminum nitride films (TiAlN), tantalum nitride films (TaN), tantalum silicon nitride films (TaSiN), tantalum aluminum nitride films (TaAlN) ) And metal nitride films such as tungsten nitride (WN), conductive precious metals such as PtO, RuO 2 , or IrO 2 The oxide film may be formed of an oxide film and a conductive oxide film such as SRO (SrRuO 3 ), BSRO ((Ba, Sr) RuO 3 ), CRO (CaRuO 3 ), or LSCo. In example embodiments, the conductive pattern 132 may be formed of a titanium nitride layer.

일 실시예에 따르면, 코어 지지 패턴(144)은 도전 패턴(132)의 홈 영역 일부를 채울 수 있다. 즉, 코어 지지 패턴(144)의 최상면은 도전 패턴(132)의 최상면보다 아래에 위치하여, 도전 패턴(132)의 내측벽 일부를 노출시킬 수 있다. 일 실시예에서, 코어 지지 패턴(144)의 높이는 도전 패턴(132)의 높이의 절반 이상일 수 있으며, 구체적으로, 코어 지지 패턴(144)의 높이는 도전 패턴(132)의 높이의 약 0.5배 내지 1배일 수 있다. 코어 지지 패턴(144)에 의해 도전 패턴(132)의 내측벽 일부가 노출되므로, 하부 전극(160)의 표면적이 증가될 수 있다. According to an embodiment, the core support pattern 144 may fill a portion of the groove area of the conductive pattern 132. That is, the top surface of the core support pattern 144 may be located below the top surface of the conductive pattern 132 to expose a portion of the inner wall of the conductive pattern 132. In one embodiment, the height of the core support pattern 144 may be at least half the height of the conductive pattern 132, and specifically, the height of the core support pattern 144 is about 0.5 to 1 times the height of the conductive pattern 132. It may be a boat. Since a portion of the inner wall of the conductive pattern 132 is exposed by the core support pattern 144, the surface area of the lower electrode 160 may be increased.

이와 같이 도전 패턴(132)의 중심에 형성된 코어 지지 패턴(144)은 도전 패턴(132)보다 강성(stiffness, 즉, 기계적 강도)이 우수한 물질로 이루어질 수 있다. 다시 말해, 코어 지지 패턴(144)은 도전 패턴(132)보다 탄성 계수가 큰 물질로 형성될 수 있다. 보다 상세하게, 도전 패턴(132)보다 강성이 우수한 코어 지지 패턴(144)은 예를 들어, 약 300Gpa 내지 1000Gpa의 영률(Young's modulus)을 갖는 물질로 이루어질 수 있다. 또한, 코어 지지 패턴(144)은 도전 패턴(132)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. As such, the core support pattern 144 formed at the center of the conductive pattern 132 may be formed of a material having better stiffness (ie, mechanical strength) than the conductive pattern 132. In other words, the core support pattern 144 may be formed of a material having a larger elastic modulus than the conductive pattern 132. More specifically, the core support pattern 144 having superior rigidity than the conductive pattern 132 may be formed of a material having a Young's modulus of about 300 Gpa to 1000 Gpa, for example. In addition, the core support pattern 144 may be formed of a material having an etch selectivity with respect to the conductive pattern 132.

예를 들어, 코어 지지 패턴(144)은 텅스텐(W), 이리듐(Ir), 루테늄(Ru), 알루미늄 산화물(Al2O3), 루테늄 산화물(RuO2)로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 다른 실시예로, 코어 지지 패턴(144)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드(SiC), 실리콘 옥시카바이드(SiOC), SiLK, 블랙 다이아몬드, CORAL, BN, ARC(anti-reflective coating)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나 또는 이들의 조합으로 이루어질 수 있다.For example, the core support pattern 144 is any one selected from the group consisting of tungsten (W), iridium (Ir), ruthenium (Ru), aluminum oxide (Al 2 O 3 ), ruthenium oxide (RuO 2 ) It can be made of a combination of. In another embodiment, the core support pattern 144 is made of silicon oxide, silicon nitride, silicon carbide (SiC), silicon oxycarbide (SiOC), SiLK, black diamond, CORAL, BN, and anti-reflective coating (ARC) film. At least one selected from the group or a combination thereof.

이와 같이, 도전 패턴(132) 및 코어 지지 패턴(144)으로 구성된 하부 전극(160)들 상에는, 유전막(170) 및 상부 전극(180)이 차례로 형성된다. As described above, the dielectric layer 170 and the upper electrode 180 are sequentially formed on the lower electrodes 160 including the conductive pattern 132 and the core support pattern 144.

유전막(170)은 복수 개의 하부 전극들(160)의 표면 상에 균일한 두께로 형성될 수 있다. 일 실시예에서, 코어 지지 패턴(144)이 도전 패턴(132)의 홈 영역 일부를 채우므로, 유전막(170)은 코어 지지 패턴(144)의 상면과, 코어 지지 패턴(144)에 의해 노출된 도전 패턴(132)의 내측벽 일부를 덮을 수 있다. 예를 들어, 유전막(170)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 그리고, 유전막(170)은 약 50Å~150Å의 두께를 가질 수 있다. The dielectric layer 170 may be formed to have a uniform thickness on the surfaces of the plurality of lower electrodes 160. In one embodiment, since the core support pattern 144 fills a portion of the groove region of the conductive pattern 132, the dielectric layer 170 is exposed by the top surface of the core support pattern 144 and the core support pattern 144. A portion of the inner wall of the conductive pattern 132 may be covered. For example, the dielectric film 170 HfO 2 , ZrO 2 , Al 2 O 3 , La 2 O 3 , Ta 2 O 3 And a metal oxide such as TiO 2 and a combination consisting of a dielectric material having a perovskite structure such as SrTiO 3 (STO), (Ba, Sr) TiO 3 (BST), BaTiO 3 , PZT, PLZT. It can be formed of a single film or a combination of these films. In addition, the dielectric layer 170 may have a thickness of about 50 μs to 150 μs.

상부 전극(180)은 유전막(170) 상에 형성되어 복수 개의 하부 전극(160)들을 덮을 수 있다. 나아가, 상부 전극(180)은 유전막(170)이 형성된 도전 패턴(132)의 홈 영역 일부를 채울 수 있다. 예를 들어, 상부 전극(180)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 상부 전극(180)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 상부 전극(180)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(180)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 상부 전극(180)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다. The upper electrode 180 may be formed on the dielectric layer 170 to cover the plurality of lower electrodes 160. In addition, the upper electrode 180 may fill a portion of the groove region of the conductive pattern 132 on which the dielectric layer 170 is formed. For example, the upper electrode 180 may include at least one of silicon, metal materials, metal nitride layers, and metal silicides doped with impurities. For example, the upper electrode 180 may be formed of a high melting point metal film such as cobalt, titanium, nickel, tungsten, and molybdenum. The upper electrode 180 may include a titanium nitride film (TiN), a titanium silicon nitride film (TiSiN), a titanium aluminum nitride film (TiAlN), a tantalum nitride film (TaN), a tantalum silicon nitride film (TaSiN), a tantalum aluminum nitride film (TaAlN), and a tungsten nitride film. It may be formed of a metal nitride film such as (WN). In addition, the upper electrode 180 may be formed of at least one noble metal layer selected from the group consisting of platinum (Pt), ruthenium (Ru), and iridium (Ir). In addition, the upper electrode 180 may include a noble metal conductive oxide film such as PtO, RuO 2 , or IrO 2, and conductive materials such as SRO (SrRuO 3 ), BSRO ((Ba, Sr) RuO 3 ), CRO (CaRuO 3 ), and LSCo. It may be formed of an oxide film.

도 3 및 도 4는 제 1 실시예의 변형례들을 나타내는 단면도들이며, 이하, 도 3 및 도 4를 참조하여, 본 발명의 제 1 실시예의 변형례들에 대해 설명한다. 또한, 도 3 및 도 4에 도시된 구성요소들 중 제 1 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.3 and 4 are cross-sectional views illustrating modified examples of the first embodiment, and hereinafter, modified examples of the first embodiment of the present invention will be described with reference to FIGS. 3 and 4. 3 and 4, the same reference numerals are used for the same components as those in the first embodiment, and detailed descriptions of the corresponding components will be omitted.

도 3에 도시된 실시예에 따르면, 하부 전극(160)은 코어 지지 패턴(144)과 유전막(170) 사이에 개재된 배리어 패턴(152)을 더 포함할 수 있다. 즉, 코어 지지 패턴(144)은 배리어 패턴(152)에 의해 유전막(170)과 이격될 수 있다.According to the embodiment shown in FIG. 3, the lower electrode 160 may further include a barrier pattern 152 interposed between the core support pattern 144 and the dielectric layer 170. That is, the core support pattern 144 may be spaced apart from the dielectric layer 170 by the barrier pattern 152.

코어 지지 패턴(144)이 금속 원자들을 포함하는 경우, 배리어 패턴(152)은 코어 지지 패턴(144) 내 금속 원자들이 유전막(170)으로 확산되는 것을 최소화할 수 있는 도전 물질로 형성될 수 있다. 예를 들어, 코어 지지 패턴(144)이 텅스텐(W)으로 이루어지는 경우, 코어 지지 패턴(144)을 형성하기 위해 WF6와 같이, 플로린(F)을 포함하는 증착가스가 이용되기 때문에 텅스텐(W)은 플로린(F)을 함유할 수 있다. 여기서, 배리어 패턴(152)은 플로린(F)이 코어 지지 패턴(144) 상의 유전막(170)으로 침투하는 것을 방지할 수 있다. 예를 들어, 배리어 패턴(152)은 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 또는 질화 텅스텐 등)을 포함할 수 있다. 이에 더하여, 배리어 패턴(152)은 도전성 금속 질화물과 코어 지지 패턴(144) 사이에 개재된 전이 금속(ex, 티타늄 또는 탄탈늄 등)을 더 포함할 수도 있다.When the core support pattern 144 includes metal atoms, the barrier pattern 152 may be formed of a conductive material that may minimize diffusion of metal atoms in the core support pattern 144 into the dielectric layer 170. For example, when the core support pattern 144 is made of tungsten (W), tungsten (W) is used because a deposition gas containing florin (F) is used to form the core support pattern 144, such as WF 6 . ) May contain florin (F). Here, the barrier pattern 152 may prevent the florin F from penetrating into the dielectric layer 170 on the core support pattern 144. For example, the barrier pattern 152 may include conductive metal nitrides (eg, titanium nitride, tantalum nitride, tungsten nitride, or the like). In addition, the barrier pattern 152 may further include a transition metal (eg, titanium or tantalum, etc.) interposed between the conductive metal nitride and the core support pattern 144.

한편, 도 4에 도시된 실시예에 따르면, 하부 전극(160)의 쓰러짐을 방지하기 위해 하부 전극(160)의 하부 부분이 콘택 플러그(133)에 삽입될 수 있다. 즉, 도전 패턴(132)의 바닥면이 층간 절연막(115)의 최상면보다 아래에 위치할 수 있다. Meanwhile, according to the embodiment illustrated in FIG. 4, a lower portion of the lower electrode 160 may be inserted into the contact plug 133 to prevent the lower electrode 160 from falling down. That is, the bottom surface of the conductive pattern 132 may be located below the top surface of the interlayer insulating layer 115.

도 5a 내지 도 5h는 본 발명의 제 1 실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 단면도들이다. 5A to 5H are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to a first embodiment of the present invention.

도 5a를 참조하면, 소자 분리막(101)에 의해 활성 영역이 정의된 반도체 기판(100) 상에 복수 개의 MOS 트랜지스터들을 형성한다. MOS 트랜지스터들을 형성하는 것은 게이트 라인들(즉, 도전 라인들; 111)을 형성하는 것과, 게이트 라인들(111) 사이의 활성 영역에 소오스/드레인 전극들(미도시)을 형성하는 것을 포함한다. Referring to FIG. 5A, a plurality of MOS transistors are formed on the semiconductor substrate 100 in which an active region is defined by the device isolation layer 101. Forming MOS transistors includes forming gate lines (ie, conductive lines) 111 and forming source / drain electrodes (not shown) in the active region between the gate lines 111.

상세히 설명하면, 반도체 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. In detail, the semiconductor substrate 100 may include a bulk silicon substrate, a silicon on insulator (SOI) substrate, a germanium substrate, a germanium on insulator (GOI) substrate, and a silicon- It may be a germanium substrate or a substrate of an epitaxial thin film obtained by performing selective epitaxial growth (SEG).

실시예들에 따르면, 반도체 기판(100) 상에 활성 영역들을 가로지르는 복수 개의 도전 라인들(111)이 형성될 수 있다. 일 실시예에 따르면, 반도체 기판(100) 상에는 복수의 게이트 라인들(111)이 배치될 수 있으며, 복수의 게이트 라인들(111) 상부에 게이트 라인들(111)을 가로지르는 비트 라인들(미도시)이 배열될 수 있다. 다른 실시예에 따르면, 복수 개의 게이트 라인들(111)은 반도체 기판(100)의 상면으로부터 소정 깊이 아래로 리세스될 수 있으며, 반도체 기판(100) 상에 복수의 비트 라인들(미도시)이 배열될 수 있다. 또 다른 실시예에 따르면, 반도체 기판(100)에 수직 채널을 갖는 트랜지스터들이 형성될 수도 있다. 이러한 경우, 비트 라인들(미도시)은 복수의 게이트 라인들의 측벽들을 가로지를 수 잇다. In example embodiments, a plurality of conductive lines 111 may be formed on the semiconductor substrate 100 to cross the active regions. In example embodiments, a plurality of gate lines 111 may be disposed on the semiconductor substrate 100, and bit lines crossing the gate lines 111 may be disposed on the plurality of gate lines 111. May be arranged. In example embodiments, the plurality of gate lines 111 may be recessed below a predetermined depth from an upper surface of the semiconductor substrate 100, and a plurality of bit lines (not shown) may be formed on the semiconductor substrate 100. Can be arranged. According to another embodiment, transistors having a vertical channel may be formed in the semiconductor substrate 100. In this case, the bit lines (not shown) may cross the sidewalls of the plurality of gate lines.

이어서, 반도체 기판(100) 상에 도전 라인들(111)을 덮는 층간 절연막(115)이 형성될 수 있다. 상세하게, 층간 절연막(115)은 하나 이상의 절연막들로 구성될 수 있으며, 절연막들은 갭 필(gap fill) 특성이 우수한 절연 물질로 형성될 수 있다. 예를 들어, 절연막은 BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다. 층간 절연막(115)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 그리고, 층간 절연막(115)을 증착한 후에는 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 또는 에치 백(etch back) 공정을 실시하여 층간 절연막(115)의 상부를 평탄화할 수 있다. 한편, 층간 절연막(115)을 형성하기 전에, 반도체 기판(100) 상에 형성된 구조물들을 컨포말하게 덮는 식각 정지막이 형성될 수도 있다. Subsequently, an interlayer insulating layer 115 covering the conductive lines 111 may be formed on the semiconductor substrate 100. In detail, the interlayer insulating layer 115 may be formed of one or more insulating layers, and the insulating layers may be formed of an insulating material having excellent gap fill characteristics. For example, the insulating film may be formed of a boron-phosphor silicate glass (BPSG) film, a high density plasma (HDP) oxide film, a tetra ethyl ortho silicate (TEOS) film, an undoped silicate glass (USG), or a tonen sililazene (TOSZ) material. have. The interlayer insulating film 115 may be formed using a film-forming technique having a good property of step coverage, such as chemical vapor deposition (CVD) or atomic layer deposition (ALD). Can be. After the deposition of the interlayer insulating layer 115, a chemical mechanical polishing (CMP) or etch back process may be performed to planarize the upper portion of the interlayer insulating layer 115. Meanwhile, before forming the interlayer insulating layer 115, an etch stop layer may be formed to conformally cover the structures formed on the semiconductor substrate 100.

층간 절연막(115)에는 MOS 트랜지스터의 소오스/드레인 전극들(미도시)과 전기적으로 연결되는 콘택 플러그들(113)이 형성될 수 있다. 상세하게, 콘택 플러그들(113)은 층간 절연막(115)을 패터닝하여 콘택 홀들을 형성하고, 콘택 홀들 내에 도전 물질을 매립하여 형성될 수 있다. 보다 상세하게, 층간 절연막(115)에 사진 식각(photolithography) 공정을 실시하여 반도체 기판(100)에 형성된 소오스/드레인 전극들(미도시)을 노출시키는 콘택 홀들이 형성될 수 있다. 그리고, 콘택 홀들 내에 도전 물질을 매립하는 것은, 콘택 홀 내에 도전막을 증착하고, 도전막을 평탄화하는 것을 포함할 수 있다. 여기서, 도전막은 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나로 형성될 수 있다.Contact plugs 113 may be formed on the interlayer insulating layer 115 to be electrically connected to source / drain electrodes (not shown) of the MOS transistor. In detail, the contact plugs 113 may be formed by patterning the interlayer insulating layer 115 to form contact holes, and filling the conductive material in the contact holes. In more detail, contact holes exposing source / drain electrodes (not shown) formed in the semiconductor substrate 100 may be formed by performing a photolithography process on the interlayer insulating layer 115. The filling of the conductive material in the contact holes may include depositing a conductive film in the contact holes and planarizing the conductive film. Here, the conductive film may be formed of at least one of a polysilicon film, a metal film, a metal nitride film, and a metal silicide film.

도 5b를 참조하면, 콘택 플러그들(113)이 형성된 층간 절연막(115) 상에 제 1 몰드층(120)이 형성될 수 있다. Referring to FIG. 5B, the first mold layer 120 may be formed on the interlayer insulating layer 115 on which the contact plugs 113 are formed.

캐패시터를 형성하는데 있어서, 제 1 몰드층(120)의 두께에 따라 하부 전극의 높이가 달라질 수 있으며, 하부 전극의 높이에 따라 캐패시터의 용량(capacitance)이 달라질 수 있다. 즉, 하부 전극의 높이가 증가될수록 캐패시터의 용량이 증가될 수 있다. 예를 들어, 제 1 몰드층(120)은 약 5000Å 내지 15000Å의 두께를 가질 수 있다.In forming the capacitor, the height of the lower electrode may vary according to the thickness of the first mold layer 120, and the capacitance of the capacitor may vary according to the height of the lower electrode. In other words, as the height of the lower electrode increases, the capacitance of the capacitor may increase. For example, the first mold layer 120 may have a thickness of about 5000 kPa to 15000 kPa.

일 실시예에 따르면, 제 1 몰드층(120)은 하부 절연막(123), 제 1 지지막(125) 및 상부 절연막(127)으로 구성될 수 있다. 다른 실시예에 따르면, 제 1 지지막(125)은 생략될 수 있으며, 제 1 몰드층(120)은 하나 또는 복수의 절연막들로 구성될 수 있다. In example embodiments, the first mold layer 120 may include a lower insulating layer 123, a first support layer 125, and an upper insulating layer 127. According to another embodiment, the first support layer 125 may be omitted, and the first mold layer 120 may be formed of one or a plurality of insulating layers.

상세하게, 하부 절연막(123) 및 상부 절연막(127)은 예를 들어, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), TEOS(Tetra ethly ortho silicate) 또는 USG(Undoped Silicate Glass), SOG(Spin On Glass)막 및 FOX(Flowable OXide)막 등과 같은 실리콘 산화막으로 형성될 수 있다. 제 1 지지막(125)은 하부 및 상부 절연막들(123, 127)을 습식 식각하는 공정에서 하부 및 상부 절연막들(123, 127)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 지지막(125)은 실리콘 질화막, 실리콘카본질화막 또는 실리콘 산질화막으로 형성될 수 있으며, 약 100Å 내지 1000Å의 두께를 가질 수 있다. In detail, the lower insulating layer 123 and the upper insulating layer 127 may be formed of, for example, borosilicate glass (BSG), phosphosilicate glass (PSG), borophosphosilicate glass (BPSG), tetra ethly ortho silicate (TEOS), or undoped silicate glass (USG). ), And a silicon oxide film such as a spin on glass (SOG) film and a flowable OXide (FOX) film. The first support layer 125 may be formed of a material having an etch selectivity with respect to the lower and upper insulating layers 123 and 127 in the process of wet etching the lower and upper insulating layers 123 and 127. For example, the first support layer 125 may be formed of a silicon nitride film, a silicon carbon nitride film, or a silicon oxynitride film, and may have a thickness of about 100 GPa to 1000 GPa.

한편, 일 실시예에 따르면, 하부 절연막(123)을 형성하기 전에, 제 1 몰드층(120)을 패터닝할 때 식각 종료점으로 사용되는 식각 정지막(121)이 형성될 수 있다. 식각 정지막(121)은 약 100 ~ 500Å의 두께를 가질 수 있으며, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.According to an embodiment, before the lower insulating layer 123 is formed, an etch stop layer 121 used as an etch end point may be formed when the first mold layer 120 is patterned. The etch stop layer 121 may have a thickness of about 100 to about 500 μm, and may be formed of, for example, a silicon nitride layer or a silicon oxynitride layer.

도 5c를 참조하면, 제 1 몰드층(120)을 패터닝하여 콘택 플러그(113)를 노출시키는 제 1 개구부들(129)을 형성한다.Referring to FIG. 5C, the first mold layer 120 is patterned to form first openings 129 exposing the contact plug 113.

상세하게, 두꺼운 제 1 몰드층(120)을 관통하는 제 1 개구부들(129)을 형성하기 위해서는, 제 1 몰드층(120)을 식각하는 동안 제 1 몰드층(120)에 대한 식각 선택비가 우수한 하드 마스크 패턴(미도시)이 요구된다. 이를 위해, 하드 마스크 패턴은 비정질 탄소 및/또는 폴리실리콘으로 형성될 수 있다. 그리고, 제 1 개구부들(129)은 제 1 몰드층(120) 상의 하드 마스크 패턴(미도시)을 식각 마스크로 이용하여 제 1 몰드층(120) 및 식각 정지막(121)을 이방성 식각하여 형성될 수 있다. 이방성 식각 공정에 의해 제 1 개구부(129)의 폭이 하부로 갈수록 감소될 수 있다. 즉, 제 1 개구부들(129)은 경사진 측벽을 가질 수 있다. 또한, 제 1 몰드층(120)을 이방성 식각할 때, 과도 식각(over etch)에 의해 식각 정지막(121)이 제거되어 콘택 플러그(113)의 상면이 노출될 수 있다. 또한, 제 1 개구부들(129)을 형성하는 이방성 식각 공정에 의해 콘택 플러그(113)의 상면이 리세스될 수도 있다. In detail, in order to form the first openings 129 penetrating the thick first mold layer 120, the etching selectivity with respect to the first mold layer 120 is excellent while the first mold layer 120 is etched. A hard mask pattern (not shown) is required. To this end, the hard mask pattern may be formed of amorphous carbon and / or polysilicon. The first openings 129 are formed by anisotropically etching the first mold layer 120 and the etch stop layer 121 using a hard mask pattern (not shown) on the first mold layer 120 as an etching mask. Can be. By the anisotropic etching process, the width of the first opening 129 may be reduced downward. That is, the first openings 129 may have sloped sidewalls. In addition, when the first mold layer 120 is anisotropically etched, the etch stop layer 121 may be removed by overetching to expose the top surface of the contact plug 113. In addition, the top surface of the contact plug 113 may be recessed by an anisotropic etching process to form the first openings 129.

도 5d를 참조하면, 제 1 개구부들(129)이 형성된 제 1 몰드층(120a) 상에 제 1 도전막(130) 및 코어 지지막(140)을 순서대로 형성한다.Referring to FIG. 5D, the first conductive layer 130 and the core support layer 140 are sequentially formed on the first mold layer 120a on which the first openings 129 are formed.

제 1 도전막(130) 및 코어 지지막(140)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 제 1 개구부(129) 내에 컨포말하게 형성될 수 있다. The first conductive layer 130 and the core support layer 140 are excellent in a property of step coverage such as chemical vapor deposition (CVD), physical vapor deposition (PVD), or atomic layer deposition (ALD). Can be conformally formed in the first opening 129 using a forming technique.

상세하게, 제 1 도전막(130)은 제 1 개구부(129) 내에 홈 영역을 정의하도록 형성될 수 있다. 이를 위해, 제 1 도전막(130)은 제 1 개구부(129)의 직경의 절반 이하의 두께로 증착될 수 있다. 그리고, 콘택 플러그(113)의 상면을 덮는 바닥부의 두께와 제 1 개구부(129)의 내벽을 덮는 측벽부의 두께는 실질적으로 동일할 수 있다. 그리고, 코어 지지막(140)은 제 1 도전막(130)이 형성된 제 1 개구부(129)를 완전히 채울 수 있도록 충분한 두께로 증착될 수 있다. 예를 들어, 제 1 도전막(130) 및 코어 지지막(140) 각각은 약 10Å~500Å의 두께로 증착될 수 있다. In detail, the first conductive layer 130 may be formed to define a groove region in the first opening 129. To this end, the first conductive layer 130 may be deposited to a thickness less than half the diameter of the first opening 129. The thickness of the bottom portion covering the top surface of the contact plug 113 and the thickness of the side wall portion covering the inner wall of the first opening 129 may be substantially the same. The core support layer 140 may be deposited to a sufficient thickness so as to completely fill the first opening 129 in which the first conductive layer 130 is formed. For example, each of the first conductive layer 130 and the core support layer 140 may be deposited to a thickness of about 10 μs to 500 μs.

일 실시예에서, 제 1 도전막(130)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 제 1 도전막(130)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 그리고, 제 1 도전막(130)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 제 1 도전막(130)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 제 1 도전막(130)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다. In an embodiment, the first conductive layer 130 may include at least one of silicon, metal materials, metal nitride layers, and metal silicides doped with impurities. For example, the first conductive layer 130 may be formed of a high melting point metal material such as cobalt, titanium, nickel, tungsten, and molybdenum. The first conductive film 130 may include a titanium nitride film (TiN), a titanium silicon nitride film (TiSiN), a titanium aluminum nitride film (TiAlN), a tantalum nitride film (TaN), a tantalum silicon nitride film (TaSiN), a tantalum aluminum nitride film (TaAlN), and the like. It may be formed of a metal nitride film such as tungsten nitride film (WN). In addition, the first conductive layer 130 may be formed of at least one noble metal layer selected from the group consisting of platinum (Pt), ruthenium (Ru), and iridium (Ir). In addition, the first conductive film 130 may include a noble metal conductive oxide film such as PtO, RuO 2 , or IrO 2 , SRO (SrRuO 3 ), BSRO ((Ba, Sr) RuO 3 ), CRO (CaRuO 3 ), and LSCo. It may be formed of the same conductive oxide film.

한편, 제 1 도전막(130)을 증착한 후에는, 제 1 도전막(130) 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수도 있다. 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다. Meanwhile, after the first conductive layer 130 is deposited, a plasma treatment and a heat treatment process may be performed to remove impurities generated during deposition of the first conductive layer 130. N 2 and H 2 in the plasma treatment process Plasma can be used.

코어 지지막(140)은 제 1 도전막(130)에 의해 정의되는 홈 영역을 채우도록 형성될 수 있다. 일 실시예에서, 코어 지지막(140)은 제 1 도전막(130) 및 제 1 몰드층(120a)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. The core support layer 140 may be formed to fill the groove region defined by the first conductive layer 130. In an embodiment, the core support layer 140 may be formed of a material having an etch selectivity with respect to the first conductive layer 130 and the first mold layer 120a.

구체적으로, 코어 지지막(140)은 탄성 계수가 제 1 도전막(130)보다 크고, 제 1 도전막(130)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 즉, 코어 지지막(140)은 제 1 도전막(130)보다 기계적 강도(즉, 강성(stiffness))가 우수한 물질로 형성될 수 있다. 제 1 도전막(130)보다 강성이 우수한 코어 지지막(140)은 예를 들어, 약 300Gpa 내지 1000Gpa의 영률(Young's modulus)을 갖는 물질로 형성될 수 있다. 예를 들어, 코어 지지막(140)은 텅스텐(W), 이리듐(Ir), 루테늄(Ru), 알루미늄 산화물(Al2O3), 루테늄 산화물(RuO2)로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 다른 실시예에서, 코어 지지막(140)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중에서 선택되되, 제 1 도전막(130)과 식각 선택비를 갖는 물질로 형성될 수 있다. 또 다른 실시예에서, 코어 지지막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드(SiC), 실리콘 옥시카바이드(SiOC), SiLK, 블랙 다이아몬드, CORAL, BN, ARC(anti-reflective coating)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다.In detail, the core support layer 140 may be formed of a material having an elastic modulus greater than that of the first conductive layer 130 and having an etching selectivity with respect to the first conductive layer 130. That is, the core support layer 140 may be formed of a material having better mechanical strength (that is, stiffness) than the first conductive layer 130. The core support layer 140 having superior rigidity than the first conductive layer 130 may be formed of, for example, a material having a Young's modulus of about 300 Gpa to 1000 Gpa. For example, the core support layer 140 may be any one selected from the group consisting of tungsten (W), iridium (Ir), ruthenium (Ru), aluminum oxide (Al 2 O 3 ), and ruthenium oxide (RuO 2 ). It can be formed by a combination of. In another embodiment, the core support layer 140 may be selected from silicon, metal materials, metal nitride layers, and metal silicides doped with impurities, and may be formed of a material having an etching selectivity with the first conductive layer 130. Can be. In another embodiment, the core support layer 140 is a silicon oxide, silicon nitride, silicon carbide (SiC), silicon oxycarbide (SiOC), SiLK, black diamond, CORAL, BN, anti-reflective coating (ARC) film It may be formed of at least one selected from the group consisting of or a combination thereof.

도 5e를 참조하면, 제 1 몰드층(120a)의 상면이 노출될 때까지 제 1 도전막(130) 및 코어 지지막(140)에 대한 평탄화 공정을 수행한다. 평탄화 공정으로는 화학 기계적 연마(CMP) 또는 건식 에치백(dry etch back) 공정이 수행될 수 있다. 제 1 도전막(130) 및 코어 지지막(140)을 평탄화함에 따라, 도 5e에 도시된 것처럼, 제 1 개구부들(129) 각각에 홈 영역을 갖는 실린더 형태의 제 1 도전 패턴(132)이 형성될 수 있다. 그리고, 제 1 도전 패턴(132)의 홈 영역 내에 코어 지지 패턴(142)이 형성될 수 있다. Referring to FIG. 5E, a planarization process is performed on the first conductive layer 130 and the core support layer 140 until the top surface of the first mold layer 120a is exposed. The planarization process may be a chemical mechanical polishing (CMP) or dry etch back process. As the first conductive layer 130 and the core support layer 140 are planarized, as illustrated in FIG. 5E, the first conductive pattern 132 having a cylindrical shape having a groove area in each of the first openings 129 may be formed. Can be formed. The core support pattern 142 may be formed in the groove region of the first conductive pattern 132.

한편, 제 1 도전 패턴들(132) 및 코어 지지 패턴들(142)을 형성한 후에, 제 1 지지막(125)을 패터닝하여 제 1 지지 패턴(125a)이 형성될 수 있다. 상세하게, 제 1 지지 패턴(125a)을 형성하는 것은, 제 1 도전 패턴들(132) 및 코어 지지 패턴들(142)이 형성된 제 1 몰드층(120a) 상에 상부 절연막(127)의 일부분을 노출시키는 마스크 패턴들(미도시)을 형성하는 것, 마스크 패턴에 노출된 상부 절연막(127) 및 제 1 지지막(125)을 순차적으로 식각하는 것을 포함할 수 있다. 이에 따라, 제 1 도전 패턴들(132)과 연결되며, 소정 영역들에서 하부 절연막(123)을 노출시키는 제 1 지지 패턴(125a)이 형성될 수 있다. 다시 말해, 제 1 지지 패턴(125a)은 제 1 도전 패턴들(132)의 외측벽 전체 또는 일부분을 감싸면서, 하부 절연막(123)을 노출시킬 수 있다. 이와 같이 형성된 제 1 지지 패턴(125a)은, 상부 및 하부 절연막들(123, 127)을 제거하는 후속 공정에서 상부 및 하부 절연막들(123, 127)에 대해 식각 선택비를 가지므로, 인접하는 제 1 도전 패턴들(132)을 연결하여 종횡비가 큰 하부 전극들이 쓰러지는 것을 방지할 수 있다. 한편, 제 1 지지 패턴(125a)을 형성한 후에, 제 1 도전 패턴들(132) 사이에 노출된 하부 절연막(123) 상에는 절연막이 형성될 수도 있다. Meanwhile, after the first conductive patterns 132 and the core support patterns 142 are formed, the first support pattern 125a may be formed by patterning the first support layer 125. In detail, the first support pattern 125a may be formed by forming a portion of the upper insulating layer 127 on the first mold layer 120a on which the first conductive patterns 132 and the core support patterns 142 are formed. Forming the exposed mask patterns (not shown), and sequentially etching the upper insulating layer 127 and the first support layer 125 exposed to the mask pattern. Accordingly, the first support pattern 125a may be formed to be connected to the first conductive patterns 132 and to expose the lower insulating layer 123 in predetermined regions. In other words, the first support pattern 125a may expose the lower insulating layer 123 while covering the entirety or a part of the outer walls of the first conductive patterns 132. The first support pattern 125a formed as described above has an etch selectivity with respect to the upper and lower insulating layers 123 and 127 in a subsequent process of removing the upper and lower insulating layers 123 and 127. The first conductive patterns 132 may be connected to prevent the lower electrodes having a large aspect ratio from falling down. Meanwhile, after the first support pattern 125a is formed, an insulating film may be formed on the lower insulating film 123 exposed between the first conductive patterns 132.

도 5f를 참조하면, 제 1 도전 패턴(132)의 홈 영역을 채우는 코어 지지 패턴(142)의 상면을 리세스시켜, 제 1 도전 패턴(132)의 내측벽 일부분을 노출시킨다. 코어 지지 패턴(142)을 리세스시키는 것은, 제 1 도전 패턴(132)에 대해 식각 선택성을 갖는 레서피(recipe)를 이용하여 코어 지지 패턴(142)의 상부 부분을 이방성 또는 등방성 식각하는 것을 포함할 수 있다. 여기서, 코어 지지 패턴(144)의 리세스 깊이는 제 1 도전 패턴(132)의 휨 방지를 위해 제 1 도전 패턴(132)의 높이의 약 0.5배 내지 1배일 수 있다. Referring to FIG. 5F, an upper surface of the core support pattern 142 filling the groove region of the first conductive pattern 132 is recessed to expose a portion of the inner wall of the first conductive pattern 132. Recessing the core support pattern 142 may include anisotropically or isotropically etching the upper portion of the core support pattern 142 using a recipe having an etch selectivity with respect to the first conductive pattern 132. Can be. Here, the recess depth of the core support pattern 144 may be about 0.5 to 1 times the height of the first conductive pattern 132 to prevent bending of the first conductive pattern 132.

도 5g 및 도 5h를 참조하면, 리세스된 코어 지지 패턴(144)의 상면에 배리어 패턴(152)이 형성될 수 있다. 5G and 5H, a barrier pattern 152 may be formed on an upper surface of the recessed core support pattern 144.

일 실시예에서, 배리어 패턴(152)을 형성하는 것은, 리세스된 코어 지지 패턴 상에 배리어막(150)을 형성하는 것과, 배리어막(150)을 선택적으로 식각하여 코어 지지 패턴(144) 상에 배리어 패턴(152)을 국소적으로 형성하는 것을 포함한다. In one embodiment, forming the barrier pattern 152 may include forming the barrier layer 150 on the recessed core support pattern, and selectively etching the barrier layer 150 onto the core support pattern 144. Locally forming the barrier pattern 152.

배리어막(150)은 증착 방법을 이용하여 형성될 수 있으며, 리세스된 코어 지지 패턴(144) 상의 홈 영역을 완전히 채울 수 있다. 배리어막(150)은 코어 지지 패턴(144) 내의 금속 원자들이 유전막으로 확산되는 것을 최소화할 수 있는 도전 물질로 형성될 수 있다. 예를 들어, 배리어막(150)은 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 또는 질화 텅스텐 등)로 형성될 수 있다. 이에 더하여, 배리어막(150)은 도전성 금속 질화물과 코어 지지 패턴(144) 사이에 개재된 전이 금속(ex, 티타늄 또는 탄탈늄 등)을 더 포함할 수도 있다.The barrier layer 150 may be formed using a deposition method, and may completely fill the groove region on the recessed core support pattern 144. The barrier layer 150 may be formed of a conductive material to minimize diffusion of metal atoms in the core support pattern 144 into the dielectric layer. For example, the barrier layer 150 may be formed of a conductive metal nitride (eg, titanium nitride, tantalum nitride, tungsten nitride, or the like). In addition, the barrier layer 150 may further include a transition metal (eg, titanium or tantalum, etc.) interposed between the conductive metal nitride and the core support pattern 144.

배리어막(150)을 선택적으로 식각하는 공정은 이방성 또는 등방성 식각 방법이 이용될 수 있다. 배리어막(150)을 선택적으로 식각하는 공정은, 배리어막(150)을 식각하여 제 1 몰드층(120a)의 상면을 노출시키는 것, 제 1 도전 패턴(132)의 홈 영역 내의 배리어막(150) 일부를 연속적으로 식각하여 홈 영역 내에 국소적으로 잔류시키는 것을 포함할 수 있다. In the selective etching of the barrier layer 150, an anisotropic or isotropic etching method may be used. In the process of selectively etching the barrier film 150, the barrier film 150 is etched to expose the top surface of the first mold layer 120a and the barrier film 150 in the groove region of the first conductive pattern 132. ) May be successively etched away to partially remain in the groove region.

이어서, 도 5h를 참조하면, 배리어 패턴(152)을 형성한 후에 제 1 도전 패턴(132)의 외측벽을 노출시키는 제 1 몰드층(120a)을 제거 공정이 수행될 수 있다. 한편, 일 실시예에 따르면, 배리어 패턴(152)을 형성하지 않고 제 1 몰드층(120a)을 제거하는 공정이 수행될 수도 있다. Subsequently, referring to FIG. 5H, after the barrier pattern 152 is formed, a process of removing the first mold layer 120a exposing the outer wall of the first conductive pattern 132 may be performed. Meanwhile, according to an embodiment, a process of removing the first mold layer 120a may be performed without forming the barrier pattern 152.

상세하게, 제 1 몰드층(120a)을 제거하는 공정은, 하부 및 상부 절연막들(123, 127)을 선택적으로 식각하는 것을 포함한다. 예를 들어, 하부 및 상부 절연막들(123, 127)이 실리콘 산화막으로 형성된 경우, 하부 및 상부 절연막들(123, 127)은 불산을 포함하는 식각액을 이용한 습식 식각 공정에 의해 제거될 수 있다. 하부 및 상부 절연막들(123, 127)이 실리콘 질화막으로 형성된 경우, 제 1 몰드층(120a)은 인산을 포함하는 식각액을 이용한 습식 식각 공정에 의해 제거될 수 있다. 또한, 하부 및 상부 절연막들(123, 127)이 폴리머 계열의 막으로 형성된 경우, 하부 및 상부 절연막들(123, 127)은 산소 분위기의 건식 식각 공정에 의해 제거될 수 있다. In detail, the process of removing the first mold layer 120a may include selectively etching the lower and upper insulating layers 123 and 127. For example, when the lower and upper insulating layers 123 and 127 are formed of a silicon oxide layer, the lower and upper insulating layers 123 and 127 may be removed by a wet etching process using an etchant including hydrofluoric acid. When the lower and upper insulating layers 123 and 127 are formed of a silicon nitride layer, the first mold layer 120a may be removed by a wet etching process using an etchant including phosphoric acid. In addition, when the lower and upper insulating layers 123 and 127 are formed of a polymer-based film, the lower and upper insulating layers 123 and 127 may be removed by a dry etching process in an oxygen atmosphere.

하부 및 상부 절연막들(123, 127)을 제거할 때, 하부 및 상부 절연막들(123, 127)에 대해 식각 선택성을 갖는 제 1 지지 패턴들(125a)은 제거되지 않고 잔류할 수 있다. 이에 따라, 인접하는 제 1 도전 패턴들(132)이 제 1 지지 패턴(125a)에 의해 연결될 수 있다. When the lower and upper insulating layers 123 and 127 are removed, the first support patterns 125a having etch selectivity with respect to the lower and upper insulating layers 123 and 127 may remain without being removed. Accordingly, adjacent first conductive patterns 132 may be connected by the first support pattern 125a.

이와 같이, 제 1 몰드층(120a)을 제거함에 따라, 콘택 플러그들(113) 각각의 상부에 제 1 도전 패턴(132) 및 코어 지지 패턴(144)을 포함하는 캐패시터의 하부 전극이 형성될 수 있다. 여기서, 종횡비(aspect ratio)가 큰 하부 전극은 코어 지지 패턴(144)에 의해 휘어지거나 쓰러지는 것이 방지될 수 있다. As such, as the first mold layer 120a is removed, a lower electrode of the capacitor including the first conductive pattern 132 and the core support pattern 144 may be formed on each of the contact plugs 113. have. Here, the lower electrode having a large aspect ratio may be prevented from being bent or collapsed by the core support pattern 144.

이어서, 도 2 내지 4에 도시된 것처럼, 하부 전극의 표면을 따라 컨포말하게 유전막(170)을 형성하고, 유전막(170) 상에 상부 전극(180)을 형성한다. 일 실시예에서, 하부 전극은 도시된 것처럼 제 1 도전 패턴(132), 코어 지지 패턴(144) 및 배리어 패턴(152)을 포함하므로, 제 1 몰드층(120a)을 제거함에 따라 노출된 제 1 도전 패턴(132)의 표면 및 코어 지지 패턴(144)의 상면에 균일한 두께의 유전막(170)이 형성될 수 있다. 한편, 도 2에 도시된 것처럼, 코어 지지 패턴(144) 상에 배리어 패턴이 형성되지 않는 경우, 유전막(170)은 코어 지지 패턴(144)의 상면과 직접 접촉될 수도 있다. Next, as illustrated in FIGS. 2 to 4, the dielectric film 170 is conformally formed along the surface of the lower electrode, and the upper electrode 180 is formed on the dielectric film 170. In one embodiment, the lower electrode includes a first conductive pattern 132, a core support pattern 144, and a barrier pattern 152 as shown, thus exposing the first mold layer 120a to expose the first electrode. A dielectric layer 170 having a uniform thickness may be formed on the surface of the conductive pattern 132 and the top surface of the core support pattern 144. 2, when the barrier pattern is not formed on the core support pattern 144, the dielectric layer 170 may directly contact the upper surface of the core support pattern 144.

유전막(170) 및 상부 전극(180)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.The dielectric film 170 and the upper electrode 180 may employ a film-forming technique having a good property of step coverage such as chemical vapor deposition (CVD), physical vapor deposition (PVD), or atomic layer deposition (ALD). Can be formed using.

유전막(170)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 그리고, 유전막(170)은 약 50Å~150Å의 두께를 가질 수 있다. The dielectric layer 170 may include, for example, HfO 2 , ZrO 2 , Al 2 O 3 , La 2 O 3 , Ta 2 O 3. And a metal oxide such as TiO 2 and a combination consisting of a dielectric material having a perovskite structure such as SrTiO 3 (STO), (Ba, Sr) TiO 3 (BST), BaTiO 3 , PZT, PLZT. It can be formed of a single film or a combination of these films. In addition, the dielectric layer 170 may have a thickness of about 50 μs to 150 μs.

상부 전극(180)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 상부 전극(180)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 상부 전극(180)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(180)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 상부 전극(180)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다. The upper electrode 180 may include at least one of silicon, metal materials, metal nitride layers, and metal silicides doped with impurities. For example, the upper electrode 180 may be formed of a high melting point metal film such as cobalt, titanium, nickel, tungsten, and molybdenum. The upper electrode 180 may include a titanium nitride film (TiN), a titanium silicon nitride film (TiSiN), a titanium aluminum nitride film (TiAlN), a tantalum nitride film (TaN), a tantalum silicon nitride film (TaSiN), a tantalum aluminum nitride film (TaAlN), and a tungsten nitride film. It may be formed of a metal nitride film such as (WN). In addition, the upper electrode 180 may be formed of at least one noble metal layer selected from the group consisting of platinum (Pt), ruthenium (Ru), and iridium (Ir). In addition, the upper electrode 180 may include a noble metal conductive oxide film such as PtO, RuO 2 , or IrO 2, and conductive materials such as SRO (SrRuO 3 ), BSRO ((Ba, Sr) RuO 3 ), CRO (CaRuO 3 ), and LSCo. It may be formed of an oxide film.

한편, 상부 전극(180)을 형성한 후에는, 상부 도전막 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수 있다. 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다. Meanwhile, after the upper electrode 180 is formed, a plasma treatment and a heat treatment process may be performed to remove impurities generated during deposition of the upper conductive layer. N 2 and H 2 in the plasma treatment process Plasma can be used.

도 6은 본 발명의 제 2 실시예에 따른 반도체 장치를 나타내는 단면도로서, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 또한, 도 6에 도시된 구성요소들 중 제 1 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.6 is a cross-sectional view illustrating the semiconductor device according to the second exemplary embodiment of the present invention, taken along the line II ′ of FIG. 1. In addition, the same reference numerals are used for the components substantially the same as the first embodiment of the components shown in FIG. 6, and a detailed description of the corresponding components will be omitted.

도 6을 참조하면, 제 2 실시예에 따른 반도체 장치의 캐패시터는 다층 구조의 하부 전극(250)이 이용될 수 있다. 하부 전극(250)이 다층 구조로 형성됨에 따라, 하부 전극(250)의 표면적이 증가되어 캐패시터의 캐패시턴스를 증가시킬 수 있다. Referring to FIG. 6, a lower electrode 250 having a multilayer structure may be used as a capacitor of the semiconductor device according to the second embodiment. As the lower electrode 250 is formed in a multi-layered structure, the surface area of the lower electrode 250 may be increased to increase the capacitance of the capacitor.

상세하게, 콘택 플러그들(113) 각각의 상부에 형성된 하부 전극(250)은, 제 1 도전 패턴(132), 제 1 코어 지지 패턴(142), 제 2 도전 패턴(222) 및 제 2 코어 지지 패턴(232)을 포함한다. 그리고, 다층 구조의 하부 전극(250)은 제 1 및 제 2 도전 패턴(132, 222)들이 수직적으로 적층된 구조를 가질 수 있으며, 제 1 및 제 2 코어 지지 패턴(142, 232) 또한 수직적으로 적층된 구조를 가질 수 있다. 여기서, 제 1 및 제 2 코어 지지 패턴(142, 232) 사이에는 제 2 도전 패턴(222)의 바닥부가 개재될 수 있다. In detail, the lower electrode 250 formed on each of the contact plugs 113 may support the first conductive pattern 132, the first core support pattern 142, the second conductive pattern 222, and the second core support. Pattern 232. In addition, the lower electrode 250 of the multi-layer structure may have a structure in which the first and second conductive patterns 132 and 222 are vertically stacked, and the first and second core support patterns 142 and 232 are also vertically stacked. It may have a stacked structure. Here, a bottom portion of the second conductive pattern 222 may be interposed between the first and second core support patterns 142 and 232.

보다 상세히 설명하면, 제 1 도전 패턴(132)은 제 1 실시예에서 설명한 것처럼, 홈 영역을 정의하는 바닥부 및 측벽부를 갖는 실린더 형태를 가질 수 있다. 그리고, 실린더 형태의 제 1 도전 패턴(132)들은 절연 물질로 이루어진 도 1에 도시된 것처럼, 제 1 지지 패턴(125a)에 의해 수평적으로 연결될 수 있다. In more detail, as described in the first embodiment, the first conductive pattern 132 may have a cylindrical shape having a bottom portion and a sidewall portion defining a groove region. In addition, the first conductive patterns 132 having a cylindrical shape may be horizontally connected by the first support pattern 125a as illustrated in FIG. 1 made of an insulating material.

이 실시예에 따르면, 제 1 코어 지지 패턴(142)은 제 1 도전 패턴(132)의 홈 영역을 완전히 채울 수 있다. 제 1 코어 지지 패턴(142)은 제 1 실시예에서 설명한 것처럼, 제 1 도전 패턴(132)보다 강성이 우수한 물질로 형성될 수 있다. 즉, 제 1 코어 지지 패턴(142)은 제 1 도전 패턴(132)보다 탄성 계수가 큰 물질로 형성될 수 있다. 예를 들어, 제 1 코어 지지 패턴(142)은 약 300Gpa 내지 1000Gpa의 영률(Young's modulus)을 갖는 물질로 형성될 수 있다. According to this embodiment, the first core support pattern 142 may completely fill the groove region of the first conductive pattern 132. As described in the first embodiment, the first core support pattern 142 may be formed of a material having superior rigidity than the first conductive pattern 132. That is, the first core support pattern 142 may be formed of a material having a larger elastic modulus than the first conductive pattern 132. For example, the first core support pattern 142 may be formed of a material having a Young's modulus of about 300 Gpa to 1000 Gpa.

제 2 도전 패턴(222)은 제 1 도전 패턴(132)처럼, 홈 영역을 정의하는 바닥부 및 측벽부를 갖는 실린더 형태를 가질 수 있으며, 제 1 도전 패턴(132) 및 제 1 코어 지지 패턴(142)의 상면과 직접 접촉될 수 있다. 즉, 제 1 도전 패턴(132)과 제 2 도전 패턴(222)의 전기적으로 연결될 수 있다. 그리고, 실린더 형태의 제 2 도전 패턴(222)들은 절연 물질로 이루어진 제 2 지지 패턴(213a)에 의해 수평적으로 연결될 수 있다. The second conductive pattern 222 may have a cylindrical shape having a bottom portion and a sidewall portion defining a groove region, like the first conductive pattern 132, and the first conductive pattern 132 and the first core support pattern 142. ) May be in direct contact with the top surface. That is, the first conductive pattern 132 and the second conductive pattern 222 may be electrically connected to each other. In addition, the second conductive patterns 222 having a cylindrical shape may be horizontally connected by the second support pattern 213a made of an insulating material.

또한, 제 2 도전 패턴(222)의 홈 영역 내에는 제 2 코어 지지 패턴(232)이 형성될 수 있다. 이 실시예에서 제 2 코어 지지 패턴(232)은 제 2 도전 패턴(222)보다 탄성 계수가 큰 물질로 이루어질 수 있으며, 약 300Gpa 내지 1000Gpa의 영률(Young's modulus)을 가질 수 있다. 제 2 코어 지지 패턴(232)은 제 1 코어 지지 패턴(142)과 동일한 물질로 이루어질 수 있다. 또한, 제 2 코어 지지 패턴(232)은 제 2 도전 패턴(222)의 홈 영역을 완전히 채울 수 있다. In addition, a second core support pattern 232 may be formed in the groove region of the second conductive pattern 222. In this embodiment, the second core support pattern 232 may be made of a material having a larger elastic modulus than the second conductive pattern 222 and may have a Young's modulus of about 300 Gpa to 1000 Gpa. The second core support pattern 232 may be made of the same material as the first core support pattern 142. In addition, the second core support pattern 232 may completely fill the groove region of the second conductive pattern 222.

이 실시예에서, 제 1 및 제 2 도전 패턴(222)들의 홈 영역들에는 제 1 및 제 2 코어 지지 패턴(142, 232)들이 채워져 있으므로, 유전막(260)은 제 1 및 제 2 도전 패턴(132, 222)들의 외측벽들 상에 균일한 두께로 형성될 수 있다. 그리고, 이 실시예에서 유전막(260)은 제 2 코어 지지 패턴(232)의 상면과 접촉될 수 있다. 또한, 유전막(260) 상에는 복수 개의 하부 전극(250)들을 덮는 상부 전극(270)이 형성될 수 있다. 한편, 제 2 코어 지지 패턴(232)과 유전막(260) 사이에는 금속 원자의 확산을 최소화할 수 있는 배리어 패턴(미도시)이 형성될 수도 있다. 즉, 배리어 패턴(미도시)은 제 2 코어 지지 패턴(232)이 금속 원자들을 포함할 때, 금속 원자들에 의해 유전막(260)이 열화되는 것을 방지할 수 있다. In this embodiment, since the first and second core support patterns 142 and 232 are filled in the groove regions of the first and second conductive patterns 222, the dielectric layer 260 may form the first and second conductive patterns ( It may be formed on the outer walls of the 132, 222 to a uniform thickness. In this embodiment, the dielectric layer 260 may be in contact with the top surface of the second core support pattern 232. In addition, an upper electrode 270 covering the plurality of lower electrodes 250 may be formed on the dielectric layer 260. Meanwhile, a barrier pattern (not shown) may be formed between the second core support pattern 232 and the dielectric layer 260 to minimize diffusion of metal atoms. That is, the barrier pattern (not shown) may prevent the dielectric film 260 from being degraded by the metal atoms when the second core support pattern 232 includes metal atoms.

도 7 내지 도 9는 제 2 실시예의 변형례들을 나타내는 단면도들이다. 7 to 9 are cross-sectional views showing modifications of the second embodiment.

도 7에 도시된 실시예에 따르면, 하부 전극(250)은 제 1 도전 패턴(132), 제 1 코어 지지 패턴(142), 제 2 도전 패턴(222) 및 제 2 코어 지지 패턴(232)을 포함한다. 여기서, 제 1 도전 패턴(132)은 홈 영역을 정의하는 바닥부 및 측벽부를 갖는 실린더 형태를 가질 수 있다. According to the embodiment illustrated in FIG. 7, the lower electrode 250 may include the first conductive pattern 132, the first core support pattern 142, the second conductive pattern 222, and the second core support pattern 232. Include. Here, the first conductive pattern 132 may have a cylindrical shape having a bottom portion and a sidewall portion defining a groove region.

이 실시예에서, 제 1 코어 지지 패턴(142)은 제 1 도전 패턴(132)의 홈 영역 일부를 채울 수 있다. 즉, 제 1 코어 지지 패턴(142)의 상면이 제 1 도전 패턴(132)의 상면 보다 아래에 위치할 수 있다. 예를 들어, 제 1 코어 지지 패턴(142)의 수직적 높이는 제 1 도전 패턴(132)의 수직적 높이의 약 0.5배 내지 1배일 수 있다. In this embodiment, the first core support pattern 142 may fill a portion of the groove region of the first conductive pattern 132. That is, the top surface of the first core support pattern 142 may be located below the top surface of the first conductive pattern 132. For example, the vertical height of the first core support pattern 142 may be about 0.5 to 1 times the vertical height of the first conductive pattern 132.

제 2 도전 패턴(222)은 홈 영역을 정의하는 바닥부 및 측벽부를 갖는 실린더 형태를 가지며, 제 2 도전 패턴(222)의 하부 부분이 제 1 도전 패턴(132)의 홈 영역으로 삽입될 수 있다. 즉, 제 2 도전 패턴(222)의 외측벽 일부가 제 1 도전 패턴(132)의 내측벽과 직접 접촉될 수 있다. 제 2 도전 패턴(222)이 제 1 도전 패턴(132) 내부로 삽입됨에 따라, 제 1 및 제 2 몰드층들(120a, 150a)을 제거한 후, 제 1 도전 패턴(132) 상에서 제 2 도전 패턴(222)이 쓰러지는 것을 억제할 수 있다. 즉, 제 1 도전 패턴(132)과 제 2 도전 패턴(222)이 접촉하는 부분에서 캐패시터의 하부 전극(250)이 부러지거나 휘어지는 것을 억제할 수 있다. The second conductive pattern 222 may have a cylindrical shape having a bottom portion and a sidewall portion defining a groove region, and a lower portion of the second conductive pattern 222 may be inserted into the groove region of the first conductive pattern 132. . That is, a portion of the outer wall of the second conductive pattern 222 may directly contact the inner wall of the first conductive pattern 132. As the second conductive pattern 222 is inserted into the first conductive pattern 132, after the first and second mold layers 120a and 150a are removed, the second conductive pattern is formed on the first conductive pattern 132. 222 can be suppressed from falling. That is, the lower electrode 250 of the capacitor may be prevented from being broken or bent at the portion where the first conductive pattern 132 and the second conductive pattern 222 contact each other.

제 2 코어 지지 패턴(232)은 앞에서 설명한 것처럼, 제 2 도전 패턴(222)보다 탄성 계수가 큰 물질로 형성될 수 있으며, 제 2 도전 패턴(222)의 홈 영역을 완전히 채울 수 있다. 예를 들어, 제 2 도전 패턴(222)은 티타늄 질화물로 형성될 수 있으며, 제 2 코어 지지 패턴은 텅스텐으로 형성될 수 있다. As described above, the second core support pattern 232 may be formed of a material having a larger elastic modulus than the second conductive pattern 222, and may completely fill the groove region of the second conductive pattern 222. For example, the second conductive pattern 222 may be formed of titanium nitride, and the second core support pattern may be formed of tungsten.

도 8에 도시된 실시예에 따르면, 제 2 도전 패턴(222)의 홈 영역 내에 형성되는 제 2 코어 지지 패턴(232)의 상면이 제 2 도전 패턴(222)의 최상면 아래에 위치할 수 있다. 즉, 제 2 코어 지지 패턴(232)에 의해 제 2 도전 패턴(222)의 내측벽 일부가 노출될 수 있다. 이에 따라, 유전막(260)과 접촉하는 하부 전극(250)의 표면적이 증가될 수 있다. According to the embodiment shown in FIG. 8, An upper surface of the second core support pattern 232 formed in the groove area of the second conductive pattern 222 may be positioned below the uppermost surface of the second conductive pattern 222. That is, a portion of the inner wall of the second conductive pattern 222 may be exposed by the second core support pattern 232. Accordingly, the surface area of the lower electrode 250 in contact with the dielectric layer 260 may be increased.

또한, 제 2 코어 지지 패턴(232)과 유전막(260) 사이에는 금속 질화물로 이루어진 배리어 패턴(242)이 개재될 수 있다. In addition, a barrier pattern 242 made of metal nitride may be interposed between the second core support pattern 232 and the dielectric layer 260.

도 9에 도시된 실시예에 따르면, 하부 전극(250)은 제 1 및 제 2 도전 패턴들(132, 222)과 제 1 및 제 2 코어 지지 패턴들(144, 234)을 포함한다. 여기서, 제 1 코어 지지 패턴(144)은 제 1 도전 패턴(132)의 홈 영역 일부를 채우며, 제 2 코어 지지 패턴(234)은 제 2 도전 패턴(222)의 홈 영역 일부를 채울 수 있다. 그리고, 제 2 도전 패턴(222)은 제 1 코어 지지 패턴(144) 상에서 제 1 도전 패턴(132)의 내측벽과 직접 접촉될 수 있다. 또한, 제 2 코어 지지 패턴(234)과 유전막(260) 사이에는 앞에서 설명한 것처럼, 금속 질화물로 이루어진 배리어 패턴(242)이 개재될 수 있다. According to the embodiment illustrated in FIG. 9, the lower electrode 250 may include first and second conductive patterns 132 and 222 and first and second core support patterns 144 and 234. Here, the first core support pattern 144 may fill a portion of the groove region of the first conductive pattern 132, and the second core support pattern 234 may fill a portion of the groove region of the second conductive pattern 222. In addition, the second conductive pattern 222 may directly contact the inner wall of the first conductive pattern 132 on the first core support pattern 144. In addition, as described above, a barrier pattern 242 made of metal nitride may be interposed between the second core support pattern 234 and the dielectric layer 260.

도 10a 내지 도 10g는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 10A to 10G are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

이하, 도 10a 내지 도 10g를 참조하여, 본 발명의 제 2 실시예의 변형례들에 대해 설명한다. 또한, 제 2 실시예에 따른 반도체 장치의 구성요소들 중 제 1 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 제 2 실시예에 따른 반도체 장치의 제조 방법은 도 5e에 이어서 설명된다. 10A to 10G, modifications of the second embodiment of the present invention will be described. In addition, the same reference numerals are used for components substantially the same as those of the first embodiment among the components of the semiconductor device according to the second embodiment, and the method of manufacturing the semiconductor device according to the second embodiment is subsequent to FIG. It is explained.

도 10a를 참조하면, 제 1 도전 패턴들(132) 및 제 1 코어 지지 패턴들(142)이 형성된 제 1 몰드층(120a) 상에 제 2 몰드층(210)을 형성한다. Referring to FIG. 10A, The second mold layer 210 is formed on the first mold layer 120a on which the first conductive patterns 132 and the first core support patterns 142 are formed.

일 실시예에 따르면, 제 2 몰드층(210)은 약 5000Å 내지 21000Å의 두께를 가질 수 있다. 그리고, 제 2 몰드층(210)은 제 1 몰드층(120a)과 유사하게, 하부 절연막(211), 제 2 지지막(213) 및 상부 절연막(215)으로 구성될 수 있으며, 하부 및 상부 절연막들(211, 215)은 실리콘 산화막으로, 제 2 지지막(213)은 실리콘 질화막으로 형성될 수 있다. 다른 실시예에 따르면, 제 2 지지막(213)은 생략될 수 있으며, 제 2 몰드층(210)은 하나 또는 복수의 절연막들로 구성될 수 있다. According to one embodiment, the second mold layer 210 may have a thickness of about 5000 kPa to 21000 kPa. In addition, similar to the first mold layer 120a, the second mold layer 210 may be formed of a lower insulating film 211, a second support layer 213, and an upper insulating film 215. The fields 211 and 215 may be formed of silicon oxide, and the second support layer 213 may be formed of silicon nitride. According to another embodiment, the second support layer 213 may be omitted, and the second mold layer 210 may be formed of one or a plurality of insulating layers.

도 10b를 참조하면, 제 2 몰드층(210)을 패터닝하여 제 1 도전 패턴(132) 및 제 1 코어 지지 패턴(142)을 노출시키는 제 2 개구부들(217)을 형성한다. Referring to FIG. 10B, The second mold layer 210 is patterned to form second openings 217 exposing the first conductive pattern 132 and the first core support pattern 142.

제 2 개구부들(217)은, 도 5b를 참조하여 설명된 제 1 개구부들(도 5b의 129 참조)을 형성하기 위한 하드 마스크 패턴(미도시)과 동일한 마스크 패턴을 식각 마스크로 이용하여, 제 2 몰드층(210)을 이방성 식각함으로써 형성될 수 있다. 이방성 식각 공정에 의해 제 2 개구부(217)의 폭은 하부로 갈수록 감소될 수 있다. The second openings 217 may be formed by using the same mask pattern as an etching mask as the hard mask pattern (not shown) for forming the first openings (see 129 of FIG. 5B) described with reference to FIG. 5B. 2, the mold layer 210 may be formed by anisotropic etching. By the anisotropic etching process, the width of the second opening 217 may be reduced downward.

일 실시예에서, 제 2 개구부들(217)을 형성하기 위한 식각 공정은 도 10b에 도시된 것처럼, 제 1 도전 패턴(132) 및 제 1 코어 지지 패턴(142)의 상면을 노출시킬 수 있다. In an embodiment, the etching process for forming the second openings 217 may expose the top surfaces of the first conductive pattern 132 and the first core support pattern 142, as shown in FIG. 10B.

다른 실시예에 따르면, 제 1 도전 패턴(132) 및 제 1 코어 지지 패턴(142)의 상면을 노출시킨 후, 도 10c에 도시된 것처럼, 제 2 개구부들(219)에 노출된 제 1 코어 지지 패턴(142)의 상면을 소정 깊이 리세스시킨다. 상세하게, 제 1 및 제 2 몰드층들(120a, 210a)과 제 1 도전 패턴(132)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 제 1 코어 지지 패턴(142)을 이방성 또는 등방성 식각함으로써, 제 1 코어 지지 패턴(142)의 상면이 리세스될 수 있다. 이와 같이 제 1 코어 지지 패턴(142)의 상면이 리세스됨에 따라, 제 2 개구부(219)는 제 1 도전 패턴(132)의 상면과 제 1 도전 패턴(132)의 내측벽 일부분을 노출시킬 수 있다. 그리고, 제 1 코어 지지 패턴(142)의 상면이 리세스됨에 따라, 제 1 코어 지지 패턴(142)은 제 1 도전 패턴(132)의 홈 영역 일부를 채울 수 있다. 여기서, 제 1 코어 지지 패턴(142)의 높이는 제 1 도전 패턴(132)의 높이의 절반 이상일 수 있다. According to another embodiment, after exposing the top surfaces of the first conductive pattern 132 and the first core support pattern 142, the first core support exposed to the second openings 219, as shown in FIG. 10C. The upper surface of the pattern 142 is recessed to a predetermined depth. Specifically, by anisotropically or isotropically etching the first core support pattern 142 using an etch recipe having an etch selectivity with respect to the first and second mold layers 120a and 210a and the first conductive pattern 132. An upper surface of the first core support pattern 142 may be recessed. As the upper surface of the first core support pattern 142 is recessed as described above, the second opening 219 may expose the upper surface of the first conductive pattern 132 and a portion of the inner wall of the first conductive pattern 132. have. As the upper surface of the first core support pattern 142 is recessed, the first core support pattern 142 may fill a part of the groove region of the first conductive pattern 132. Here, the height of the first core support pattern 142 may be at least half of the height of the first conductive pattern 132.

도 10b에 이어서 도 10d 및 도 10e를 참조하면, 제 2 개구부들(217) 내에 각각 제 2 도전 패턴(222) 및 제 2 코어 지지 패턴(232)을 형성한다. 10B and 10E and 10E, a second conductive pattern 222 and a second core support pattern 232 are formed in the second openings 217, respectively.

제 2 도전 패턴(222) 및 제 2 코어 지지 패턴(232)은 도 5d 및 도 5e를 참조하여 설명한 것처럼, 제 2 개구부들(217)이 형성된 제 2 몰드층(210a) 상에 제 2 도전막(230) 및 제 2 코어 지지막(240)을 순서대로 증착하고, 평탄화하여 형성될 수 있다. 일 실시예에 따르면, 제 2 도전막(230)은 제 2 개구부들(217)의 일부분을 채우면서 컨포말하게 증착될 수 있다. 제 2 도전막(230)은 제 2 개구부들(217)에 노출된 제 1 도전 패턴(132) 및 제 1 코어 지지 패턴(142)의 상면에 직접 증착될 수 있다. 제 2 도전막(230)은 제 2 개구부들(217)의 직경의 절반 이하의 두께로 증착될 수 있으며, 제 2 도전막(230)에 의해 제 2 개구부(217) 내에 홈 영역이 정의될 수 있다. As described with reference to FIGS. 5D and 5E, the second conductive pattern 222 and the second core support pattern 232 are formed on the second mold layer 210a on which the second openings 217 are formed. 230 and the second core support layer 240 may be formed by sequentially depositing and planarizing. According to an embodiment, the second conductive layer 230 may be conformally deposited while filling a portion of the second openings 217. The second conductive layer 230 may be directly deposited on the upper surfaces of the first conductive pattern 132 and the first core support pattern 142 exposed to the second openings 217. The second conductive layer 230 may be deposited to a thickness less than half the diameter of the second openings 217, and a groove region may be defined in the second opening 217 by the second conductive layer 230. have.

제 2 도전막(230)은, 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 제 2 도전막은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 제 2 도전막(230)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)으로 이루어진 그룹에서 선택된 적어도 하나의 금속 질화막으로 형성될 수 있다. 또한, 제 2 도전막(230)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 제 2 도전막(230)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다. 한편, 제 2 도전막(230)을 증착한 후에는, 제 2 도전막(230) 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수 있다. 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다. The second conductive layer 230 may include at least one of silicon, metal materials, metal nitride layers, and metal silicides doped with impurities. For example, the second conductive film may be formed of a high melting point metal film such as cobalt, titanium, nickel, tungsten, and molybdenum. The second conductive film 230 includes a titanium nitride film (TiN), a titanium silicon nitride film (TiSiN), a titanium aluminum nitride film (TiAlN), a tantalum nitride film (TaN), a tantalum silicon nitride film (TaSiN), a tantalum aluminum nitride film (TaAlN), and It may be formed of at least one metal nitride film selected from the group consisting of tungsten nitride film (WN). In addition, the second conductive layer 230 may be formed of at least one noble metal layer selected from the group consisting of platinum (Pt), ruthenium (Ru), and iridium (Ir). In addition, the second conductive film 230 includes a noble metal conductive oxide film such as PtO, RuO 2 , or IrO 2 , SRO (SrRuO 3 ), BSRO ((Ba, Sr) RuO 3 ), CRO (CaRuO 3 ), and LSCo. It may be formed of the same conductive oxide film. Meanwhile, after depositing the second conductive layer 230, a plasma treatment and a heat treatment process may be performed to remove impurities generated when the second conductive layer 230 is deposited. N 2 and H 2 in the plasma treatment process Plasma can be used.

제 2 코어 지지막(240)은, 도 5d를 참조하여 설명한 것처럼, 탄성 계수가 제 2 도전막(230)보다 크고, 제 2 도전막(230)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 제 2 도전막(230)보다 강성이 우수한 제 2 코어 지지막(240)은 예를 들어, 약 300Gpa 내지 1000Gpa의 영률(Young's modulus)을 갖는 물질로 형성될 수 있다. 예를 들어, 제 2 코어 지지막(240)은 텅스텐(W), 이리듐(Ir), 루테늄(Ru), 알루미늄 산화물(Al2O3), 루테늄 산화물(RuO2)로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. As described with reference to FIG. 5D, the second core support layer 240 may be formed of a material having an elastic modulus greater than that of the second conductive layer 230 and having an etching selectivity with respect to the second conductive layer 230. have. For example, the second core support layer 240 having superior rigidity than the second conductive layer 230 may be formed of a material having a Young's modulus of about 300 Gpa to 1000 Gpa. For example, the second core support layer 240 may be any one selected from the group consisting of tungsten (W), iridium (Ir), ruthenium (Ru), aluminum oxide (Al 2 O 3 ), and ruthenium oxide (RuO 2 ). Or a combination thereof.

이어서, 제 2 몰드층(210a)의 상면이 노출되도록 제 2 도전막(230) 및 제 2 코어 지지막(240)을 평탄화하는 공정을 수행함으로써, 도 10e에 도시된 것처럼, 제 2 개구부들(217)들 각각에 제 2 도전 패턴(222) 및 제 2 코어 지지 패턴(232)이 형성될 수 있다. 제 2 도전 패턴(222)은 홈 영역을 정의하는 바닥부 및 측벽부를 가질 수 있으며, 제 2 코어 지지 패턴(232)은 제 2 도전 패턴(222)의 홈 영역 내에 채워질 수 있다.Next, by performing a process of planarizing the second conductive layer 230 and the second core support layer 240 so that the top surface of the second mold layer 210a is exposed, as shown in FIG. 10E, the second openings ( The second conductive pattern 222 and the second core support pattern 232 may be formed in each of the 217. The second conductive pattern 222 may have a bottom portion and a sidewall portion defining a groove region, and the second core support pattern 232 may be filled in the groove region of the second conductive pattern 222.

한편, 제 2 도전 패턴들(222)을 형성한 후에는, 도 5e를 참조하여 설명된 제 1 지지 패턴(125a)을 형성한 것처럼, 제 2 지지막(213)을 패터닝함으로써 제 2 지지 패턴(213a)이 형성될 수 있다. 즉, 제 2 도전 패턴들(222)의 외측벽 전체 또는 일부분을 감싸면서, 제 2 몰드층(210a)의 하부 절연막(211)을 노출시키는 제 2 지지 패턴(213a)이 형성될 수 있다. 나아가, 제 2 지지 패턴(213a)을 형성한 후에, 제 2 도전 패턴들(222) 사이에 노출된 하부 절연막(211) 상에는 절연막이 형성될 수 있다. Meanwhile, after the second conductive patterns 222 are formed, the second support pattern 213 is patterned by patterning the second support layer 213, as the first support pattern 125a described with reference to FIG. 5E is formed. 213a) may be formed. That is, the second support pattern 213a exposing the lower insulating film 211 of the second mold layer 210a may be formed while covering the entirety or a part of the outer wall of the second conductive patterns 222. In addition, after the second support pattern 213a is formed, an insulating film may be formed on the lower insulating film 211 exposed between the second conductive patterns 222.

일 실시예에 따르면, 도 10f에 도시된 것처럼, 제 2 도전 패턴(222)의 홈 영역을 채우는 제 2 코어 지지 패턴(232)의 상면이 리세스될 수도 있다. 도 5f를 참조하여 설명한 것처럼, 리세스된 제 2 코어 지지 패턴(234)은 제 2 도전 패턴(222)의 내측벽 일부분을 노출시킨다. 여기서, 제 2 코어 지지 패턴(234)의 리세스 깊이는 제 2 도전 패턴(222)의 휨 방지를 위해 제 2 도전 패턴(222)의 수직적 높이의 절반 이하일 수 있다. 한편, 리세스된 제 2 코어 지지 패턴(234)의 상면에는 도 5g 및 도 5h를 참조하여 설명한 것처럼, 금속 원자의 확산을 방지하는 배리어 패턴(242)이 형성될 수 있다. According to an embodiment, as shown in FIG. 10F, an upper surface of the second core support pattern 232 may be recessed to fill the groove area of the second conductive pattern 222. 5f As described with reference, the recessed second core support pattern 234 exposes a portion of the inner wall of the second conductive pattern 222. Here, the recess depth of the second core support pattern 234 may be equal to or less than half the vertical height of the second conductive pattern 222 to prevent bending of the second conductive pattern 222. Meanwhile, a barrier pattern 242 may be formed on the top surface of the recessed second core support pattern 234 to prevent diffusion of metal atoms, as described with reference to FIGS. 5G and 5H.

이어서, 도 10g를 참조하면, 제 1 및 제 2 몰드층들(120a, 210a)을 선택적으로 제거하는 공정이 수행될 수 있다.Subsequently, referring to FIG. 10G, a process of selectively removing the first and second mold layers 120a and 210a may be performed.

제 1 및 제 2 몰드층들(120a, 210a)을 제거함에 따라, 제 1 및 제 2 도전 패턴(132, 222)들의 외측벽들이 노출될 수 있다. 제 1 및 제 2 몰드층들(120a, 210a)을 제거할 때, 식각 선택비를 제 1 및 제 2 지지 패턴들(125a, 213a)은 제거되지 않고 잔류할 수 있다. 이에 따라, 인접하는 제 1 도전 패턴들(132)이 제 1 지지 패턴(125a)에 의해 연결될 수 있으며, 인접하는 제 2 도전 패턴(222)들이 제 2 지지 패턴(213a)에 의해 연결될 수 있다. As the first and second mold layers 120a and 210a are removed, outer walls of the first and second conductive patterns 132 and 222 may be exposed. When the first and second mold layers 120a and 210a are removed, the etch selectivity may remain without removing the first and second support patterns 125a and 213a. Accordingly, adjacent first conductive patterns 132 may be connected by the first support pattern 125a, and adjacent second conductive patterns 222 may be connected by the second support pattern 213a.

이어서, 도 6 내지 도 9에 도시된 것처럼, 다층 구조의 하부 전극들 상에 유전막(260) 및 상부 전극(270)을 차례로 형성한다. 제 2 코어 지지 패턴(232)이 리세스되지 않은 경우, 도 6에 도시된 것처럼, 유전막(260)이 제 1 및 제 2 도전 패턴들(132, 222)의 외측벽들과 제 2 코어 지지 패턴(232)의 상면을 컨포말하게 덮을 수 있다. 제 2 코어 지지 패턴(234)이 리세스된 경우, 도 8에 도시된 것처럼, 유전막(260)은 제 2 도전 패턴(222)의 내측벽 일부를 덮을 수도 있다. 6 to 9, the dielectric film 260 and the upper electrode 270 are sequentially formed on the lower electrodes of the multilayer structure. When the second core support pattern 232 is not recessed, as shown in FIG. 6, the dielectric film 260 may include the outer walls of the first and second conductive patterns 132 and 222 and the second core support pattern ( 232) can be conformally covered. When the second core support pattern 234 is recessed, as shown in FIG. 8, the dielectric layer 260 may cover a portion of the inner wall of the second conductive pattern 222.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention belongs may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. You will understand that. It is therefore to be understood that the above-described embodiments are illustrative and not restrictive in every respect.

Claims (10)

반도체 기판 상의 하부 전극;
상기 하부 전극의 표면을 덮는 유전막; 및
상기 유전막을 덮는 상부 전극을 포함하되,
상기 하부 전극은,
홈 영역을 정의하는 바닥부 및 측벽부를 포함하는 제 1 도전 패턴; 및
상기 제 1 도전 패턴의 상기 홈 영역 내에서, 상기 제 1 도전 패턴의 내측벽 일부를 노출시키는 제 1 코어 지지 패턴을 포함하는 반도체 장치의 캐패시터.A bottom electrode on the semiconductor substrate;
A dielectric film covering a surface of the lower electrode; And
An upper electrode covering the dielectric layer,
The lower electrode,
A first conductive pattern comprising a bottom portion and a sidewall portion defining a groove region; And
And a first core support pattern exposing a portion of an inner sidewall of the first conductive pattern in the groove region of the first conductive pattern. 제 1 항에 있어서,
상기 제 1 코어 지지 패턴은 상기 제 1 도전 패턴에 대해 식각 선택성을 가지며, 상기 제 1 도전 패턴보다 탄성 계수가 큰 물질로 이루어진 반도체 장치의 캐패시터.The method of claim 1,
The first core support pattern is And a capacitor having an etch selectivity with respect to the first conductive pattern and having a modulus of elasticity greater than that of the first conductive pattern. 제 1 항에 있어서,
상기 제 1 코어 지지 패턴은 300Gpa 내지 1000Gpa의 영률(Young's modulus)을 갖는 물질로 이루어진 반도체 장치의 캐패시터.The method of claim 1,
The first core support pattern is a capacitor of a semiconductor device made of a material having a Young's modulus of 300Gpa to 1000Gpa. 제 3 항에 있어서,
상기 제 1 코어 지지 패턴은 텅스텐(W), 이리듐(Ir), 루테늄(Ru), 알루미늄 산화물(Al2O3), 루테늄 산화물(RuO2)로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합으로 이루어진 반도체 장치의 캐패시터.The method of claim 3, wherein
The first core support pattern is any one selected from the group consisting of tungsten (W), iridium (Ir), ruthenium (Ru), aluminum oxide (Al 2 O 3 ), ruthenium oxide (RuO 2 ). A capacitor of a semiconductor device consisting of one or a combination thereof. 제 1 항에 있어서,
상기 하부 전극은 상기 유전막과 상기 제 1 코어 지지 패턴 사이에 개재된 배리어 패턴을 더 포함하되,
상기 제 1 코어 지지 패턴은 금속 물질을 포함하고, 상기 배리어 패턴은 도전성 금속 질화물을 포함하는 반도체 장치의 캐패시터.The method of claim 1,
The lower electrode further includes a barrier pattern interposed between the dielectric layer and the first core support pattern.
The first core support pattern includes a metal material, and the barrier pattern includes a conductive metal nitride. 제 1 항에 있어서,
상기 유전막은 상기 제 1 코어 지지 패턴에 의해 노출된 상기 제 1 도전 패턴의 내측벽 및 상기 제 1 코어 지지 패턴의 상면을 균일한 두께로 덮는 반도체 장치의 캐패시터.The method of claim 1,
And the dielectric layer covers the inner wall of the first conductive pattern exposed by the first core support pattern and the top surface of the first core support pattern with a uniform thickness. 제 1 항에 있어서,
상기 하부 전극은 상기 제 1 코어 지지 패턴 상에서 상기 제 1 도전 패턴과 전기적으로 연결되는 제 2 도전 패턴을 더 포함하되,
상기 제 2 도전 패턴은 상기 제 1 코어 지지 패턴에 의해 노출된 상기 제 1 도전 패턴의 내측벽과 직접 접촉하는 반도체 장치의 캐패시터.The method of claim 1,
The lower electrode further includes a second conductive pattern electrically connected to the first conductive pattern on the first core support pattern.
And the second conductive pattern is in direct contact with an inner wall of the first conductive pattern exposed by the first core support pattern. 제 7 항에 있어서,
상기 제 2 도전 패턴은 홈 영역을 정의하는 바닥부 및 측벽부를 포함하며, 상기 하부 전극은 상기 제 2 도전 패턴의 홈 영역 내의 제 2 코어 지지 패턴을 더 포함하되,
상기 제 2 코어 지지 패턴은 상기 제 2 도전 패턴에 대해 식각 선택성을 가지며, 상기 제 2 도전 패턴보다 탄성 계수가 큰 물질로 이루어진 반도체 장치의 캐패시터.The method of claim 7, wherein
The second conductive pattern may include a bottom portion and a sidewall portion defining a groove region, and the lower electrode may further include a second core support pattern in the groove region of the second conductive pattern.
The second core support pattern has an etch selectivity with respect to the second conductive pattern, the capacitor of the semiconductor device made of a material having a larger elastic modulus than the second conductive pattern. 제 8 항에 있어서,
상기 제 2 코어 지지 패턴은 상기 제 2 도전 패턴의 상기 홈 영역 내에서 상기 제 2 도전 패턴의 내측벽 일부분을 노출시키는 반도체 장치의 캐패시터.The method of claim 8,
And the second core support pattern exposes a portion of an inner wall of the second conductive pattern in the groove region of the second conductive pattern. 제 9 항에 있어서,
상기 제 2 코어 지지 패턴은 상기 제 2 도전 패턴의 바닥부에 의해 상기 제 1 코어 지지 패턴과 이격된 반도체 장치의 캐패시터.The method of claim 9,
The second core support pattern is a capacitor of the semiconductor device spaced apart from the first core support pattern by the bottom portion of the second conductive pattern.
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