KR20120078970A - Forming method of via - Google Patents

Forming method of via Download PDF

Info

Publication number
KR20120078970A
KR20120078970A KR1020110000295A KR20110000295A KR20120078970A KR 20120078970 A KR20120078970 A KR 20120078970A KR 1020110000295 A KR1020110000295 A KR 1020110000295A KR 20110000295 A KR20110000295 A KR 20110000295A KR 20120078970 A KR20120078970 A KR 20120078970A
Authority
KR
South Korea
Prior art keywords
forming
hole
insulating film
conductor
substrate
Prior art date
Application number
KR1020110000295A
Other languages
Korean (ko)
Inventor
최재건
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110000295A priority Critical patent/KR20120078970A/en
Publication of KR20120078970A publication Critical patent/KR20120078970A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]

Abstract

PURPOSE: A method for forming a via is provided to reduce connection error between a via and a contact metal by performing an electrical connection between the contact metal and the via. CONSTITUTION: A hole is formed on a substrate(100). A conductor(300) is buried on the hole. A insulating film pattern(400) which exposes an opening part of the substrate is formed. A contact metal(500) electrically connected to the exposed opening part is formed. The back surface of the substrate is grinded for exposing the bottom surface of the hole.

Description

비아 형성 방법{Forming Method of Via}Forming Method of Via

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 상세하게는 관통 비아의 형성 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a through via.

집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위하여 지속적으로 발전되어 왔다. 최근 전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 칩들을 스택(stack)시켜 사용하며, 이러한 스택에 관련된 다양한 기술들이 개발되고 있다. 반도체 산업에서 말하는 스택이란, 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하여 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량의 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 면에서 이점이 있어 스택 패키지에 대한 연구 및 개발이 이루어지고 있다. 이러한 스택 패키지의 한 예로 관통 비아(Through Via)를 이용한 구조가 제안되었다. 이러한 관통 비아를 이용한 스택 패키지는 각각의 칩 내에 형성된 관통 비아를 이용하여 적층된 칩들 간에 물리적 및 전기적 연결이 이루어지도록 한 구조를 말한다.Packaging technology for integrated circuits has been continuously developed to satisfy the demand for miniaturization and mounting reliability. Recently, as miniaturization of electric and electronic products and high performance is required, chips are stacked and various technologies related to the stack have been developed. In the semiconductor industry, a stack refers to stacking at least two chips or packages vertically. In this case, a memory device may implement a product having a memory capacity that is twice as large as that in a semiconductor integrated process. Can be. In addition, stack packages have advantages in terms of increasing memory capacity, efficiency of mounting density, and mounting area, and thus, research and development on stack packages have been conducted. As an example of such a stack package, a structure using a through via has been proposed. The stack package using the through vias refers to a structure in which physical and electrical connections are made between stacked chips using through vias formed in each chip.

이러한 관통 비아를 형성하는 과정은 사진 식각공정을 수행하여 기판에 홀을 형성하고, 시드층을 증착한 후, 전해도금(electroplating)을 통하여 도전체를 홀에 매립하고, 평탄화 공정을 수행하여 각각의 비아를 전기적으로 분리하여 관통 비아를 형성하였다. 이후, 도전체의 일렉트로마이그레이션(electromigration)을 방지하기 위하여 절연막을 증착한다. 절연막의 증착과정에서, 기판의 온도가 대략 400℃까지 상승하여 홀에 매립된 도전체는 홀의 개구부 방향으로 대략 4000 내지 12000Å 열팽창한다. 따라서, 비아 홀의 상부에 형성된 절연막에 크랙이 발생하여 그 하부의 도전체 오염 및 마이그레이션 방지가 곤란하며, 특히 비아와 컨택금속간의 전기적 연결이 이루어지지 않는 경우가 발생한다.The through via is formed by forming a hole in a substrate by performing a photolithography process, depositing a seed layer, embedding a conductor in the hole through electroplating, and performing a planarization process. The vias were electrically separated to form through vias. Thereafter, an insulating film is deposited to prevent electromigration of the conductor. In the deposition process of the insulating film, the temperature of the substrate rises to about 400 ° C., and the conductor embedded in the hole thermally expands approximately 4000 to 12000 으로 in the direction of the opening of the hole. Therefore, cracks occur in the insulating film formed on the upper portion of the via hole, and thus, it is difficult to prevent contamination of the conductor and migration of the lower portion of the via hole.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 비아 내의 도전체가 열팽창하여 발생하는 상부 막질의 크랙을 방지하고, 비아와 컨택 금속 사이에 확실하게 전기적 연결을 형성할 수 있는 비아 형성 방법을 제공하는데 주된 목적이 있다.SUMMARY OF THE INVENTION The present invention solves the problems of the prior art described above, and provides a method of forming a via which can prevent cracks in the upper film caused by thermal expansion of a conductor in a via, and can reliably form an electrical connection between the via and the contact metal. The main purpose is to provide.

본 발명에 의한 비아와 컨택 금속 사이에 확실하게 전기적 연결을 형성할 수 있는 비아 형성 방법은 기판에 저면의 면적보다 상부 개구부 면적이 넓은 홀(hole)을 형성하는 단계; 상기 홀에 도전체를 매립하는 단계; 상기 기판에 상기 개구부를 노출시키는 절연막 패턴을 형성하는 단계; 상기 노출된 개구부와 전기적으로 접속하는 컨택 금속을 형성하는 단계; 및 상기 홀의 저면이 노출되도록 상기 기판의 배면을 연삭하는 단계를 포함한다.A via forming method capable of reliably forming an electrical connection between a via and a contact metal according to the present invention includes forming a hole in a substrate having an upper opening area wider than that of a bottom surface; Embedding a conductor in the hole; Forming an insulating layer pattern exposing the opening on the substrate; Forming a contact metal in electrical contact with the exposed opening; And grinding the back surface of the substrate to expose the bottom surface of the hole.

일 예에서, 상기 홀에 도전체를 매립하는 단계 이전에, 상기 홀의 내측면 및 저면에 절연막을 형성하는 단계를 더 포함한다.In an example, the method may further include forming an insulating layer on the inner side and the bottom of the hole before the embedding of the conductor in the hole.

일 예에서, 상기 절연막을 형성하는 단계는, 산화막을 형성하여 수행한다.In an example, the forming of the insulating film is performed by forming an oxide film.

일 예에서, 상기 홀에 도전체를 매립하는 단계는, 시드(seed)층을 형성하는 단계와, 상기 시드층을 이용한 전해도금법으로 상기 홀에 도전체를 형성하는 단계와, 상기 홀을 전기적으로 분리하기 위하여 적어도 상기 기판이 노출될 때까지 평탄화공정을 수행하는 단계를 포함한다.In one example, embedding a conductor in the hole may include forming a seed layer, forming a conductor in the hole by an electroplating method using the seed layer, and electrically connecting the hole. Performing a planarization process until at least the substrate is exposed to separate.

일 예에서, 상기 도전체를 매립하는 단계는, 구리(Copper, Cu)를 매립하여 수행한다.In one example, the embedding of the conductor is performed by embedding copper (Copper, Cu).

일 예에서, 상기 절연막 패턴을 형성하는 단계는, 상기 개구부 상면의 중앙부분을 노출시키는 제1 절연막 패턴을 형성하는 단계와, 상기 개구부 상면을 노출시켜 절연막 트렌치를 형성하는 제2 절연막 패턴을 형성하는 단계를 포함한다.In example embodiments, the forming of the insulating layer pattern may include forming a first insulating layer pattern exposing a center portion of the upper surface of the opening and forming a second insulating layer pattern forming the insulating layer trench by exposing the upper surface of the opening. Steps.

일 예에서, 상기 개구부 상면의 중앙부분을 노출시키는 제1 절연막 패턴을 형성하는 단계는, 제1 절연막을 형성하는 단계와, 적어도 상기 홀 저면의 면적 이상을 노출시키도록 제1 절연막을 식각하여 제1 절연막 패턴을 형성하는 단계를 포함하며, 상기 개구부 상면을 노출시켜 절연막 트렌치를 형성하는 제2 절연막 패턴을 형성하는 단계는, 제2 절연막을 형성하는 단계와, 적어도 상기 개구부의 면적 이상을 노출시키도록 제2 절연막 및 제1 절연막을 패터닝하는 단계를 포함한다.In example embodiments, the forming of the first insulating layer pattern exposing the center portion of the upper surface of the opening may include forming the first insulating layer and etching the first insulating layer to expose at least the area of the bottom surface of the hole. And forming a second insulating film pattern to expose the upper surface of the opening to form an insulating film trench, forming a second insulating film and exposing at least an area of the opening. Patterning the second insulating film and the first insulating film so as to be effective.

일 예에서, 상기 도전체 패턴을 형성하는 단계는, 도전체를 상기 절연막 트렌치에 매립하여 수행한다.In an example, the forming of the conductor pattern may be performed by embedding a conductor in the insulating film trench.

일 예에서, 상기 도전체를 상기 절연막 트렌치에 매립하는 단계는, 상기 절연막 트렌치가 형성된 기판 상에 도전체를 증착하는 단계와, 각각의 홀을 전기적으로 분리하기 위하여 상기 도전체가 증착된 기판을 평탄화하는 단계를 포함한다.In one example, embedding the conductor in the insulating film trench may include depositing a conductor on a substrate on which the insulating film trench is formed, and planarizing the substrate on which the conductor is deposited to electrically isolate each hole. It includes a step.

일 예에서, 상기 컨택 금속을 형성하는 단계는, 상기 홀에 매립된 상기 도전체와 동일한 물질을 매립하여 수행한다.In an example, the forming of the contact metal may be performed by embedding the same material as the conductor embedded in the hole.

일 예에서, 상기 도전체와 동일한 물지을 매립하는 단계는, 구리(Copper, Cu)를 매립하여 수행한다.In one example, the step of embedding the same material as the conductor, is carried out by embedding copper (Copper, Cu).

본 발명에 의한다면, 비아의 중앙부위에 발생하는 도전체의 열팽창에 따른 막질의 크랙을 방지할 수 있으며, 비아 개구부 주변부를 통하여 컨택 금속과 비아 사이에 전기적 연결이 수행되므로 비아와 컨택금속 사이의 연결 불량을 해소할 수 있다는 장점이 제공된다.According to the present invention, it is possible to prevent the crack of the film due to thermal expansion of the conductor occurring in the central portion of the via, and the electrical connection between the contact metal and the via is performed through the periphery of the via opening, so that the via and the contact metal The advantage of eliminating the connection is provided.

도 1 내지 도 5 및 도 7은 본 발명에 따른 비아 형성 방법의 공정을 도시하기 위한 단면 개요도이다.
도 6은 본 발명에 의하여 형성된 비아를 기판의 상면에서 내려다 본 개요도이다.1 to 5 and 7 are cross-sectional schematic diagrams for illustrating the process of the via forming method according to the present invention.
6 is a schematic view of a via formed in accordance with the present invention from a top surface thereof.

도 1을 참조하면, 기판(100)에 저면(L)의 면적보다 상부의 개구부(U)의 면적이 큰 홀(hole, H)을 형성한다. 이러한 홀(H)을 형성하는 단계는, 일 예에서, 이방성 식각(anisotropic etch)를 통하여 상부의 개구부와 저면(底面)의 면적이 동일한 제1 홀(H1)을 형성한 후, 홀의 상부에 제1 홀A(H1)의 개구부 면적보다 넓은 면적의 개구부를 가지는 제2 홀(H2)을 형성하여 수행될 수 있다. 제1 홀(H1)을 형성한 후, 제1 홀의 내측벽과 저면에 접착막(200)을 형성한다. 홀(H)이 형성된 기판은 홀(H) 내에 매립될 도전체와 접착성이 불량하므로, 홀(H)과 도전체 사이에 접착막(200)을 개재하여 형성하여 접착성을 향상시킨다. 일 예에서, 접착막(200)은 실리콘산화(silicon oxide)막을 형성하여 수행할 수 있다. 제1 홀에 접착막(200)을 형성한 후, 제2 홀을 형성하는 경우에는 제1 홀의 내측벽과 저면에만 접착막(200)이 잔존한다.Referring to FIG. 1, a hole H having a larger area of the opening U than an area of the bottom surface L is formed in the substrate 100. In the forming of the hole H, in one example, an anisotropic etch forms a first hole H1 having the same area as that of the upper opening and the bottom surface, and then, the hole H1 is formed on the upper part of the hole. This may be performed by forming a second hole H2 having an opening having an area larger than that of the first hole A (H1). After forming the first hole H1, the adhesive film 200 is formed on the inner wall and the bottom of the first hole. Since the substrate on which the hole H is formed is poor in adhesiveness with the conductor to be embedded in the hole H, the substrate is formed between the hole H and the conductor via the adhesive film 200 to improve adhesion. In one example, the adhesive film 200 may be performed by forming a silicon oxide film. After the adhesive film 200 is formed in the first hole, when the second hole is formed, the adhesive film 200 remains only on the inner wall and the bottom of the first hole.

도 2를 참조하면, 홀(H)의 내부에 도전체(300)를 매립한다. 일 예에서, 도전체를 매립하는 단계는, 스퍼터링(sputtering)을 이용하여 시드층(seed layer)을 형성하고, 시드층을 이용한 전해도금법(electro plating method)을 수행하여 홀(H)에 도전체를 매립한 후, 적어도 기판의 표면이 노출될 때까지 평탄화 공정을 수행하여 기판상에 형성된 시드층과 도전체를 제거하여 홀(H) 내부에 도전체(300)를 매립할 수 있다. 평탄화 공정은, 일 예에서, 화학적 기계적 연마 공정(CMP, Chemical Mechanical Polishing)을 이용하여 수행할 수 있다. 일 예에서, 시드층과 도전체층은 구리(Copper, Cu)를 이용하여 형성할 수 있다.Referring to FIG. 2, the conductor 300 is embedded in the hole H. In one example, the embedding of the conductor may include forming a seed layer using sputtering and performing an electroplating method using the seed layer to form a conductor in the hole H. After filling the substrate, the planarization process may be performed until at least the surface of the substrate is exposed to remove the seed layer and the conductor formed on the substrate, thereby filling the conductor 300 in the hole H. The planarization process may be performed using, for example, a chemical mechanical polishing (CMP) process. In one example, the seed layer and the conductor layer may be formed using copper (Copper, Cu).

도 3을 참조하면, 홀 상부 개구부의 중앙부분을 노출시키는 제1 절연막 패턴(410)을 형성한다. 일 예에서, 제1 절연막 패턴(410)이 노출시키는 홀 상부 개구부(U)의 중앙부분(C)은 적어도 홀의 저면(L)의 면적보다 크거나 같으며, 홀 저면(L)의 직상방에 위치하도록 제1 절연막을 형성한다. 제1 절연막을 증착하여 형성하는 과정 수행 중 플라즈마에 의한 가열에 의하여 기판이 400℃ 이상의 고온으로 가열된다. 홀(H)에 매립된 도전체도 가열됨에 따라 윗방향으로 열팽창한다. 이러한 열팽창은 중앙부근(C)에 매립된 도체의 양이 상대적으로 많으므로 도전체의 열팽창은 중앙부근(C)이 주변부보다 더 많이 일어난다. 일 예에서, 제1 절연막 패턴(410)은 추후의 공정을 거쳐 형성될 제2 절연막 패턴과 함께 절연막 패턴을 형성하여 비아와 비아 사이의 전기적 절연을 수행하기 위한 것으로, 실리콘나이트라이드막(silicon nitride layer)을 형성한 후, 이를 패터닝하여 형성한다.Referring to FIG. 3, the first insulating layer pattern 410 exposing the center portion of the hole upper opening is formed. In an example, the central portion C of the hole upper opening U exposed by the first insulating layer pattern 410 is at least greater than or equal to the area of the bottom surface L of the hole, and is located directly above the bottom surface L of the hole. The first insulating film is formed to be positioned. During the process of depositing and forming the first insulating film, the substrate is heated to a high temperature of 400 ° C. or more by heating by plasma. The conductor embedded in the hole H is also thermally expanded upward as it is heated. Since thermal expansion is relatively large in the amount of conductors buried in the central portion C, the thermal expansion of the conductor occurs more in the central portion C than in the peripheral portion. In one example, the first insulating film pattern 410 is to form an insulating film pattern and a second insulating film pattern to be formed through a later process to perform electrical insulation between the via and the via, the silicon nitride film (silicon nitride film) layer) and then pattern it.

도 4를 참조하면, 개구부(U)를 노출시키는 절연막 패턴(400)을 형성한다. 절연막 패턴(400)에 의하여 홀에 매립된 도전체(300)가 노출되는 절연막 트렌치(T)가 정의된다. 절연막 패턴(400)은 이웃하는 비아 사이를 전기적으로 절연하는 역할을 수행하며, 또한 비아와 전기적으로 연결되는 금속층이 형성되는 트렌치(T)를 정의하는 기능을 수행한다. 일 예에서, 절연막 패턴(400)은 제1 절연막 패턴(410)이 형성된 기판의 상부에 제2 절연막을 형성한 후 개구부를 노출시키도록 제2 절연막(420)과 그 하부의 제1 절연막 패턴(410)을 패터닝하여 형성한다. 일 예에서, 제2 절연막 패턴(420)은 실리콘옥사이드막(silicon oxide layer)를 패터닝하여 형성한다. Referring to FIG. 4, an insulating film pattern 400 exposing the opening U is formed. An insulating layer trench T through which the conductor 300 embedded in the hole is exposed by the insulating layer pattern 400 is defined. The insulating layer pattern 400 serves to electrically insulate between neighboring vias, and also defines a trench T in which a metal layer electrically connected to the vias is formed. In an example, the insulating film pattern 400 may include the second insulating film 420 and the first insulating film pattern below the second insulating film 420 to expose the opening after the second insulating film is formed on the substrate on which the first insulating film pattern 410 is formed. 410 is formed by patterning. In an example, the second insulating layer pattern 420 is formed by patterning a silicon oxide layer.

도 5를 참조하면, 절연막 패턴(400)에 의하여 정의된 트렌치(T)에 컨택금속(Contact metal, 500)을 매립한다. 일 예에서, 컨택금속(500)을 매립하는 단계는, 절연막 패턴(400)이 형성된 기판 상에 컨택금속층을 형성하고, 적어도 각각의 비아가 전기적으로 절연될 때 까지 기판의 상부를 화학적 기계적 연마(CMP)하여 수행될 수 있다. 일 예에서, 컨택금속층을 형성하는 단계는 비아에 매립된 도전체(300)와 같은 물질층을 증착하여 수행한다. 다른 예에서, 컨택금속층을 형성하는 단계는 구리(Cu)를 증착하여 수행한다. 컨택금속(500)이 트렌치에 매립되어 컨택금속(500)과 홀의 내부에 매립된 도전체(300)와 전기적으로 연결된다. 이 때의 상태를 기판의 상면에서 보면 도 6과 같다. 즉, 개구부(U)의 중앙부위(C)는 도전체가 열팽창하여 상부로 상승한 상태이며, 중앙부위(C)의 외주로 컨택금속(500)이 형성되어 안정적으로 컨택금속(500)과 도전체(300) 사이에 전기적 연결이 수행된다.Referring to FIG. 5, a contact metal 500 is buried in the trench T defined by the insulating film pattern 400. In one example, filling the contact metal 500 may include forming a contact metal layer on the substrate on which the insulating film pattern 400 is formed, and chemically polishing the top of the substrate until at least each via is electrically insulated. CMP). In one example, forming the contact metal layer is performed by depositing a layer of material, such as a conductor 300 embedded in the via. In another example, forming the contact metal layer is performed by depositing copper (Cu). The contact metal 500 is embedded in the trench and electrically connected to the contact metal 500 and the conductor 300 embedded in the hole. The state at this time is as shown in FIG. 6 from the upper surface of the substrate. That is, the center portion C of the opening U is in a state in which the conductor is thermally expanded and raised upward, and the contact metal 500 is formed around the center portion C so that the contact metal 500 and the conductor ( Electrical connection is carried out between 300).

도 7을 참조하면, 홀의 도전체(300)가 노출될 때까지 기판의 배면을 연삭(back grinding)한다. 일 예에서, 배면 연삭과정은 기판 전면(前面)의 액티브층(active layer)에 형성된 소자를 보호하기 위하여 기판의 전면에 백 그라인딩 테이프(back grinding tape)를 접착한 후 이를 수행한다. 배면 연삭과정이 종료되면 기판의 전면과 배면이 도전체(300)에 의하여 전기적으로 연결된 관통 비아를 얻을 수 있다.Referring to FIG. 7, the back surface of the substrate is back ground until the conductor 300 of the hole is exposed. In one example, the back grinding process is performed after the back grinding tape is adhered to the front surface of the substrate to protect the device formed on the active layer on the front surface of the substrate. When the back grinding process is completed, a through via may be obtained in which the front surface and the back surface of the substrate are electrically connected by the conductor 300.

100: 기판 200: 접착막
300: 도전체 400: 절연막 패턴
410: 제1 절연막 패턴 420: 제2 절연막 패턴
500: 컨택 금속 H: 홀
H1: 제1 홀 H2: 제2 홀
U: 개구부 L: 저면
C: 중심부 T: 트렌치100: substrate 200: adhesive film
300: conductor 400: insulating film pattern
410: first insulating film pattern 420: second insulating film pattern
500: contact metal H: hole
H1: first hole H2: second hole
U: opening L: bottom
C: center T: trench

Claims (11)

기판에 저면의 면적보다 상부 개구부 면적이 넓은 홀(hole)을 형성하는 단계;
상기 홀에 도전체를 매립하는 단계;
상기 기판에 상기 개구부를 노출시키는 절연막 패턴을 형성하는 단계;
상기 노출된 개구부와 전기적으로 접속하는 컨택 금속을 형성하는 단계; 및
상기 홀의 저면이 노출되도록 상기 기판의 배면을 연삭하는 단계를 포함하는 비아(via) 형성 방법.Forming a hole in the substrate having an upper opening area larger than that of the bottom surface;
Embedding a conductor in the hole;
Forming an insulating layer pattern exposing the opening on the substrate;
Forming a contact metal in electrical contact with the exposed opening; And
Grinding the back surface of the substrate to expose the bottom surface of the hole. 제1항에 있어서,
상기 홀에 도전체를 매립하는 단계 이전에, 상기 홀의 내측면 및 저면에 접착막을 형성하는 단계를 더 포함하는 비아 형성 방법.The method of claim 1,
And forming an adhesive film on the inner side and the bottom of the hole before the step of embedding the conductor in the hole. 제2항에 있어서,
상기 접착막을 형성하는 단계는, 산화막을 형성하여 수행하는 비아 형성 방법.The method of claim 2,
The forming of the adhesive film may include forming an oxide film. 제1항에 있어서, 상기 홀에 도전체를 매립하는 단계는,
시드(seed)층을 형성하는 단계와,
상기 시드층을 이용한 전해도금법으로 상기 홀에 도전체를 형성하는 단계와,
상기 홀을 전기적으로 분리하기 위하여 적어도 상기 기판이 노출될 때까지 평탄화공정을 수행하는 단계를 포함하는 비아 형성 방법.The method of claim 1, wherein the filling of the conductor in the hole,
Forming a seed layer,
Forming a conductor in the hole by an electroplating method using the seed layer;
Performing a planarization process until at least the substrate is exposed to electrically separate the holes. 제1항에 있어서,
상기 도전체를 매립하는 단계는, 구리(Copper, Cu)를 매립하여 수행하는 비아 형성 방법.The method of claim 1,
The method of forming a via is performed by embedding copper (Copper, Cu). 제1항에 있어서,
상기 절연막 패턴을 형성하는 단계는,
상기 개구부 상면의 중앙부분을 노출시키는 제1 절연막 패턴을 형성하는 단계와,
상기 개구부 상면을 노출시켜 절연막 트렌치를 형성하는 제2 절연막 패턴을 형성하는 단계를 포함하는 비아 형성 방법.The method of claim 1,
Forming the insulating film pattern,
Forming a first insulating layer pattern exposing a central portion of the upper surface of the opening;
And forming a second insulating film pattern to expose the upper surface of the opening to form an insulating film trench. 제6항에 있어서,
상기 개구부 상면의 중앙부분을 노출시키는 제1 절연막 패턴을 형성하는 단계는,
제1 절연막을 형성하는 단계와,
적어도 상기 홀 저면의 면적 이상을 노출시키도록 상기 제1 절연막을 식각하여 상기 제1 절연막 패턴을 형성하는 단계를 포함하며,
상기 개구부 상면을 노출시켜 절연막 트렌치를 형성하는 제2 절연막 패턴을 형성하는 단계는,
제2 절연막을 형성하는 단계와,
적어도 상기 개구부의 면적 이상을 노출시키도록 상기 제2 절연막 및 상기 제1 절연막을 패터닝하는 단계를 포함하는 비아 형성 방법.The method of claim 6,
In the forming of the first insulating layer pattern exposing the central portion of the upper surface of the opening,
Forming a first insulating film,
Etching the first insulating film to expose at least an area of the bottom surface of the hole to form the first insulating film pattern,
Exposing the upper surface of the opening to form a second insulating film pattern for forming an insulating film trench,
Forming a second insulating film,
Patterning the second insulating film and the first insulating film to expose at least the area of the opening. 제1항에 있어서,
상기 컨택 금속을 형성하는 단계는,
컨택 금속층을 상기 절연막 트렌치에 매립하여 수행하는 비아 형성 방법.The method of claim 1,
Forming the contact metal,
And forming a contact metal layer in the insulating film trench. 제8항에 있어서,
상기 컨택 금속층을 상기 절연막 트렌치에 매립하는 단계는,
상기 절연막 트렌치가 형성된 기판 상에 컨택 금속층을 증착하는 단계와,
각각의 홀을 전기적으로 분리하기 위하여 상기 컨택 금속층이 증착된 기판을 평탄화하는 단계를 포함하는 비아 형성 방법.The method of claim 8,
Embedding the contact metal layer in the insulation trench;
Depositing a contact metal layer on the substrate on which the insulating film trench is formed;
Planarizing the substrate on which the contact metal layer is deposited to electrically separate each hole. 제1항에 있어서,
상기 컨택 금속을 형성하는 단계는, 상기 홀에 매립된 상기 도전체와 동일한 물질을 매립하여 수행하는 비아 형성 방법.The method of claim 1,
And forming the contact metal by embedding the same material as the conductor embedded in the hole. 제10항에 있어서,
상기 도전체와 동일한 물지을 매립하는 단계는, 구리(Copper, Cu)를 매립하여 수행하는 비아 형성 방법.The method of claim 10,
The step of filling the same material as the conductor, the via forming method is carried out by embedding copper (Copper, Cu).
KR1020110000295A 2011-01-03 2011-01-03 Forming method of via KR20120078970A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110000295A KR20120078970A (en) 2011-01-03 2011-01-03 Forming method of via

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110000295A KR20120078970A (en) 2011-01-03 2011-01-03 Forming method of via

Publications (1)

Publication Number Publication Date
KR20120078970A true KR20120078970A (en) 2012-07-11

Family

ID=46712137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110000295A KR20120078970A (en) 2011-01-03 2011-01-03 Forming method of via

Country Status (1)

Country Link
KR (1) KR20120078970A (en)

Similar Documents

Publication Publication Date Title
US8421193B2 (en) Integrated circuit device having through via and method for preparing the same
US8283207B2 (en) Methods for forming through-substrate conductor filled vias, and electronic assemblies formed using such methods
US9355895B2 (en) Method of providing a via hole and routing structure
KR101455386B1 (en) Method for manufacturing semiconductor device and semiconductor device
WO2019241561A1 (en) Offset pads over tsv
CN102446886B (en) 3D (three-dimensional) integrated circuit structure and forming method thereof
JP2012142533A (en) Integrated circuit device and method for preparing the same
US9240373B2 (en) Semiconductor devices with close-packed via structures having in-plane routing and method of making same
US20110260297A1 (en) Through-substrate via and fabrication method thereof
US8704358B2 (en) Method for forming an integrated circuit
US20120032339A1 (en) Integrated circuit structure with through via for heat evacuating
US8587131B1 (en) Through-silicon via and fabrication method thereof
US9257337B2 (en) Semiconductor structure and manufacturing method thereof
US20220336356A1 (en) Semiconductor Device and Method of Manufacture
CN114843247A (en) Stacked semiconductor device with removable probe pads
KR20120078970A (en) Forming method of via
JP5559773B2 (en) Manufacturing method of laminated semiconductor device
US11749565B2 (en) Semiconductor device and manufacturing method thereof
KR100548578B1 (en) Method for forming via pattern of system in packge
TWI749699B (en) Semiconductor structure and method of manifacturing thereof
CN103378058B (en) Semiconductor chip with and forming method thereof
TW202410298A (en) Through-substrate vias with metal plane layers and methods of manufacturing the same
TW202406018A (en) Interconnecting structure with high aspect ratio tsv and method for forming the same
KR20120120776A (en) Semiconductor package and method for manufacturing the same
KR20140131786A (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination