KR20120077028A

KR20120077028A - Controller for 9-bit serial communication system

Info

Publication number: KR20120077028A
Application number: KR1020100138841A
Authority: KR
Inventors: 김기명
Original assignee: 시스템베이스 주식회사
Priority date: 2010-12-30
Filing date: 2010-12-30
Publication date: 2012-07-10
Also published as: KR101218543B1

Abstract

PURPOSE: A controller for 9-bit serial communication is provided to improve the efficiency and performance of a serial communication system by reducing execution for recording two times in a register when transmitting RS(Recommended Standard)422 and RS485 communication packets. CONSTITUTION: A transmitting 9-bit address register(501) receives information indicating the address of a device to receive serial data. A transmitting 9-bit data register(500) receives information indicating serial data to be transmitted to a slave device. A transmitting shift register(503) transmits serial data in which the address information and the serial data information are included referring to a bit area of a multi-drop register.

Description

Controller for 9-bit serial communication system

본 발명은 시리얼 데이터 송/수신 장치에 관한 것으로, 보다 구체적으로 시리얼 통신 시스템에서 시리얼 데이터 송/수신 장치에 관한 것이다.
The present invention relates to a serial data transmission / reception apparatus, and more particularly, to a serial data transmission / reception apparatus in a serial communication system.

시리얼 통신 시스템은 하나의 신호선을 이용해서 시리얼 데이터를 비트 단위로 송신단을 통해 송신하는 통신 방식이다. 이러한 통신 시스템을 위한 송신단의 시리얼 포트는 시리얼 데이터를 한 번에 한 비트씩 순차적으로 버스상의 다른 디바이스의 수신단으로 송신하며, 수신단의 시리얼 포트는 시리얼 데이터를 한 번에 한 비트씩 순차적으로 수신한다. 시리얼 통신 중에서 RS-422 및 RS-485 방식에서는 버스상의 모든 디바이스들은 고유의 식별자, 예를 들어 주소 값을 지시하는 정보를 포함하고 있으며, 이에 따라 수신단은 버스상의 다른 디바이스의 송신단으로부터 수신된 시리얼 데이터가 자신이 수신할 대상 시리얼 데이터인지 판단할 수 있다. The serial communication system is a communication method in which serial data is transmitted through a transmitter in units of bits using one signal line. The serial port of the transmitting end for such a communication system sequentially transmits serial data one bit at a time to the receiving end of another device on the bus, and the serial port of the receiving end sequentially receives the serial data one bit at a time. In serial communication, in RS-422 and RS-485 mode, all devices on the bus contain a unique identifier, for example, information indicating an address value. Accordingly, the receiving end receives serial data received from the transmitting end of another device on the bus. Can determine whether it is the target serial data to be received.

수신단은 버스상의 다른 디바이스의 송신단으로부터 수신된 시리얼 데이터가 자신이 수신할 대상 시리얼 데이터인지 확인하기 위해서, 자신의 주소 값을 지시하는 정보와 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보를 비교한다. 이때, 수신단의 비교 결과 수신단의 주소 값을 지시하는 정보와 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보가 일치한 경우, 수신단은 해당 시리얼 데이터를 수신한다. The receiving end compares the information indicating its address value with the information indicating the address value of the device receiving the serial data in order to check whether the serial data received from the transmitting end of the other device on the bus is the target serial data to be received. do. In this case, when the comparison result of the receiving end is identical to the information indicating the address value of the receiving end and the information indicating the address value of the device receiving the serial data, the receiving end receives the corresponding serial data.

이를 위해, 수신단은 버스상의 다른 디바이스의 송신단으로부터 수신된 시리얼 데이터가 자신이 수신할 대상 시리얼 데이터인지 확인하기 위해서, 계속적으로 들어오는 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보와 자신의 주소 값을 지시하는 정보를 비교하는 작업을 수행한다. 이와 같은 이유로, 수신단은 많은 프로세싱 타임을 을 소비하게 되며 디바이스 자체의 수행 성능이 떨어지게 된다.
To this end, the receiving end checks whether the serial data received from the transmitting end of another device on the bus is the target serial data to be received by the receiving end, and information indicating the address value of the device receiving the incoming serial data and its address value. Performs the task of comparing the information indicative of. For this reason, the receiving end consumes a lot of processing time and degrades the performance of the device itself.

상기와 같은 문제점을 해결하기 위한 본 발명은, 시리얼 통신 시스템에서 시리얼 데이터 송신 장치를 제공하는데 목적이 있다.An object of the present invention for solving the above problems is to provide a serial data transmission apparatus in a serial communication system.

상기와 같은 문제점을 해결하기 위한 본 발명은, 시리얼 통신 시스템에서 시리얼 데이터 수신 장치를 제공하는데 또 다른 목적이 있다.
Another object of the present invention is to provide a serial data receiving apparatus in a serial communication system.

상기한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 송신 장치는, 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보를 수신하는 전송 9-bit 주소 레지스터, 해당 슬레이브 디바이스가 수신할 시리얼 데이터를 지시하는 정보를 수신하는 전송 9-bit 데이터 레지스터 및 멀티 드롭 레지스터의 복수개의 비트 영역 중 적어도 하나의 비트 영역을 참조하여 상기 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보 또는 해당 슬레이브 디바이스가 수신할 시리얼 데이터를 지시하는 정보 중 적어도 하나의 정보를 포함시켜 시리얼 데이터를 전송하는 전송 시프트 레지스터를 이용하는 시리얼 데이터 포맷을 기초로 시리얼 데이터를 송신할 수 있다. In the serial communication system according to an embodiment of the present invention for achieving the object of the present invention as described above, the transmission device, a transmission 9-bit address register for receiving information indicating the address value of the device receiving the serial data An address value of a device receiving the serial data by referring to at least one bit area among a plurality of bit areas of a transmission 9-bit data register and a multi-drop register that receive information indicating serial data to be received by the corresponding slave device The serial data may be transmitted based on a serial data format using a transmission shift register for transmitting the serial data by including at least one of information indicating the information or information indicating the serial data to be received by the slave device.

또한 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 수신 장치는, 마스터 디바이스로부터 비트 단위로 송신된 바이트 정보를 수신하는 수신 시프트 레지스터, 미리 결정된 슬레이브 디바이스의 주소 값을 지시하는 정보를 수신하는 스페셜 캐릭터 레지스터 및 상기 수신된 바이트 정보가 아홉 번째 비트에 대한 정보가 로직 '1'인 경우에만 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보이고, 스페셜 캐릭터 레지스터에 미리 저장된 주소 값을 지시하는 정보와 시리얼 데이터를 수신하는 디바이스의 주소 값 정보를 비교하여 일치하는 경우, 인터럽트를 발생하는 인터럽트 가능 레지스터를 이용하는 시리얼 데이터 포맷을 기초로 시리얼 데이터를 수신할 수 있다.
In addition, the serial data receiving apparatus in the serial communication system according to an embodiment of the present invention for achieving another object of the present invention, the receiving shift register for receiving the byte information transmitted in units of bits from the master device, a predetermined slave device Special character register for receiving information indicating an address value and the received byte information is information indicating an address value of a device receiving serial data only when information on a ninth bit is logic '1', and special character When the information indicating the address value previously stored in the register and the address value information of the device receiving the serial data are matched and matched, serial data may be received based on a serial data format using an interruptable register that generates an interrupt. .

상기와 같은 본 발명에 따른 시리얼 통신 시스템에서 시리얼 데이터 송/수신 장치를 이용할 경우, 9-bit 데이터를 전송할 때 소프트웨어 흐름이 더 간단해지고 RS422 및 RS485 통신 패킷을 전송할 때 쓸데없이 레지스터에 2번 기록하는 실행을 줄일 수 있다. 이런 부분이 시리얼 통신 시스템의 효율을 높이고 성능을 향상 시킬 수 있다.
When the serial data transmission / reception apparatus is used in the serial communication system according to the present invention as described above, the software flow becomes simpler when transmitting 9-bit data and writes twice to a register unnecessarily when transmitting RS422 and RS485 communication packets. Can reduce execution This can improve the efficiency and performance of serial communication systems.

도1은 RS-422 및 RS-485 시리얼 통신 시스템에서 시리얼 데이터 송/수신 장치를 설명하기 위한 개념도이다.
도2는 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 송/수신 장치를 설명하기 위한 개념도이다.
도3은 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 송/수신 장치에서 송/수신되는 시리얼 데이터의 포맷의 내부 구조를 개략적으로 도시한 도면이다.
도4는 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 송신 장치가 표 1과 같은 레지스터를 이용하여 시리얼 데이터를 송신하는 경우의 내부 구조를 개략적으로 도시한 도면이다.
도5는 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 송신 장치가 표 2와 같은 레지스터를 이용하여 시리얼 데이터를 송신하는 경우의 내부 구조를 개략적으로 도시한 도면이다.
도6은 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 수신 장치가 표 2와 같은 레지스터를 이용하여 시리얼 데이터를 수신하는 경우의 내부 구조를 개략적으로 도시한 도면이다.1 is a conceptual diagram illustrating a serial data transmission / reception apparatus in an RS-422 and RS-485 serial communication system.
2 is a conceptual diagram illustrating a serial data transmission / reception apparatus in a serial communication system according to an embodiment of the present invention.
3 is a diagram schematically illustrating an internal structure of a format of serial data transmitted / received by a serial data transmission / reception apparatus in a serial communication system according to an embodiment of the present invention.
4 is a diagram schematically illustrating an internal structure when a serial data transmission apparatus transmits serial data using a register as shown in Table 1 in a serial communication system according to an embodiment of the present invention.
FIG. 5 is a diagram schematically illustrating an internal structure when a serial data transmission apparatus transmits serial data using a register as shown in Table 2 in a serial communication system according to an embodiment of the present invention.
FIG. 6 is a diagram schematically illustrating an internal structure when a serial data receiving apparatus receives serial data using a register as shown in Table 2 in a serial communication system according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. The terms first, second, A, B, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. And / or < / RTI > includes any combination of a plurality of related listed items or any of a plurality of related listed items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명에서는 UART (Universal Asynchronous Receiver/Transmitter)을 기반으로한 비동기 시리얼 통신 장치에 대한 것이다. 여기서, UART는 범용 비동기식 송수신 포트를 말한다. 본 발명에서 이용되는 UART는 컴퓨터에 부착된 직렬 장치들로 향하는 인터페이스를 제어하는 프로그램이 들어 있는 마이크로칩이다. 즉, UART는 컴퓨터에게 RS-232(Recommend Standard number 232)C, RS-422, RS-485 등과 같은 인터페이스를 제공함으로써, 모뎀이나 기타 다른 직렬장치들과 통신하거나 데이터를 주고받을 수 있게 한다.The present invention relates to an asynchronous serial communication device based on a UART (Universal Asynchronous Receiver / Transmitter). Here, the UART refers to a general purpose asynchronous transmission and reception port. The UART used in the present invention is a microchip containing a program for controlling an interface to a serial device attached to a computer. In other words, the UART provides computers with interfaces such as RS-232 (Recommend Standard Number 232), RS-422, and RS-485, allowing them to communicate with or send data to modems or other serial devices.

RS-232C 인터페이스는 미국의 EIA(Electronic Industries Association)에 의해 규격화된 것으로, 데이터 단말 장치와 모뎀을 접속하기 위한 것으로, 이 경우 캐리어 수신의 확인 등 송신단과 수신단이 모뎀의 상태를 1 : 1로 대응시켜서 접속하여야 한다.The RS-232C interface is standardized by the US Electronics Industries Association (EIA) and is used to connect a data terminal device and a modem. In this case, the transmitter and the receiver respond to the state of the modem at 1: 1, such as confirming carrier reception. Should be connected.

RS-422 인터페이스 방식은 포인트 투 포인트(point to point) 모드와 멀티 드롭(Multi-Drop) 모드가 있다. 포인트 투 포인트 모드가 사용되는 시스템은 하나의 마스터 디바이스에 하나의 디바이스와 연결되어 있는 시스템이다. 멀티 드롭 모드가 사용되는 시스템은 하나의 마스터 디바이스에 복수개의 슬레이브 디바이스들과 연결되어 있는 시스템으로, 마스터 디바이스가 복수개의 슬레이브 디바이스들 중 어떤 슬레이브 디바이스와 통신을 할 것인지를 결정하고(Polling), 해당 슬레이브 디바이스를 호출하면 호출된 슬레이브 디바이스가 응답을 하는 체제로 구성된다. 이때, 마스터 디바이스는 포인트 투 포인트 모드로 설정되어 있어도 상관이 없으나 마스터 디바이스에 연결된 복수개의 슬레이브 디바이스들은 멀티 드롭 모드로 설정되어 있어야 한다.The RS-422 interface has a point to point mode and a multi-drop mode. The system in which point-to-point mode is used is a system in which one device is connected to one master device. The system in which the multi-drop mode is used is a system in which a plurality of slave devices are connected to one master device, and the master device decides which slave device to communicate with among the plurality of slave devices (Polling). When a slave device is called, the called slave device is configured with a response. At this time, the master device may be set to the point-to-point mode, but a plurality of slave devices connected to the master device should be set to the multi-drop mode.

RS-485 인터페이스는 RS-422 인터페이스와 비교할 때, 전송 속도 및 전송 거리는 유사하다. 하지만 RS-485 인터페이스와 RS-422 인터페이스의 가장 큰 차이점은, RS-422 인터페이스는 한 개의 버스에 하나의 마스터 장치만이 접속할 수 있었지만, RS-485 인터페이스는 한 개의 버스에 복수개의 마스터 장치를 접속할 수 있다. 또한, RS-485 인터페이스의 멀티 드롭 기능은 단일 RS-485 시리얼 포트에 연결된 디바이스와 네트워크를 생성할 수 있다. 즉, 멀티 포인트 버스를 사용하여 하나의 버스에 복수개의 마스터 디바이스를 연결하여 사용될 수 있다. 이에 따라, 복수개의 마스터 디바이스 및 복수개의 슬레이브 디바이스는 하나의 버스에 연결되고, 버스에 연결된 복수개의 마스터 디바이스 및 복수개의 슬레이브 디바이스는 자신의 데이터를 인식하기 위하여 식별자를 포함하고 있다. Compared to the RS-422 interface, the RS-485 interface has a similar transmission speed and transmission distance. However, the biggest difference between the RS-485 interface and the RS-422 interface is that the RS-422 interface can only be connected to one master device on one bus, but the RS-485 interface can connect multiple master devices to one bus. Can be. In addition, the multi-drop capability of the RS-485 interface allows the creation of devices and networks connected to a single RS-485 serial port. That is, a plurality of master devices may be connected to one bus using a multi-point bus. Accordingly, the plurality of master devices and the plurality of slave devices are connected to one bus, and the plurality of master devices and the plurality of slave devices connected to the bus include an identifier to recognize their data.

도1은 RS-422 및 RS-485 시리얼 통신 시스템에서 시리얼 데이터 송/수신 장치를 설명하기 위한 개념도이다.1 is a conceptual diagram illustrating a serial data transmission / reception apparatus in an RS-422 and RS-485 serial communication system.

도1은 하나의 마스터 디바이스에 복수개의 슬레이브 디바이스들이 연결되어 있는 경우의 예시도이고, 마스터 디바이스가 시리얼 데이터에 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보를 포함시킨 후, 버스를 통해 연결된 슬레이브 디바이스들에게 송신한다. 이때, 마스터 디바이스와 버스를 통해 연결된 복수개의 슬레이브 디바이스들은 고유의 식별자, 예를 들어 주소를 포함하고 있으며, 이에 따라 복수개의 슬레이브 디바이스들은 버스를 통해서 마스터 디바이스로부터 수신된 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보와 자신의 주소 값을 지시하는 정보를 비교하여 일치할 경우 해당 시리얼 데이터를 수신하는 경우의 예시도이며, 시리얼 데이터를 송신하는 마스터 디바이스와 시리얼 데이터를 수신하는 슬레이브 디바이스들의 개수에 따라 내부 구조가 변경될 수 있음에 유의해야 한다. 또한 RS-485 경우 버스에 여러 개의 마스터 디바이스들이 통신하는 경우에도 동일하게 적용될 수 있다.1 is a diagram illustrating a case where a plurality of slave devices are connected to one master device, and the master device includes information indicating an address value of a device receiving serial data in the serial data and then connected through a bus. Send to slave devices. In this case, the plurality of slave devices connected to the master device through the bus include a unique identifier, for example, an address, and thus the plurality of slave devices receive the address of the device that receives the serial data received from the master device through the bus. This is an example of receiving the corresponding serial data when comparing the information indicating the value and the information indicating the address value of the device and matching the value. The number of the master device transmitting the serial data and the slave device receiving the serial data is determined. It should be noted that the internal structure may change. RS-485 can also be applied to multiple master devices communicating on the bus.

도1을 참조하면, 멀티 드롭 모드가 사용되는 시스템은 하나의 마스터 디바이스(100) 및 복수개의 슬레이브 디바이스들(101_1, 101_2, …, 101_N)을 포함하여 구성되며, 하나의 마스터 디바이스(100)는 버스를 통해서 복수개의 슬레이브 디바이스들(101_1, 101_2, …, 101_N)과 연결되어 있다. 마스터 디바이스(100)는 버스를 통해서 연결된 복수개의 슬레이브 디바이스들(101_1, 101_2, …, 101_N) 중 시리얼 데이터를 수신할 슬레이브 디바이스의 주소를 지시하는 정보를 포함시킨 후, 버스를 통해서 슬레이브 디바이스들(101_1, 101_2, …, 101_N)로 전송한다. Referring to FIG. 1, the system in which the multi-drop mode is used includes one master device 100 and a plurality of slave devices 101_1, 101_2,..., 101_N, and one master device 100 The plurality of slave devices 101_1, 101_2,..., 101_N are connected through a bus. The master device 100 includes information indicating the address of the slave device that will receive the serial data among the plurality of slave devices 101_1, 101_2,..., 101_N connected through the bus, and then the slave devices ( 101_1, 101_2, ..., 101_N).

복수개의 슬레이브 디바이스들(101_1, 101_2, …, 101_N)은 버스를 통해서 마스터 디바이스(100)로부터 수신된 시리얼 데이터가 자신이 수신할 대상 시리얼 데이터인지 확인하기 위해서, 자신의 주소 값을 지시하는 정보와 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보를 비교한다. 이때, 비교 결과 자신의 주소 값을 지시하는 정보와 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보가 일치할 경우, 슬레이브 디바이스는 해당 시리얼 데이터를 수신한다. A plurality of slave devices (101_1, 101_2, ..., 101_N) and the information indicating the address value of its own in order to check whether the serial data received from the master device 100 via the bus is the target serial data to receive it; Compare the information indicating the address of the device that receives the serial data. At this time, when the comparison indicates that the information indicating the address value of the device and the information indicating the address value of the device receiving the serial data, the slave device receives the corresponding serial data.

이를 위해, 복수개의 슬레이브 디바이스들(101_1, 101_2, …, 101_N)은 버스를 통해서 수신된 시리얼 데이터가 자신이 수신할 대상 시리얼 데이터인지 확인하기 위해서, 계속적으로 들어오는 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보와 자신의 주소 값을 지시하는 정보를 비교하는 작업을 수행한다. 이와 같은 이유로, 복수개의 슬레이브 디바이스들(101_1, 101_2, …, 101_N)은 많은 프로세싱 타임을 을 소비하게 되며 디바이스 자체의 수행 성능이 떨어지게 된다. 그러면 이하에서는, 표 1을 참조하여 시리얼 통신 시스템에서 시리얼 데이터 송/수신 장치에서 송/수신되는 시리얼 데이터의 포맷에서 사용되는 레지스터의 종류 및 기능을 설명하기로 한다.
To this end, the plurality of slave devices 101_1, 101_2,..., 101_N have address values of devices that continuously receive serial data in order to check whether the serial data received through the bus is the target serial data to be received. It compares the information indicating the information indicating the address value with its own. For this reason, the plurality of slave devices 101_1, 101_2,..., 101_N consume a lot of processing time and the performance of the device itself is degraded. Next, the types and functions of registers used in the format of the serial data transmitted / received by the serial data transmission / reception apparatus in the serial communication system will be described with reference to Table 1 below.

표 1을 참조하면, UART 의 레지스터는 전송 대기 레지스터(THR: Transmit Hold Register), 인터럽트 가능 레지스터(IER: interrupt Enable Register), FIFO(First In First Out) 제어 레지스터(FCR: FIFO Control Register), 라인 제어 레지스터(LCR: Line Status Register), 모뎀 제어 레지스터(MCR: Modem Control Register), 라인 상태 레지스터(LSR: Line Status Register) 및 모뎀 상태 레지스터(MSR: Modem Status Register)를 포함하여 구성된다.Referring to Table 1, the registers of the UART are the Transmit Hold Register (THR), Interrupt Enable Register (IER), First In First Out (FIFO) FIFO Control Register (FCR), and Line. A control register (LCR) includes a line status register (MCR), a modem control register (MCR), a line status register (LSR) and a modem status register (MSR).

UART의 전송 대기 레지스터는 직렬 인터페이스를 통해서 한 문자의 데이터를 전송하는데 사용한다. 전송 대기 레지스터는 수신 버퍼 레지스터(RBR: Receive Buffer Register)와 함께 UART의 첫 번째 레지스터를 사용하며, 해당 직렬 포트의 주소는 기본 레지스터 포트에 기록함으로써 지정된다.The UART's transmit wait register is used to transfer one character of data through the serial interface. The Transmit Wait Register uses the first register of the UART along with the Receive Buffer Register (RBR). The address of the serial port is specified by writing to the base register port.

UART의 인터럽트 가능 레지스터는 인터럽트를 가능하게 하는 데 사용된다. 인터럽트 가능 레지스터의 주소는 직렬 포트의 기본 레지스터 포트 +1번지에서 주소를 수신하거나 기록함으로써 지정된다. The interruptible register of the UART is used to enable interrupts. The address of the interruptible register is specified by receiving or writing the address at the base register port +1 of the serial port.

UART의 FIFO 제어 레지스터는 FIFO 버퍼를 제어하는데 사용된다. FIFO 제어 레지스터의 주소는 직렬 포트의 기본 레지스터 포트 +2 번지에 기록함으로써 지정된다.The FIFO control register of the UART is used to control the FIFO buffer. The address of the FIFO control register is specified by writing to the serial register's base register port +2.

UART의 라인 제어 레지스터는 데이터 비트의 수, 정지 비트의 수, 패리티 설정 등을 지정하는데 사용된다. 라인 제어 레지스터의 주소는 직렬 포트의 기본 레지스터 +3번지부터 주소를 수신하거나 기록함으로써 지정된다.The line control register of the UART is used to specify the number of data bits, the number of stop bits, parity settings, and so on. The address of the line control register is specified by receiving or writing the address from base register +3 on the serial port.

UART의 모뎀 제어 레지스터는 RTS(Request To Send) 라인 또는 DRT(Data Terminal Ready) 라인을 설정하는데 사용된다. 모뎀 제어 레지스터는 직렬 포트의 주소는 기본 레지스터 +4번지부터 주소를 수신하거나 기록함으로써 지정된다. The UART's modem control register is used to set the Request To Send (RTS) line or the Data Terminal Ready (DRT) line. The modem control register is specified by receiving or writing the address of the serial port from base register +4.

UART의 라인 상태 레지스터는 수신된 시리얼 데이터의 유효성, 에러 및 시리얼 데이터 전송 완료 등을 보고하는데 사용된다. 라인 상태 레지스터는 직렬 포트의 기본 레지스터 +5번지부터 주소를 수신하거나 기록함으로써 지정된다. The line status register of the UART is used to report the validity of received serial data, errors, and the completion of serial data transfer. The line status register is specified by receiving or writing an address from the serial register at +5.

UART의 모뎀 상태 레지스터는 전화 신호가 들어오거나 캐리어가 있을 때 전송 해제(CTS: Clear to Send) 라인 및 시리얼 데이터 세트 준비 완료(DSR: Data Set Ready) 라인의 현재 상태 등을 보고하는데 사용된다. 모뎀 상태 레지스터는 +6 번지부터 주소를 수신하거나 기록함으로써 지정된다. The modem status register of the UART is used to report the current status of the Clear to Send (CTS) line and the Serial Data Set Ready (DSR) line when a telephone signal is present or carrier is present. The modem status register is specified by receiving or writing an address from address +6.

도2는 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 송/수신 장치를 설명하기 위한 개념도이다. 도2는 하나의 마스터 디바이스에 복수개의 슬레이브 디바이스들이 버스를 통해서 연결되어 있는 경우의 예시도이고, 마스터 디바이스가 시리얼 데이터에 수신할 슬레이브 디바이스의 정보를 포함시킨 후, 마스터 디바이스와 연결된 슬레이브 디바이스들에게 송신한다. 이때, 마스터 디바이스와 연결된 복수개의 슬레이브 디바이스들은 고유의 식별자, 예를 들어 주소 값을 지시하는 정보를 포함하고 있으며, 이에 따라 복수개의 슬레이브 디바이스들은 마스터 디바이스로부터 버스를 통해서 전송된 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보와 자신의 주소를 비교하여 일치할 경우 해당 시리얼 데이터를 수신하는 경우의 예시도이며, 시리얼 데이터를 송신하는 마스터 디바이스와 시리얼 데이터를 수신하는 슬레이브 디바이스들의 개수에 따라 내부 구조가 변경될 수 있음에 유의해야 한다.2 is a conceptual diagram illustrating a serial data transmission / reception apparatus in a serial communication system according to an embodiment of the present invention. FIG. 2 is an exemplary diagram when a plurality of slave devices are connected to one master device through a bus, and after the master device includes information of the slave device to be received in serial data, the slave devices connected to the master device are connected to the master device. Send. In this case, the plurality of slave devices connected to the master device include information indicating a unique identifier, for example, an address value, and thus the plurality of slave devices receive the serial data transmitted through the bus from the master device. This is an illustration of the case of receiving the corresponding serial data when comparing the information indicating the address value with its own address, and the internal structure according to the number of the master device sending the serial data and the slave devices receiving the serial data. It should be noted that may change.

도2를 참조하면, 멀티 드롭 모드가 사용되는 시스템은 하나의 마스터 디바이스(200) 및 복수개의 슬레이브 디바이스들(201_1, 201_2, …, 201_N)을 포함하여 구성되며, 하나의 마스터 디바이스(200)는 버스를 통해 복수개의 슬레이브 디바이스들(201_1, 201_2, …, 201_N)과 연결되어 있다. 마스터 디바이스(200)는 시리얼 데이터의 포맷의 아홉 번째 비트를 "0" 또는 "1"로 설정함으로서 시리얼 데이터의 수신주소를 지시하는 정보를 또는 해당 슬레이브 디바이스가 수신할 시리얼 데이터를 지시하는 정보 중 적어도 하나의 정보를 포함시킬 수 있다. 여기서, 마스터 비다이스(200)가 시리얼 데이터의 포맷의 아홉 번째 비트를 "1"로 설정한 경우는 복수개의 슬레이브 디바이스들(201_1, 201_2, …, 201_N)이 버스를 통해서 수신한 시리얼 데이터가 주소이기 때문에 자신이 수신할 데이터인지 확인하라는 것을 지시하는 경우이다. 또한, 마스터 디바이스(200)가 시리얼 데이터 포맷의 아홉 번째 비트를 "0"으로 설정한 경우는 복수개의 슬레이브 디바이스들(201_1, 201_2, …, 201_N)이 버스를 통해서 시리얼 데이터를 송신하였음을 뜻한다. 이 경우에는 지정된 주소 값이 아닌 슬레이브 디바이스들은 주소 값 이후의 시리얼 데이터를 무시할 수 있다. Referring to FIG. 2, the system in which the multi-drop mode is used includes one master device 200 and a plurality of slave devices 201_1, 201_2,..., 201_N, and one master device 200 The plurality of slave devices 201_1, 201_2,..., 201_N are connected through a bus. The master device 200 sets the ninth bit of the format of the serial data to "0" or "1" to at least one of information indicating a reception address of the serial data or information indicating the serial data to be received by the corresponding slave device. One information can be included. Here, when the master device 200 sets the ninth bit of the format of the serial data to "1", the serial data received by the plurality of slave devices 201_1, 201_2, ..., 201_N through the bus is an address. This is the case when it is instructed to check whether it is data to be received. In addition, when the master device 200 sets the ninth bit of the serial data format to "0", it means that the plurality of slave devices 201_1, 201_2,..., 201_N have transmitted the serial data through the bus. . In this case, slave devices other than the designated address can ignore serial data after the address.

복수개의 슬레이브 디바이스들(201_1, 201_2, …, 201_N)은 버스를 통해서 마스터 디바이스(200)로부터 수신된 시리얼 데이터가 자신이 수신할 시리얼 데이터인지 확인하기 위하여 주소 값을 지시하는 정보를 비교하여 시리얼 데이터를 수신하거나 수신하지 않을 수 있다. 마스터 디바이스(200)가 시리얼 데이터의 포맷의 아홉 번째 비트를 "1" 로 설정하여 송신한 경우에만 복수개의 슬레이브 디바이스들(201_1, 201_2, …, 201_N)은 자신의 주소 값을 지시하는 정보와 비교하여 계속해서 시리얼 데이터를 수신 여부를 판단한다. 만약 하나의 슬레이브 디바이스가 버스를 통해서 마스터 디바이스(200)로부터 수신된 시리얼 데이터가 자신을 지칭하는 주소 값을 지시하는 정보라고 판단한 경우, 이후 버스를 통해서 마스터 디바이스(200)로부터 수신된 시리얼 데이터들을 수신한다. 반면, 자신을 지칭하는 주소 값을 지시하는 정보가 아니라고 판단한 나머지 슬레이브 디바이스들은 이후 버스를 통해서 들어오는 시리얼 데이터들을 수신하지 않으며 다음 주소 값을 지시하는 정보를 지칭하는 9번째 비트가 "1" 인 시리얼 데이터가 들어오기만 기다린다. 이와 같이, 복수개의 슬레이브 디바이스들(201_1, 201_2, …, 201_N)은 불필요한 주소 값을 지시하는 정보의 비교를 하지 않아도 되므로 디바이스의 오버헤드를 줄일 수 있으며 다른 용도로 사용할 수 있기 때문에 수행 성능이 향상된다.The plurality of slave devices 201_1, 201_2,..., 201_N compare the information indicating the address value to determine whether the serial data received from the master device 200 through the bus is the serial data to be received. May or may not be received. Only when the master device 200 transmits the ninth bit of the format of the serial data to " 1 ", the plurality of slave devices 201_1, 201_2, ..., 201_N are compared with information indicating their own address value. Continue to determine whether to receive serial data. If one slave device determines that the serial data received from the master device 200 through the bus is information indicating an address value indicating itself, the slave device receives serial data received from the master device 200 through the bus. do. On the other hand, the remaining slave devices that do not receive the serial data coming through the bus after determining that it is not information indicating an address value indicating itself, the serial data having the ninth bit "1" indicating information indicating the next address value Just wait for As such, since the plurality of slave devices 201_1, 201_2,..., 201_N do not need to compare information indicating unnecessary address values, the overhead of the device can be reduced and other purposes can be used, thereby improving performance. do.

도3은 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 송/수신 장치에서 송/수신되는 시리얼 데이터의 포맷의 내부 구조를 개략적으로 도시한 도면이다.3 is a diagram schematically illustrating an internal structure of a format of serial data transmitted / received by a serial data transmission / reception apparatus in a serial communication system according to an embodiment of the present invention.

도3을 참조하면, 시리얼 통신에서 데이터 전송 속도는 보오레이트(Baud Rate)로 표시하고 단위는 bps(bit par sec)로 표시한다. 보오(Baud)는 1 초간의 통신선의 신호변경 회수를 가리키는 단어로서 사용 되며, 디지털 통신에서는 bps와 같은 의미로 사용된다. 따라서 보오레이트가 9600bps인 경우, 1초 동안에 9600비트의 시리얼 데이터가 전송되는 것을 의미한다. 여기서, 시리얼 통신을 위한 전송 속도는 1200 bps, 2400 bps, 4800 bps, 9600 bps, 19200 bps, 38400 bps, 57600 bps 및 115200 bps 등이 주로 사용된다.Referring to FIG. 3, the data transmission rate in serial communication is represented by a baud rate and the unit is expressed in bps (bit par sec). Baud is used as a word indicating the number of signal changes of a communication line for 1 second, and used in the same sense as bps in digital communication. Therefore, when the baud rate is 9600bps, it means that 9600 bits of serial data are transmitted in one second. Here, the transmission speed for serial communication is mainly used 1200 bps, 2400 bps, 4800 bps, 9600 bps, 19200 bps, 38400 bps, 57600 bps and 115200 bps.

시리얼 통신에서 송신단은 1바이트의 시리얼 데이터를 1 비트씩 수신단으로 전송하고, 수신단은 1비트씩 수신된 시리얼 데이터를 조합하여 1 바이트의 시리얼 데이터를 수신한다. 하지만, 송신단은 한 개의 선을 통하여 시리얼 데이터를 수신단으로 전송하기 때문에 수신단에서는 수신된 비트들 중에서 첫 번째 비트와 마지막 비트를 구별하기 어렵다. 이와 같은 이유로, 송신단은 시리얼 데이터를 보내기 시작하는 것을 지시하는 스타트 비트(start bit)와 시리얼 데이터의 전송이 완료되었다는 것을 지시하는 스탑 비트(stop bit)를 사용한다.In serial communication, the transmitting end transmits one byte of serial data by one bit to the receiving end, and the receiving end receives one byte of serial data by combining the received serial data by one bit. However, since the transmitting end transmits serial data to the receiving end through one line, it is difficult for the receiving end to distinguish between the first bit and the last bit among the received bits. For this reason, the transmitting end uses a start bit that indicates to start sending serial data and a stop bit that indicates that the transmission of serial data is completed.

본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 송/수신 장치에서 송/수신되는 시리얼 데이터의 포맷은 기존의 시리얼 데이터 포맷과는 달리 9비트 시리얼 통신을 위한 시리얼 데이터 포맷으로 아홉 번째 비트(300)에 "0" 또는 "1"을 설정함으로써 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보를 또는 해당 슬레이브 디바이스가 수신할 시리얼 데이터를 지시하는 정보 중 적어도 하나의 정보를 포함시킬 수 있다. 이에 따라, 슬레이브 디바이스는 마스터 디바이스로부터 비트 단위로 송신된 바이트 정보를 수신하고, 수신된 바이트 정보 중 아홉 번째 비트(300)가 "1" 인 경우에만 자신의 주소 값을 지시하는 정보와 비교하여 계속해서 들어오는 시리얼 데이터를 수신한다. 그러면 이하에서는, 표 2를 참조하여 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 송/수신 장치에서 송/수신되는 9비트 시리얼 통신을 위한 시리얼 데이터의 포맷에서 사용되는 레지스터의 종류 및 기능을 설명하기로 한다.In the serial communication system according to an embodiment of the present invention, the format of the serial data transmitted / received by the serial data transmission / reception apparatus is a serial data format for 9-bit serial communication, unlike the existing serial data format. By setting "0" or "1" to 300), at least one of information indicating an address value of a device receiving serial data or information indicating serial data to be received by a corresponding slave device may be included. . Accordingly, the slave device receives the byte information transmitted in units of bits from the master device, and continues comparing with the information indicating its address value only when the ninth bit 300 of the received byte information is "1". Receive incoming serial data. Hereinafter, with reference to Table 2, the type and function of the register used in the format of the serial data for 9-bit serial communication transmitted and received in the serial data transmission / reception apparatus in the serial communication system according to an embodiment of the present invention Will be described.

본 발명에서 제안하는 UART는 8비트 시리얼 통신을 위한 노멀 모드(Normal Mode)와 9비트 시리얼 통신을 위한 멀티드롭 모드(Multi-Drop Mode)를 지원한다. 표 2를 참조하면, UART가 9비트 시리얼 통신을 위한 멀티드롭 모드로 설정된 경우에 기존의 전송 대기 레지스터(THR: Transmit Holding Register) 대신 전송 9비트 데이터 레지스터(TDR: Transmit 9-bit Data Register)로 사용되며, 기존의 메모장 레지스터(SPR: Scratch Pad Register) 대신 전송 9비트 주소 레지스터(TAR: Transmit 9-bit Address Register)로 용도가 변경되어 사용된다. 또한 UART가 멀티드롭 모드로 동작하도록 구성할 수 있는 멀티 드롭 모드 레지스터(MDR: Multi-Drop Mode Register)를 제공한다. 이하에서는, 9비트 시리얼 통신을 위한 UART 레지스터 중 8 비트 시리얼 통신을 위한 레지스터와 동일한 레지스터에 관한 자세한 설명은 앞서 8 비트 시리얼 통신을 위한 레지스터와 함께 구체적으로 설명하였기 때문에 생략하기로 한다.The UART proposed in the present invention supports a normal mode for 8-bit serial communication and a multi-drop mode for 9-bit serial communication. Referring to Table 2, when the UART is set to multidrop mode for 9-bit serial communication, the transmit 9-bit data register (TDR) is used instead of the conventional transmit hold register (THR). It is used as a Transmit 9-bit Address Register (TAR) instead of the existing Scratch Pad Register (SPR). It also provides a multi-drop mode register (MDR) that can be configured to operate the UART in multidrop mode. Hereinafter, a detailed description of the same register as the register for 8-bit serial communication among the UART registers for 9-bit serial communication will be omitted since it has been described in detail together with the register for 8-bit serial communication.

멀티 드롭 모드의 전송 9 비트 데이터 레지스터는 9-bit 시리얼 데이터를 전송하는데 사용되는 레지스터이고, 전송 9 비트 주소 레지스터는 9-bit 시리얼 주소를 전송하는데 사용되는 레지스터이다. 따라서 멀티드롭 모드에서 전송 9비트 데이터 레지스터에 바이트(8비트) 데이터를 쓰면 바이트 데이터에 9번째 비트 '0'을 추가하여 9-bit 시리얼 데이터를 전송한다. 그리고 전송 9비트 주소 레지스터에 바이트 데이터를 쓰면 바이트 데이터에 9번째 비트 "1" 을 추가하여 9-bit 시리얼 주소를 전송한다.The multi-drop mode transmit 9-bit data register is the register used to transmit 9-bit serial data, and the transmit 9-bit address register is the register used to transmit 9-bit serial address. Therefore, when byte (8-bit) data is written to the transmit 9-bit data register in multidrop mode, 9-bit serial data is transmitted by adding the ninth bit '0' to the byte data. Writing byte data to the transmit 9-bit address register adds the ninth bit "1" to the byte data to transmit the 9-bit serial address.

노멀 모드 및 멀티 드롭 모드의 멀티 드롭 모드 레지스터는 세 가지 비트 영역을 제공한다. 여기서, 세 가지 비트 영역은 멀티 드롭 인에이블(MDE: Multi-Drop Enable) 비트 영역, 자동 멀티 드롭 인에이블(Auto Multi-Drop Enable) 비트 영역 및 9번째 비트 극성 선택(Ninth bit Polarity Select) 비트 영역을 포함하여 구성될 수 있다. 첫째, 멀티 드롭 인에이블 비트 영역은 UART를 멀티 드롭 모드로 설정할 것인지, 노멀 모드로 설정할 것인지의 여부를 나타내는 정보를 저장하는 비트 영역이다. 만약, 멀티 드롭 인에이블 비트 영역에서 멀티 드롭 모드가 설정된 경우, 송신단은 멀티 드롭 모드의 전송 9비트 주소 레지스터 또는 전송 9 비트 데이터 레지스터를 이용하여 9 비트 시리얼 데이터를 수신단으로 전송할 수 있다.The multi-drop mode registers in normal mode and multi-drop mode provide three bit areas. Here, the three bit areas are a multi-drop enable bit area, an auto multi-drop enable bit area, and a ninth bit polarity select bit area. It may be configured to include. First, the multi-drop enable bit area is a bit area that stores information indicating whether to set the UART to the multi-drop mode or the normal mode. If the multi-drop mode is set in the multi-drop enable bit region, the transmitting end may transmit 9-bit serial data to the receiving end using the transmitting 9-bit address register or the transmitting 9-bit data register in the multi-drop mode.

둘째, 자동 멀티 드롭 인에이블 비트 영역은 주소 값을 지시하는 정보 자동 검출 모드를 설정할 것인지의 여부를 나타내는 정보를 저장하는 비트 영역이다. 만약, 자동 멀티 드롭 인에이블 비트 영역에서 주소 값을 지시하는 정보 자동 검출 모드가 설정된 경우, UART 코어는 수신한 주소 값을 지시하는 정보와 스페셜 캐릭터 레지스터(SCR: Special Character Register)에 미리 저장한 자신의 주소 값을 지시하는 정보를 자동으로 비교한다. 비교 결과 수신한 주소 값을 지시하는 정보와 스페셜 캐릭터 레지스터에 저장된 값이 동일한 경우, 수신단은 FIFO에 주소 값 이후 들어오는 시리얼 데이터를 저장하고, 비교 결과 주소 값을 지시하는 정보와 스페셜 캐릭터 레지스터에 미리 저장한 자신의 주소 값을 지시하는 정보가 동일하지 않은 경우, 수신단은 FIFO에 주소 값 이후에 들어오는 시리얼 데이터를 저장하지 않고 버린다. 반면, 자동 멀티 드롭 인에이블 비트 영역에서 주소 값을 지시하는 정보 자동 검출 모드가 설정되지 않은 경우, UART 코어는 기존 UART 동작과 같이 자동으로 주소 값을 지시하는 정보와 스페셜 캐릭터 레지스터에 미리 저장한 자신의 주소 값을 지시하는 정보를 비교하지 않으며, 수신단은 FIFO에 무조건 시리얼 데이터를 저장한다.Secondly, the automatic multi-drop enable bit area is a bit area for storing information indicating whether to set an information automatic detection mode indicating an address value. If the automatic detection mode of the information indicating the address value is set in the automatic multi-drop enable bit area, the UART core may store information indicating the received address value and previously stored in the special character register (SCR). It automatically compares information indicating the address value of. If the information indicating the address value received as a result of the comparison and the value stored in the special character register are the same, the receiving end stores the serial data coming after the address value in the FIFO, and previously stored in the information and the special character register indicating the address value as a result of the comparison. If the information indicating one address value is not the same, the receiver discards the incoming serial data after the address value in the FIFO without storing it. On the other hand, when the automatic detection mode of the information indicating the address value in the automatic multi-drop enable bit area is not set, the UART core automatically stores the information in the special character register and information indicating the address value like the existing UART operation. Do not compare the information indicating the address value of the receiver, the receiver stores the serial data unconditionally in the FIFO.

셋째, 9 번째 비트 극성 선택 비트 영역은 UART가 멀티드롭 모드에서 9-bit 통신을 할 때, 9번째 비트 영역의 극성을 임의로 변경할 수 있게 해주는 비트 영역이다. 일반적으로 UART가 멀티드롭 모드로 동작하는 경우 9번째 비트가 '1'일 때 주소 값을 지시하는 정보로, "0" 일 때 시리얼 데이터로 인식하도록 동작한다. 그러나 9번째 비트 극성 선택 비트 영역을 "1" 로 설정한 경우에는 9번째 비트가 "1" 일 때 시리얼 데이터로, "0" 일 때 주소 값을 지시하는 정보로 인식하도록 변경할 수 있다.Third, the 9th bit polarity selection bit area is a bit area that allows the UART to arbitrarily change the polarity of the 9th bit area when performing 9-bit communication in the multidrop mode. In general, when the UART operates in the multidrop mode, it indicates the address value when the 9th bit is '1', and when it is '0', it operates as the serial data. However, when the ninth bit polarity selection bit area is set to "1", the ninth bit polarity selection bit area may be changed to be recognized as serial data when the ninth bit is "1" and as information indicating an address value when the ninth bit is "1".

도4는 일반적인 시리얼 통신 시스템에서 시리얼 데이터 송신 장치가 표 1과 같은 레지스터를 이용하여 시리얼 데이터를 송신하는 경우의 내부 구조를 개략적으로 도시한 도면이다.4 is a diagram schematically illustrating an internal structure when a serial data transmission apparatus transmits serial data using a register as shown in Table 1 in a general serial communication system.

도4를 참조하면, 디바이스는 전송 대기 레지스터(401)를 통해서 전송하고자 하는 바이트 정보를 써 넣는다. 전송 대기 레지스터에 저장된 바이트 정보는 전송 이동 레지스터(TSR: Transmit Shift Register)로 전달되어 한 비트씩 전송된다. 이 경우 9-bit 통신을 위해서는 약간의 편법이 필요하다. 우선 시리얼 데이터 프레임 중 패리티 비트를 사용하여 9번째 비트를 전송한다. 패리티 비트 설정은 마크 패리티를 이용해 패리티 비트를 무조건 "1" 로 설정 하거나 스페이스 패리티를 이용해 패리티 비트를 무조건 "0" 으로 설정하여 사용한다. 즉, 9-bit 시리얼 주소를 전송하기 위해서는 먼저 패리티 비트를 마크 패리티로 설정한 후 전송 대기 레지스터에 바이트 정보를 써 넣는다. 그러면 바이트 정보에 9번째 비트 "1" 이 추가되어 전송된다. 그리고 9-bit 시리얼 데이터를 전송하기 위해서는 먼저 패리티 비트를 스페이스 패리티로 설정한 후 전송 대기 레지스터에 바이트 정보를 써 넣는다. 그러면 바이트 정보에 9번째 비트 "0" 이 추가되어 전송된다.Referring to FIG. 4, the device writes byte information to be transmitted through the transfer wait register 401. The byte information stored in the transfer wait register is transferred to the Transmit Shift Register (TSR) and transmitted one bit at a time. In this case, some shortcuts are required for 9-bit communication. First, the 9th bit is transmitted using the parity bit in the serial data frame. The parity bit setting is used by setting the parity bit to "1" unconditionally using mark parity or by setting the parity bit to "0" unconditionally using space parity. In other words, to transmit a 9-bit serial address, first set the parity bit to mark parity and then write the byte information into the transfer wait register. Then the ninth bit "1" is added to the byte information and transmitted. In order to transmit 9-bit serial data, the parity bit is first set to space parity, and then byte information is written to the transfer wait register. Then the ninth bit "0" is added to the byte information and transmitted.

일반적인 시리얼 통신 시스템에서 시리얼 데이터 송신 장치가 표 1과 같은 레지스터를 이용하여 9-bit 시리얼 통신을 하는 경우, 아홉 번째 비트(300)를 설정하기 위해서 마크 패리티 또는 스페이스 패리티를 설정하는 추가적인 작업이 필요하게 된다. 이와 같은 이유로, 시리얼 통신 시스템의 효율이 낮아지고 성능이 떨어질 수 있다. 그러면 이하에서는, 이와 같은 문제점을 해결하기 위해서 도5를 참조하여 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 송신 장치가 표 2와 같은 레지스터를 이용하여 시리얼 데이터를 송신하는 경우를 보다 구체적으로 설명하기로 한다.In a general serial communication system, when a serial data transmission device performs 9-bit serial communication using a register as shown in Table 1, an additional operation of setting mark parity or space parity is necessary to set the ninth bit 300. do. For this reason, the efficiency of the serial communication system may be lowered and the performance may be degraded. Hereinafter, in order to solve such a problem, a case in which a serial data transmission apparatus transmits serial data using a register as shown in Table 2 in the serial communication system according to an embodiment of the present invention will be described in more detail with reference to FIG. 5. This will be described.

도5는 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 송신 장치가 표 2와 같은 레지스터를 이용하여 시리얼 데이터를 송신하는 경우의 내부 구조를 개략적으로 도시한 도면이다.FIG. 5 is a diagram schematically illustrating an internal structure when a serial data transmission apparatus transmits serial data using a register as shown in Table 2 in a serial communication system according to an embodiment of the present invention.

도5를 참조하면, 시리얼 통신 시스템에서 마스터 디바이스가 복수개의 슬레이브 디바이스에 전송하는 시리얼 데이터의 포맷에서 사용되는 전송 9-bit 주소 레지스터(500)는 주소 값을 가리키는 9-bit 바이트 정보를 송신한다. 전송하고자 하는 바이트 정보가 전송 9-bit 주소 레지스터(500)에 쓰인 경우 아홉 번째 비트(300)에 대한 바이트 정보는 "1"로 설정되어 한 비트씩 9개의 비트정보가 슬레이브 디바이스들로 전달된다. 또한 전송 9-bit 데이터 레지스터(501)는 데이터 값을 가리키는 9-bit 바이트 정보를 송신한다. 전송하고자 하는 바이트 정보가 전송 9-bit 데이터 레지스터(501)에 쓰인 경우 아홉 번째 비트(300)에 대한 바이트 정보는 "0"으로 설정되어 한 비트씩 9개의 비트정보가 슬레이브 디바이스들로 전달된다. 여기서, 아홉 번째 비트(300)에 대한 바이트 정보가 "0" 또는 "1"로 설정되는 것은 멀티 드롭 레지스터의 복수개의 비트 영역 중 아홉 번째 비트 극성 선택 비트 영역 통하여 그 극성을 변경할 수 있다. 이하에서는, 멀티 드롭 레지스터의 복수개의 비트 영역에 대해서 설명하기로 한다.Referring to FIG. 5, a transmission 9-bit address register 500 used in a format of serial data transmitted from a master device to a plurality of slave devices in a serial communication system transmits 9-bit byte information indicating an address value. When the byte information to be transmitted is written to the transmission 9-bit address register 500, the byte information for the ninth bit 300 is set to "1" so that nine bits of information are transmitted to the slave devices one by one. The transmit 9-bit data register 501 also transmits 9-bit byte information indicating the data value. When the byte information to be transmitted is written to the transmission 9-bit data register 501, the byte information for the ninth bit 300 is set to "0" so that nine bit information is transmitted to the slave devices one by one. Here, setting the byte information of the ninth bit 300 to "0" or "1" may change its polarity through the ninth bit polarity selection bit area among the plurality of bit areas of the multi-drop register. Hereinafter, a plurality of bit areas of the multi drop register will be described.

멀티 드롭 레지스터의 복수개의 비트 영역은 멀티 드롭 인에이블 비트 영역, 자동 멀티 드롭 인에이블 비트 영역 및 아홉 번째 비트 극성 선택 비트 영역 중 적어도 하나를 포함한다. 첫째, 멀티 드롭 인에이블 비트 영역은 멀티 드롭 인에이블 비트 영역은 멀티 드롭 모드를 설정할 것인지의 여부를 나타내는 정보를 저장하는 비트 영역이다. 만약, 멀티 드롭 인에이블 비트 영역에서 멀티 드롭 모드가 설정된 경우, 송신단은 멀티 드롭 모드의 전송 9-bit 주소 레지스터 및 전송 9-bit 데이터 레지스터를 이용하여 9 비트 바이트 정보를 수신단으로 전송할 수 있다. 멀티 드롭 모드가 설정된 경우, 슬레이브 디바이스들은 수신한 9-bit 정보가 주소 값인 경우에 인터럽트 등을 발생시켜서 주소 값이 들어왔음을 알려주어 모든 수신 정보를 자신의 주소 값과 비교하는 불필요한 작업을 줄여 시스템 성능을 향상 시킨다.The plurality of bit regions of the multi drop register includes at least one of a multi drop enable bit region, an automatic multi drop enable bit region, and a ninth bit polarity select bit region. First, the multi-drop enable bit area is a bit area that stores information indicating whether to set a multi-drop mode. If the multi-drop mode is set in the multi-drop enable bit region, the transmitter may transmit 9-bit byte information to the receiver by using the transmission 9-bit address register and the transmission 9-bit data register in the multi-drop mode. When the multi-drop mode is set, the slave devices generate an interrupt when the received 9-bit information is an address value, indicating that the address value has been entered, thereby reducing unnecessary work of comparing all received information with its own address value. Improve performance

둘째, 자동 멀티 드롭 인에이블 비트 영역은 주소 값을 지시하는 정보 자동 검출 모드를 설정할 것인지의 여부를 나타내는 정보를 저장하는 비트 영역이다. 만약, 자동 멀티 드롭 인에이블 비트 영역에서 주소 값을 지시하는 정보 자동 검출 모드가 설정된 경우, 수신단은 미리 설정된 슬레이브 디바이스의 주소 값을 지시하는 정보와 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보를 비교하여 동일한 경우 주소 값 이후에 수신되는 시리얼 데이터들을 저장하고, 그렇지 않은 경우 시리얼 데이터들을 저장하지 않는다. 반면, 자동 멀티 드롭 인에이블 비트 영역에서 주소 값을 지시하는 정보 자동 검출 모드가 설정되지 않은 경우, 수신단은 미리 설정된 슬레이브 디바이스의 주소 값을 지시하는 정보와 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보를 비교하지 않고 주소 값을 지시하는 정보 이후 수신되는 모든 시리얼 데이터를 저장한다.Secondly, the automatic multi-drop enable bit area is a bit area for storing information indicating whether to set an information automatic detection mode indicating an address value. If the information indicating the address value in the automatic multi-drop enable bit area is set, the receiving end is configured to indicate the address value of the slave device preset and the address value of the device receiving the serial data. Compare and store the serial data received after the address value if it is the same, otherwise do not store the serial data. On the other hand, when the automatic detection mode for indicating the address value in the automatic multi-drop enable bit area is not set, the receiving end indicates information indicating the address value of the preset slave device and the address value of the device receiving the serial data. All serial data received after the information indicating the address value is stored without comparing the information.

셋째, 아홉 번째 비트 극성 선택 비트 영역은 주소 값을 지시하는 정보 또는 시리얼 데이터 정보 중 적어도 하나의 정보를 지시하는 비트 영역이다. 만약, 비트 영역이 "0"으로 설정된 경우 9-bit 정보 중 9번째 비트가 "1" 이면 주소, "0" 이면 데이터를 의미한다. 이 비트 영역이 "1"로 설정된 경우 9-bit 정보 중 9번째 비트가 "1" 이면 데이터, "0" 이면 주소를 의미한다.Third, the ninth bit polarity selection bit area is a bit area indicating at least one of information indicating an address value or serial data information. If the bit area is set to "0", the 9th bit of the 9-bit information is "1", and the address is "0". If this bit area is set to "1", it means data if the ninth bit of 9-bit information is "1" and if it is "0", it means address.

MUX(502)는 시리얼 통신 시스템에서 9-bit 주소 값을 쓸 것인지 9-bit 데이터 값을 쓸 것인지에 따라 자동으로 선택하여 전송 시프트 레지스터(TSR: Transmit Shift Register)를 통하여 비트 순서에 따라 정렬된 바이트 정보를 슬레이브 디바이스로 전송한다. 그러면 이하에서는 도6을 참조하여 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 수신 장치가 표 2와 같은 레지스터를 이용하여 시리얼 데이터를 수신하는 경우를 보다 구체적으로 설명하기로 한다.The MUX 502 automatically selects whether to write a 9-bit address value or a 9-bit data value in a serial communication system and arranges the byte information arranged in bit order through a Transmit Shift Register (TSR). To the slave device. Next, a case in which the serial data receiving apparatus receives serial data using the registers shown in Table 2 will be described in detail with reference to FIG. 6. FIG.

도6은 본 발명의 일 실시예에 따른 시리얼 통신 시스템에서 시리얼 데이터 수신 장치가 표 2와 같은 레지스터를 이용하여 시리얼 데이터를 수신하는 경우의 내부 구조를 개략적으로 도시한 도면이다.FIG. 6 is a diagram schematically illustrating an internal structure when a serial data receiving apparatus receives serial data using a register as shown in Table 2 in a serial communication system according to an embodiment of the present invention.

도6을 참조하면, 시리얼 통신 시스템에서 복수개의 슬레이브 디바이스 중 적어도 하나의 슬레이브 디바이스가 마스터 디바이스로부터 수신한 시리얼 데이터의 포맷에서 사용되는 수신 시프트 레지스터(601)는 마스터 디바이스로부터 비트 단위로 송신된 바이트 정보를 수신하고, 수신된 바이트 정보가 아홉 번째 비트(300)에 대한 바이트 정보인 경우 수신 데이터 버퍼 레지스터(602)는 바이트 정보를 수신한다. 이때, 수신 데이터 버퍼 레지스터(602)가 바이트 정보를 수신함에 따라 비교기(604)는 스페셜 캐릭터 레지스터(603)에 저장된 미리 결정된 슬레이브 디바이스의 주소 값을 지시하는 정보와 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보를 비교하여 일치하는 경우 인터럽트를 발생한다. Referring to FIG. 6, in a serial communication system, a reception shift register 601 used in a format of serial data received by at least one slave device among a plurality of slave devices from a master device is byte information transmitted in bits from the master device. And the received data buffer register 602 receives the byte information if the received byte information is the byte information for the ninth bit 300. At this time, as the reception data buffer register 602 receives the byte information, the comparator 604 may provide information indicating the address value of the predetermined slave device stored in the special character register 603 and the address value of the device receiving the serial data. Interrupts are generated if they match and compare information.

스페셜 캐릭터 레지스터(603)에 저장된 주소 값을 지시하는 정보와 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보를 비교하여 일치한다고 판단하면 인터럽트를 발생하고, 그 후 수신된 바이트 정보가 아홉 번째 비트(300)에 대한 바이트 정보가 해당 슬레이브 디바이스가 수신할 시리얼 데이터를 지시하는 정보인 경우, 마스터 디바이스로부터 송신된 시리얼 데이터를 저장한다. 반면 스페셜 캐릭터 레지스터에 저장된 주소 값을 지시하는 정보와 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보를 비교하여 일치하지 않는다고 판단하면, 그 후 수신된 바이트 정보가 아홉 번째 비트(300)에 대한 바이트 정보가 해당 슬레이브 디바이스가 수신할 시리얼 데이터를 지시하는 정보인 경우, 마스터 디바이스로부터 송신된 시리얼 데이터를 저장하지 않는다. When it is determined that the information indicating the address value stored in the special character register 603 and the information indicating the address value of the device receiving the serial data are matched, an interrupt is generated, and the byte information received thereafter is the ninth bit. When the byte information about 300 is information indicating the serial data to be received by the slave device, the serial data transmitted from the master device is stored. On the other hand, if the information indicating the address value stored in the special character register and the information indicating the address value of the device receiving the serial data are determined to be inconsistent, then the received byte information for the ninth bit 300 is determined. When the byte information is information indicating serial data to be received by the slave device, serial data transmitted from the master device is not stored.

즉, 수신단은 아홉 번째 비트(300)에 대한 바이트 정보를 이용하여 "1"이라고 판단한 경우 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보라고 판단하고, 이에 따라 스페셜 캐릭터 레지스터(603)에 미리 저장된 슬레이브 디바이스의 주소 값을 지시하는 정보와 시리얼 데이터를 수신하는 디바이스의 주소 값을 지시하는 정보를 비교하여 시리얼 데이터가 자신에게 해당하는 시리얼 데이터인지 쉽게 판단할 수 있다. 보통 이러한 비교 과정은 소프트웨어 레벨에서 수행되지만, 본 발명의 일 실시예에 따른 UART 레지스터에서는 이러한 비교 과정을 하드웨어 레벨에서 수행할 수 있도록 기능을 제공한다. That is, when it is determined that the value is "1" by using the byte information about the ninth bit 300, the receiving end determines that the information indicates the address value of the device that receives the serial data. By comparing the information indicating the address value of the stored slave device with the information indicating the address value of the device receiving the serial data, it is easy to determine whether the serial data corresponds to the serial data. Usually, this comparison is performed at the software level, but the UART register according to an embodiment of the present invention provides a function for performing such a comparison at the hardware level.

만약, 수신단의 비교기(604)가 아홉 번째 비트(300)에 대한 바이트 정보를 이용하여 1이라고 판단한 경우 스페셜 캐릭터 레지스터(603)에 미리 결정된 슬레이브 디바이스의 주소 값을 지시하는 정보를 저장하면 하드웨어적으로 주소 값을 지시하는 정보를 비교할 수 있게 된다. 물론 자신을 지칭하는 주소 값을 지시하는 정보가 수신되면 인터럽트를 발생하여 소프트웨어에게 알려줄 수 있다. 여기서, 스페셜 캐릭터 레지스터(603)는 소프트웨어 플로우 제어(software flow control)인 Xon/Xoff에서 사용하는 레지스터로, 멀티 드롭 모드로 동작할 경우에는 자신의 주소 값을 지시하는 정보를 저장해 두는 공간으로 사용하게 된다. 이를 통해서 소프트웨어 및 디바이스의 오버헤드를 줄이고 하드웨어에서 자동 비교해주어 인터럽트로 알려주게 되어 성능이 향상된다.If the comparator 604 of the receiving end determines that the value is 1 using the byte information of the ninth bit 300, the special character register 603 stores information indicating the address value of the predetermined slave device in hardware. Information indicating address values can be compared. Of course, when information indicating an address value indicating itself is received, an interrupt can be generated to inform the software. Here, the special character register 603 is a register used by Xon / Xoff, which is software flow control, and when used in the multi-drop mode, the special character register 603 is used as a space for storing information indicating its address value. do. This improves performance by reducing software and device overhead, and automatically comparing hardware to notify interrupts.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims It can be understood that

100, 200 : 마스터 디바이스
101_1, 101_2, 101_N, 102_1, 102_2, 102_N : 슬레이브 디바이스
300 : 비트 401 : 전송대기 레지스터
500 : 전송 9-bit 데이터 레지스터
501 : 전송 9-bit 주소 레지스터 502 : MUX
601 : 수신 시트프 레지스터 602 : 수신 데이터 버퍼 레지스터
603 : 스페셜 캐릭터 레지스터 604 : 비교기 100, 200: master device
101_1, 101_2, 101_N, 102_1, 102_2, 102_N: slave device
300: bit 401: transmission wait register
500: Transmit 9-bit data register
501: Transmission 9-bit address register 502: MUX
601: Receive Sheet Register 602: Receive Data Buffer Register
603: Special Character Register 604: Comparator

Claims

In the serial data transmission apparatus in a serial communication system,
In the multi-drop mode in which 9-bit information is transmitted, when the byte information is written to the 9-bit address register, the 9th bit is set to 1 to transmit.

In the serial data transmission apparatus in a serial communication system,
In the multi-drop mode that transmits 9-bit information, when the byte information is written to the 9-bit data register, the 9th bit is set to 1 to transmit.

In the serial data receiving apparatus in a serial communication system,
In case of receiving the information indicating the address value of the 9th bit of the received 9-bit information, 1 indicates the address value of the device receiving the serial data and the address value of the device previously stored in the special character register. A serial communication system comprising an Auto Multi-Drop Enable bit area for comparing information and automatically detecting whether information indicating an address value is matched.

In the serial data transmission apparatus in a serial communication system,
A serial communication system that supports a 9th bit polarity select bit region that allows the polarity of a 9th bit region to be arbitrarily changed in a multidrop mode for 9-bit information transmission.