KR20120072247A - 주파수 비교기 - Google Patents

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KR20120072247A KR1020100134084A KR20100134084A KR20120072247A KR 20120072247 A KR20120072247 A KR 20120072247A KR 1020100134084 A KR1020100134084 A KR 1020100134084A KR 20100134084 A KR20100134084 A KR 20100134084A KR 20120072247 A KR20120072247 A KR 20120072247A
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민병훈
유현규
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이영재
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Abstract

본 발명은 주파수 비교기에 관한 것으로서, 위상고정루프의 적응형 주파수 보정루프에 적용되는 주파수 비교기에 있어서 쉬프트 레지스터를 이용하여 기준신호와 VCO 신호의 주파수 차이를 검출할 수 있다.

Description

주파수 비교기 {FREQUENCY COMPARATOR}
본 발명은 주파수 비교기에 관한 것으로서, 보다 상세하게는 위상고정루프의 적응형 주파수 보정루프에 적용되는 주파수 비교기에 있어서 쉬프트 레지스터를 이용하여 기준신호와 VCO 신호의 주파수 차이를 검출하는 주파수 비교기에 관한 것이다.
일반적으로 주파수 합성기의 적응형 주파수 보정루프(Adaptive frequency calibration loop)는 위상고정루프에 의해 주파수를 고정시키기 전에 빠른 고정을 위해 사용자가 원하는 주파수 대역으로 VCO의 출력신호의 주파수가 옮겨가는 역할을 수행한다. 적응형 주파수 보정루프는 기준신호를 분주한 분주신호와 분주된 VCO 신호의 주파수 차이를 검출하는 주파수 비교기와 상태 머신 및 디멀티플렉서로 구성되는데 이 가운데 주파수 비교기는 적응형 주파수 보정루프의 핵심 블록으로, 입력되는 두 신호의 주파수 차이를 비교하여 그 결과를 상태머신에 전달하는 역할을 수행한다.
도 1은 일반적인 적응형 주파수 보정루프를 사용하는 분수배 분주형 주파수 합성기 구조를 나타낸 블록 구성도이다.
도 1에 도시된 바와 같이 주파수 합성기는 주파수 보정루프(50)와 위상고정루프(110)를 포함한다.
일반적인 위상고정루프(110)는 VCO(Voltage Control Oscillator)(90), 분주 회로(100), 위상 주파수 검출기(60), 차지펌프(70), 루프필터(80)로 구성되며 전압제어발진기(90)의 출력신호를 고정시키는 역할을 수행한다.
반면, 주파수 보정루프(50)는 주파수 비교기(20), 상태머신(30), 디멀티플렉서(40)등으로 구성되며, VCO(90)의 주파수 튜닝 비트(TB)를 조정하여 VCO(90)의 출력신호를 사용자가 원하는 주파수 대역으로 옮겨놓는 역할을 수행한다.
주파수 보정루프(50)에 사용되는 주파수 비교기(20)는 주파수 보정루프(50)의 핵심 블럭으로서, 레퍼런스 분주기(10)에 의해 기준신호(fref)가 분주된 기준신호(CK_REF)와, 분주회로(100)에 의해 VCO(90)의 출력신호를 분주한 VCO신호(CK_VCO)를 입력으로 받아, 두 신호의 주파수 차이를 검출하는 역할을 수행한다.
위에서 설명한 기술은 본 발명이 속하는 기술분야의 배경기술을 의미하며, 종래기술을 의미하는 것은 아니다.
이와 같은 주파수 비교기는 두개의 카운터와 디지털 비교기를 이용하여 구성되어 일정시간에 두 카운터의 카운팅 개수를 비교하여 주파수 차이를 검출하는 방식을 사용하여왔다.
본 발명은 위상고정루프의 적응형 주파수 보정루프에 적용되는 주파수 비교기에 있어서 쉬프트 레지스터를 이용하여 기준신호와 VCO 신호의 주파수 차이를 검출하는 주파수 비교기를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따른 주파수 비교기는 레퍼런스 분주기에서 분주된 기준신호가 리셋단자에 연결되고, 위상고정루프의 VCO 출력신호를 분주한 VCO 신호가 클럭단자에 연결되며 레퍼런스 분주기의 분주비보다 하나 많은 비트의 쉬프트 레지스터; 및 쉬프트 레지스터의 하위 출력비트로 비교값을 출력하는 출력부를 포함하는 것을 특징으로 한다.
본 발명에서 쉬프트 레지스터의 입력단은 로직하이 신호가 입력되는 것을 특징으로 한다.
본 발명에서 쉬프트 레지스터는 D플립플롭으로 구성되는 것을 특징으로 한다.
본 발명에서 하위 출력비트는 하위 3비트인 것을 특징으로 한다.
본 발명의 다른 측면에 따른 주파수 비교기는 레퍼런스 분주기에서 분주된 기준신호에 대해 차동관계인 제 1기준신호와 제 2기준신호를 생성하는 입력부; 제 1기준신호 및 제 2기준신호가 각각 리셋단자에 연결되고, 위상고정루프의 VCO 출력신호를 분주한 VCO 신호가 클럭단자에 연결되며 레퍼런스 분주기의 분주비보다 하나 많은 비트의 업 쉬프트 레지스터 및 다운 쉬프트 레지스터; 및 업 쉬프트 레지스터의 제 1하위 출력비트 및 다운 쉬프트 레지스터의 제 2하위 출력비트를 각각 비교한 비교값을 출력하는 출력부를 포함하는 것을 특징으로 한다.
본 발명에서 제 1기준신호와 제 2기준신호는 듀티비 50%의 180도 위상차이를 갖는 차동관계인 것을 특징으로 한다.
본 발명에서 업 쉬프트 레지스터 및 다운 쉬프트 레지스터의 입력단은 로직하이 신호가 입력되는 것을 특징으로 한다.
본 발명에서 업 쉬프트 레지스터와 다운 쉬프트 레지스터는 D플립플롭으로 구성되는 것을 특징으로 한다.
본 발명에서 출력부는 업 쉬프트 레지스터의 제 1하위 출력비트와 다운 쉬프트 레지스터의 제 2하위 출력비트를 각각 논리합시키는 OR게이트; 및 OR게이트의 출력을 분주된 기준신호에 따라 출력하는 D플립플롭을 포함하는 것을 특징으로 한다.
본 발명에서 출력부는 제 1하위 출력비트가 클럭단자에 연결된 제 1D플립플롭; 분주된 기준신호가 클럭단자에 연결된 제 2D플립플롭을 구비하되, 제 2D플립플롭의 반전출력값이 제 1플립플롭의 입력단 및 리셋단자에 입력되고, 제 1D플립플롭의 출력값과 제 2D플립플롭의 반전출력값을 입력받아 논리곱하여 제 2D플립플롭의 입력단으로 출력하는 제 1앤드케이트와, 제 2하위 출력비트가 클럭단자에 연결된 제 3D플립플롭; 분주된 기준신호가 클럭단자에 연결된 제 4D플립플롭;을 구비하되, 제 4D플립플롭의 반전출력값이 제 3플립플롭의 입력단 및 리셋단자에 입력되고, 제 3D플립플롭의 출력값과 제 4D플리플롭의 반전출력값을 입력받아 논리곱하여 제 4D플립플롭의 입력단으로 출력하는 제 2앤드게이트와, 제 2D플립플롭의 출력값과 제 4D플립플롭의 출력값을 논리합하여 출력하는 OR게이트를 포함하는 것을 특징으로 한다.
본 발명에서 제 1내지 제 2하위 출력비트는 하위 3비트인 것을 특징으로 한다.
상기한 바와 같이 본 발명은 위상고정루프의 적응형 주파수 보정루프에 적용되는 주파수 비교기에 있어서 쉬프트 레지스터를 이용하여 하드웨어적으로 단순하게 구성하여 기준신호와 VCO 신호의 주파수 차이를 검출할 수 있다.
도 1은 일반적인 주파수 합성기를 나타낸 블록구성도이다.
도 2는 본 발명의 제 1실시예에 따른 주파수 비교기를 나타낸 블록구성도이다.
도 3은 본 발명의 제 1실시예에 따른 주파수 비교기의 동작상태를 나타낸 타이밍도이다.
도 4는 본 발명의 제 2실시예에 따른 주파수 비교기를 나타낸 블록구성도이다.
도 5는 본 발명의 제 2실시예에 따른 주파수 비교기의 출력부를 구체적으로 나타낸 블록구성도이다.
도 6은 본 발명의 제 2실시예에 따른 주파수 비교기의 동작상태를 나타낸 타이밍도이다.
도 7은 본 발명의 제 3실시예에 따른 주파수 비교기의 출력부의 다른 실시예를 구체적으로 나타낸 블록구성도이다.
도 8은 본 발명의 제 3실시예에 따른 주파수 비교기의 동작상태를 나타낸 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 주파수 비교기의 실시예를 설명한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 제 1실시예에 따른 주파수 비교기를 나타낸 블록구성도이고, 도 3은 본 발명의 제 1실시예에 따른 주파수 비교기의 동작상태를 나타낸 타이밍도이다.
도 2에 도시된 바와 같이 본 발명의 제 1실시예에 따른 주파수 비교기(20)는 도 1에 도시된 주파수 합성기의 레퍼런스 분주기(10)의 분주비보다 1개 많은 비트의 쉬프트 레지스터(210)를 포함한다.
그리고, 출력부(220)를 통해 쉬프트 레지스터(210)의 하위 3비트인 N+1, N, N-1번째 D플립플롭의 출력단자 STM<2:0>을 출력한다.
즉, 레퍼런스 분주기(10)에서 기준신호(fref)를 N으로 분주한다면, N+1개의 D플립플롭에 의한 쉬프트 레지스터(210)로 구성된다.
쉬프트 레지스터(210)는 D플립플롭으로 구성되며, 듀티비가 99%이상으로 짧은 시간에 쉬프트 레지스터(210)를 리셋시키기 위해 분주된 기준신호(CK_REF)가 리셋단자에 연결되고, 입력단으로는 로직하이 신호가 입력되며, 도 1의 위상고정루프(110)의 VCO(90)의 출력신호를 분주한 VCO 신호(CK_VCO)가 클럭단자에 연결되어 상승에지에서 동작한다.
이와 같이 구성된 주파수 비교기(20)의 동작을 설명하면 다음과 같다.
먼저, 분주된 기준신호(CK_REF)의 짧은 리셋 타임동안 쉬프트 레지스터(210)의 첫번째 D플립플롭부터 N+1번째 D플립플롭까지 출력단자 Q는 논리 0으로 리셋된다. 리셋 시간이 끝난 후, 기준신호의 N 분주된 기준신호(CK_REF)의 한 주기 동안 위상고정루프(110)의 VCO(90) 출력신호를 분주한 VCO신호(CK_VCO)의 클럭 수 만큼 첫번째 D플립플롭의 입력 값 논리 1은 다음 단들에 전달된다.
이러한 주파수 비교기(20)로 사용된 쉬프트 레지스터(210)의 출력은 하위 3비트인 N+1, N, N-1번째 D플립플롭의 출력단자 STM<2:0>으로 구성된다. STM<2:0>의 각각의 값에 대한 주파수 비교 판단은 표 1과 같다.
쉬프트 레지스터의 출력 비트에 의한 주파수 비교 판단
주파수 비교
STM<2:0> Freq. of CK_REF >
Freq. of CK_VCO		 Freq. of CK_REF =
Freq. of CK_VCO		 Freq. of CK_REF <
Freq. of CK_VCO
3'b000 O X X
3'b001 O X X
3'b011 X O X
3'b111 X X O
출력신호 STM<2:0>의 값이 3'b111이면 N 분주된 기준신호(CK_REF)의 한주기 동안 분주된 VCO 신호(CK_VCO)의 클럭 수가 N+1번 이상 카운트 되었으므로, 분주된 VCO 신호(CK_VCO) 주파수는 기준신호(fref) 주파수 보다 빠른 것으로 판단할 수 있다. 반면, STM<2:0>의 값이 3'b001이면 N 분주된 기준신호(CK_REF)의 한주기 동안 분주된 VCO신호(CK_VCO)의 클럭 수가 N-1로 카운트 되었으므로, 분주된 VCO신호(CK_VCO) 주파수는 기준신호(fref) 주파수 보다 느린 것으로 판단하게 된다.
예를들어 도 3에 도시된 바와 같은 분주비가 8인 주파수 비교기의 타이밍도와 같이 듀티비가 99% 이상인 분주된 기준신호(CK_REF)가 짧은 시간에 쉬프트 레지스터(210)를 리셋시키면 분주된 VCO 신호(CK_VCO)의 상승에지 시간에 기준신호(fref)를 카운트하여 주파수를 비교하게 된다.
이와 같이 쉬프트 레지스터(210)를 통해 주파수 비교기(20)를 하드웨어적으로 단순하게 구성할 수 있다.
도 4는 본 발명의 제 2실시예에 따른 주파수 비교기를 나타낸 블록구성도이고, 도 5는 본 발명의 제 2실시예에 따른 주파수 비교기의 출력부를 구체적으로 나타낸 블록구성도이며, 도 6은 본 발명의 제 2실시예에 따른 주파수 비교기의 동작상태를 나타낸 타이밍도이다.
도 4에 도시된 바와 같이 본 발명의 제 2실시예에 따른 주파수 비교기(20)는 입력부(230), 업 쉬프트 레지스터(240)와 다운 쉬프트 레지스터(250) 및 출력부(260)를 포함한다.
입력부(230)는 레퍼런스 분주기(10)에서 분주된 기준신호(CK_REF)에 대해 듀티비 50%의 180도 위상차이를 갖는 차동관계인 제 1기준신호(CK1_REF)와 제 2기준신호(CK2_REF)를 생성한다.
업 쉬프트 레지스터(240) 및 다운 쉬프트 레지스터(250)는 각각 제 1기준신호(CK1_REF) 및 제 2기준신호(CK2_REF)가 각각 리셋단자에 연결되고, 위상고정루프(110)의 VCO(90) 출력신호를 분주한 VCO 신호(CK_VCO)가 클럭단자에 연결되며 레퍼런스 분주기(10)의 분주비보다 하나 많은 D플립플롭으로 구성된다.
그리고, 업 쉬프트 레지스터(240) 및 다운 쉬프트 레지스터(250)의 입력단은 로직하이 신호가 입력된다.
출력부(260)는 업 쉬프트 레지스터(240)의 제 1하위 출력비트(STM1<2:0>) 및 다운 쉬프트 레지스터(250)의 제 2하위 출력비트(STM2<2:0>)를 각각 비교한 비교값(STM<2:0>)을 출력한다.
도 5에 도시된 바와 같이 출력부(260)는 업 쉬프트 레지스터(240)의 제 1하위 출력비트(STM1<2:0>)와 다운 쉬프트 레지스터(250)의 제 2하위 출력비트(STM2<2:0>)를 각각 논리합시키는 OR게이트(261)와, OR게이트(261)의 출력을 분주된 기준신호(CK_REF)에 따라 출력하는 D플립플롭(262)을 포함한다.
이와 같이 구성된 주파수 비교기의 동작을 설명하면 다음과 같다.
도 6에 도시된 바와 같이 제 1기준신호(CK1_REF)가 논리 0으로 리셋(Reset) 타임일 때, 제 2기준신호(CK2_REF)는 논리 1로 워킹(Working) 타임이며, 반대로 제 1기준신호(CK1_REF)가 주파수 차이를 검출하는 워킹타임일 때 제 2기준신호(CK2_REF)는 리셋타임을 갖는다. 이와 같이 업 쉬프트 레지스터(240)와 다운 쉬프트 레지스터(250)가 교대로 주파수 차이를 검출하기 때문에, 도 3에 도시된 t2구간에서 발생되는 t_error 구간은 발생되지 않게 된다.
이렇게 교대로 주파수 차이를 검출한 결과값은 도 5에 도시된 출력부(260)에서 업 쉬프트 레지스터(240)의 하위 3비트인 N-1, N, N+1번째 출력 비트 STM1<2:0>과 다운 쉬프트 레지스터(250)의 하위 3비트인 N-1, N, N+1번째 출력 비트 STM2<2:0>은 각각 OR게이트(261)의 입력에 연결된다.
그리고 각각의 OR게이트(261) 출력은 각각의 D플립플롭(262)의 입력단자에 연결되며 기준신호(fref)를 N으로 분주한 기준신호(CK_REF)를 D플립플롭(262)의 클럭단자에 연결한다. 리셋시간의 출력은 논리 0이므로 워킹시간의 논리 값이 분주한 기준신호(CK_REF)의 상승에지 마다 동기되어 출력된다.
이는 도 6에 도시된 타이밍도의 STM<2:0>에서 알 수 있다. 시간 t0 구간에서 분주한 VCO 신호(CK_VCO)의 클럭 수는 7이므로 이에 대한 결과가 t1 구간에서 STM<2:0>의 값 3'b001을 통해 나타난다. 시간 t1구간 및 t2 구간에서 분주한 VCO 신호(CK_VCO)의 클럭 수는 6과 8이며, 이에 대한 결과가 시간 t2와 t3 구간에서 STM<2:0>의 값 3'b000과 3'b011을 통해 나타난다.
이와 같이 업 쉬프트 레지스터(240)와 다운 쉬프트 레지스터(250)가 교대로 주파수 차이를 검출하여 출력하게 된다.
도 7은 본 발명의 제 3실시예에 따른 주파수 비교기의 출력부를 구체적으로 나타낸 블록구성도이고, 도 8은 본 발명의 제 3실시예에 따른 주파수 비교기의 동작상태를 나타낸 타이밍도이다.
도 7에 도시된 바와 같이 본 발명의 제 3실시예에 따른 주파수 비교기(20)는 도 4에 도시된 주파수 비교기(20)의 입력부(230) 및 업 쉬프트 레지스터(240)와 다운 쉬프트 레지스터(250)의 구성은 동일하다.
다만, 출력부(260)의 구성으로 업 쉬프트 레지스터(240)의 비교값인 제 1하위 출력비트(STM1<2:0>)는 제 1하위 출력비트(STM1<2:0>)가 클럭단자에 연결된 제 1D플립플롭(263)과, 분주된 기준신호(CK_REF)가 클럭단자에 연결된 제 2D플립플롭(264)으로 구성되며, 제 2D플립플롭(264)의 반전출력값이 제 1플립플롭(263)의 입력단 및 리셋단자에 입력되고, 제 1D플립플롭(263)의 출력값과 제 2D플립플롭(264)의 반전출력값을 입력받아 논리곱하여 제 2D플립플롭(264)의 입력단으로 출력하는 제 1앤드케이트(265)를 통해 출력된다.
그리고, 다운 쉬프트 레지스터(250)의 비교값인 제 2하위 출력비트(STM2<2:0>)는 제 2하위 출력비트(STM1<2:0>)가 클럭단자에 연결된 제 3D플립플롭(266)과, 분주된 기준신호(CK_REF)가 클럭단자에 연결된 제 4D플립플롭(267)으로 구성되며, 제 4D플립플롭(267)의 반전출력값이 제 3플립플롭(266)의 입력단 및 리셋단자에 입력되고, 제 3D플립플롭(266)의 출력값과 제 4D플리플롭(267)의 반전출력값을 입력받아 논리곱하여 제 4D플립플롭(267)의 입력단으로 출력하는 제 2앤드게이트(268)를 통해 출력된다.
그런다음 제 2D플립플롭(264)의 출력값과 제 4D플립플롭(267)의 출력값은 OR게이트(S69)에 의해 논리합되어 출력된다.
이와 같은 출력부(260)는 하위 출력비트(STM<2:0>)가 3비트인 경우 각의 비트에 대해 각각 구비된다.
따라서, 제 1하위 출력비트인 STM1<2>, STM1<1>, STM1<0>와 제 2하위 출력비트인 STM2<2>, STM2<1>, STM2<0>의 어느 비트든지 논리 0에서 논리 1로 변할 때 제 1앤드게이트(265)나 제 2앤드게이트(268)의 출력은 논리 1의 값을 갖게 되며, 제 1앤드게이트(265)나 제 2앤드게이트(268)의 출력이 1로 바뀐 후 분주된 기준신호(CK_REF)의 상승에지 시간에 그 값이 주파수 비교기(20)의 출력값(STM<2:0>)으로 출력된다. 일단, 주파수 비교기(20)의 출력값(STM<2:0>)이 논리 1이면, 제 1D플립플롭(263)의 리셋단자는 논리 0이 되어 제 1앤드게이트(265)의 출력은 다시 0으로 변하고, 그 다음 분주한 기준신호(CK_REF)의 상승에지 시간에 0의 값이 출력된다.
이는 도 8에 도시된 타이밍도에서와 같이 분주한 기준신호(CK_REF)는 기준신호(fref)를 N분주한 신호로, 분주한 기준신호(CK_REF)의 상승에지 시간은 기준신호(fref)를 2N으로 분주한 제 1기준신호(CK1_REF) 및 제 2기준신호(CK2_REF)의 90도 또는 270도의 위상에 위치된다.
따라서, 주파수 비교기(20)의 출력신호(STM<2:0>)는 분주한 기준신호(CK_REF)의 상승에지 시간의 위치가 변하더라도 반주기 정도 지연되어 안정적으로 출력된다.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
10 : 레퍼런스 분주기 20 : 주파수 비교기
30 : 상태머신 40 : 디멀티플렉서
50 : 주파수 보정루프 60 : 위상차 검출기
70 : 차지펌프 80 : 루프필터
90 : VCO 100 : 분주회로
110 : 위상고정루프 210 : 쉬프트 레지스터
220, 260 : 출력부 230 : 입력부
240 : 업 쉬프트 레지스터 250 : 다운 쉬프트 레지스터

Claims (11)

  1. 레퍼런스 분주기에서 분주된 기준신호가 리셋단자에 연결되고, 위상고정루프의 VCO 출력신호를 분주한 VCO 신호가 클럭단자에 연결되며 상기 레퍼런스 분주기의 분주비보다 하나 많은 비트의 쉬프트 레지스터; 및
    상기 쉬프트 레지스터의 하위 출력비트로 비교값을 출력하는 출력부를 포함하는 것을 특징으로 하는 주파수 비교기.
  2. 제 1항에 있어서, 상기 쉬프트 레지스터의 입력단은 로직하이 신호가 입력되는 것을 특징으로 하는 주파수 비교기.
  3. 제 1항에 있어서, 상기 쉬프트 레지스터는 D플립플롭으로 구성되는 것을 특징으로 하는 주파수 비교기.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 하위 출력비트는 하위 3비트인 것을 특징으로 하는 주파수 비교기.
  5. 레퍼런스 분주기에서 분주된 기준신호에 대해 차동관계인 제 1기준신호와 제 2기준신호를 생성하는 입력부;
    상기 제 1기준신호 및 제 2기준신호가 각각 리셋단자에 연결되고, 위상고정루프의 VCO 출력신호를 분주한 VCO 신호가 클럭단자에 연결되며 상기 레퍼런스 분주기의 분주비보다 하나 많은 비트의 업 쉬프트 레지스터 및 다운 쉬프트 레지스터;
    상기 업 쉬프트 레지스터의 제 1하위 출력비트 및 상기 다운 쉬프트 레지스터의 제 2하위 출력비트를 각각 비교한 비교값을 출력하는 출력부를 포함하는 것을 특징으로 하는 주파수 비교기.
  6. 제 5항에 있어서, 상기 제 1기준신호와 제 2기준신호는 듀티비 50%의 180도 위상차이를 갖는 차동관계인 것을 특징으로 하는 주파수 비교기.
  7. 제 5항에 있어서, 상기 업 쉬프트 레지스터 및 다운 쉬프트 레지스터의 입력단은 로직하이 신호가 입력되는 것을 특징으로 하는 주파수 비교기.
  8. 제 5항에 있어서, 상기 업 쉬프트 레지스터와 다운 쉬프트 레지스터는 D플립플롭으로 구성되는 것을 특징으로 하는 주파수 비교기.
  9. 제 5항에 있어서, 상기 출력부는
    상기 업 쉬프트 레지스터의 제 1하위 출력비트와 상기 다운 쉬프트 레지스터의 제 2하위 출력비트를 각각 논리합시키는 OR게이트;
    상기 OR게이트의 출력을 상기 분주된 기준신호에 따라 출력하는 D플립플롭을 포함하는 것을 특징으로 하는 주파수 비교기.
  10. 제 5항에 있어서, 상기 출력부는
    상기 제 1하위 출력비트가 클럭단자에 연결된 제 1D플립플롭;
    상기 분주된 기준신호가 클럭단자에 연결된 제 2D플립플롭;을 구비하되,
    상기 제 2D플립플롭의 반전출력값이 상기 제 1플립플롭의 입력단 및 리셋단자에 입력되고,
    상기 제 1D플립플롭의 출력값과 상기 제 2D플립플롭의 반전출력값을 입력받아 논리곱하여 상기 제 2D플립플롭의 입력단으로 출력하는 제 1앤드케이트와,
    상기 제 2하위 출력비트가 클럭단자에 연결된 제 3D플립플롭;
    상기 분주된 기준신호가 클럭단자에 연결된 제 4D플립플롭;을 구비하되,
    상기 제 4D플립플롭의 반전출력값이 상기 제 3플립플롭의 입력단 및 리셋단자에 입력되고,
    상기 제 3D플립플롭의 출력값과 상기 제 4D플리플롭의 반전출력값을 입력받아 논리곱하여 제 4D플립플롭의 입력단으로 출력하는 제 2앤드게이트 및
    상기 제 2D플립플롭의 출력값과 상기 제 4D플립플롭의 출력값을 논리합하여 출력하는 OR게이트를 포함하는 것을 특징으로 하는 주파수 비교기.
  11. 제 5항 내지 제 10항 중 어느 한 항에 있어서, 상기 제 1내지 제 2하위 출력비트는 하위 3비트인 것을 특징으로 하는 주파수 비교기.
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