KR20120067705A - Semiconductor device - Google Patents

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Abstract

PURPOSE: A semiconductor device is provided to reduce a chip size by separately arranging two transistor regions on both sides of a bump pad. CONSTITUTION: A semiconductor device includes a bump pad(201), a first transistor region(203), and a second transistor region(205). The first transistor region is opposite to the second transistor region based on the bump pad. The first transistor region and the second transistor region are electrically connected to the bump pad to form an ESD(ElectroStatic Discharge) circuit.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 정전기 방전(ElectroStatic Discharge, ESD) 회로를 포함하는 반도체 장치에 관한 것이다.
The present invention relates to a semiconductor device including an electrostatic discharge (ESD) circuit.

반도체 장치는 정전기로부터 내부 회로를 보호하기 위해 정전기 방전 회로를 두고 있다. 일반적으로 정전기 방전 회로는 인터페이스 패드와 내부 회로 사이에 배치되는데, 최근 반도체 칩(chip)의 크기가 작아지고 회로 집적도가 높아짐에 따라 칩 내에서 정전기 방전 회로를 효율적으로 배치하기 위한 여러 방안이 제시되고 있다.
Semiconductor devices have electrostatic discharge circuits to protect internal circuits from static electricity. In general, the electrostatic discharge circuit is disposed between the interface pad and the internal circuit. Recently, as the size of the semiconductor chip is reduced and the circuit integration degree is increased, various methods for efficiently disposing the electrostatic discharge circuit in the chip are proposed. have.

도 1은 종래기술에 의한 반도체 장치의 정전기 방전 회로 배치를 나타낸 도면이다.1 is a view showing an electrostatic discharge circuit arrangement of a semiconductor device according to the prior art.

도 1을 참조하면, 정전기 방전 회로(100)는, 두 개의 트랜지스터 영역(101, 103)과 이를 둘러싼 4중 가드 영역(105 ~ 108)을 포함하며, 범프 패드(110)의 일 측면에 형성되어 범프 패드(110)와 전기적으로 연결된다.Referring to FIG. 1, the electrostatic discharge circuit 100 includes two transistor regions 101 and 103 and quadruple guard regions 105 to 108 surrounding them, and is formed on one side of the bump pad 110. It is electrically connected to the bump pad 110.

두 개의 트랜지스터 영역(101, 103)은 각각 다수의 NMOS 트랜지스터와 다수의 PMOS 트랜지스터를 포함할 수 있다. 이러한 트랜지스터들은 정전기가 발생한 경우 이를 안전하게 방전시켜 내부 회로를 보호하는 역할을 수행한다.The two transistor regions 101 and 103 may each include a plurality of NMOS transistors and a plurality of PMOS transistors. These transistors serve to protect internal circuits by safely discharging static electricity when they occur.

범프 패드(110)는 두 반도체 칩이 범프(Bump) 공정으로 연결되는 부분을 의미한다. 범프 공정이란 두 반도체 칩을 전기적으로 연결하여 하나의 반도체 칩으로 만드는 공정을 의미하는데, 최근에는 이러한 범프 공정을 통해 시스템 집적회로와 메모리 장치 등을 하나의 칩으로 구현한 제품이 사용되고 있다.
The bump pad 110 refers to a portion in which two semiconductor chips are connected in a bump process. The bump process refers to a process of electrically connecting two semiconductor chips to form a single semiconductor chip. Recently, a product in which a system integrated circuit and a memory device are implemented as one chip through such a bump process is used.

일반적으로 하나의 반도체 칩에는 수백개 이상의 범프 패드가 열과 행 방향으로 일정한 간격을 두고 형성된다. 범프 패드 간의 간격을 피치(Pitch)라고 하는데, 종래에는 칩의 크기가 크고 피치 또한 컸기 때문에 다수의 범프 패드 사이의 공간에 정전기 방전 회로를 배치하는 데에 별다른 공간적 제약이 없었다. 그러나, 반도체 칩의 크기가 점차 작아지고 범프 패드의 갯수는 오히려 증가하면서 피치가 급격히 작아지게 되었고, 이에 따라 도 1과 같은 종래의 방식으로는 정전기 방전 회로를 배치할 수 없는 문제점이 발생하였다.
Generally, hundreds of bump pads are formed in a semiconductor chip at regular intervals in column and row directions. The spacing between bump pads is referred to as pitch. In the past, since the chip was large in size and pitch was large, there was no spatial limitation in disposing an electrostatic discharge circuit in the space between the bump pads. However, as the size of the semiconductor chip gradually decreases and the number of bump pads increases, the pitch rapidly decreases. Accordingly, there is a problem in that an electrostatic discharge circuit cannot be disposed by the conventional method as shown in FIG. 1.

본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 작은 면적에 효율적으로 정전기 방전 회로를 배치하여 칩 사이즈를 줄일 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a semiconductor device which can reduce the chip size by efficiently disposing an electrostatic discharge circuit in a small area.

이러한 목적을 달성하기 위한 본 발명에 의한 반도체 장치는, 범프 패드, 상기 범프 패드의 일 측면에 형성되는 제 1 트랜지스터 영역 및 상기 범프 패드의 다른 측면에 형성되는 제 2 트랜지스터 영역을 포함한다.The semiconductor device according to the present invention for achieving the above object includes a bump pad, a first transistor region formed on one side of the bump pad, and a second transistor region formed on the other side of the bump pad.

상기 제 1 트랜지스터 영역과 상기 제 2 트랜지스터 영역은 상기 범프 패드를 기준으로 서로 반대 측면에 형성되며, 상기 범프 패드와 전기적으로 연결되어 정전기 방전(ESD) 회로를 구성한다.The first transistor region and the second transistor region are formed on opposite sides with respect to the bump pad, and are electrically connected to the bump pad to form an electrostatic discharge (ESD) circuit.

상기 제 1 트랜지스터 영역은 하나 이상의 NMOS 트랜지스터를 포함할 수 있고, 상기 제 2 트랜지스터 영역은 하나 이상의 PMOS 트랜지스터를 포함할 수 있다.The first transistor region may include one or more NMOS transistors, and the second transistor region may include one or more PMOS transistors.

또한, 본 발명에 의한 반도체 장치는, 다수의 범프 패드가 로우 방향과 컬럼 방향으로 각각 일정한 간격을 두고 배치되는 범프 패드 어레이, 상기 범프 패드 어레이의 다수의 컬럼 사이에 배치되며, 상기 다수의 범프 패드 각각의 일 측면에 형성되는 다수의 제 1 트랜지스터 영역, 상기 범프 패드 어레이의 다수의 컬럼 사이에 배치되며, 상기 다수의 범프 패드 각각의 다른 측면에 형성되는 다수의 제 2 트랜지스터 영역 및 상기 범프 패드 어레이의 다수의 로우 사이에 배치되는 다수의 커패시터를 포함한다.
In addition, in the semiconductor device according to the present invention, a bump pad array in which a plurality of bump pads are disposed at regular intervals in a row direction and a column direction, respectively, is disposed between a plurality of columns of the bump pad array, and the plurality of bump pads. A plurality of first transistor regions formed on each side, a plurality of second transistor regions formed on the other side of each of the plurality of bump pads, and disposed between the plurality of columns of the bump pad array, and the bump pad array And a plurality of capacitors disposed between the plurality of rows of.

본 발명에 의하면, 정전기 방전 회로를 구성하는 두 트랜지스터 영역을 범프 패드의 양 측면에 분리하여 배치함으로써, 작아진 피치 내에 효율적으로 정전기 방전 회로를 형성할 수 있다. 이를 통해 반도체 칩 사이즈를 줄일 수 있다.
According to the present invention, by disposing the two transistor regions constituting the electrostatic discharge circuit on both sides of the bump pad, the electrostatic discharge circuit can be efficiently formed within the smaller pitch. This can reduce the semiconductor chip size.

도 1은 종래기술에 의한 반도체 장치의 정전기 방전 회로 배치를 나타낸 도면.
도 2는 본 발명의 일 실시예에 의한 반도체 장치의 일부를 나타낸 도면.
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 보다 넓은 범위를 나타낸 도면.1 is a diagram showing an electrostatic discharge circuit arrangement of a semiconductor device according to the prior art.
2 illustrates a portion of a semiconductor device according to an embodiment of the present invention.
3 is a view showing a wider range of a semiconductor device according to one embodiment of the present invention.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 2는 본 발명의 일 실시예에 의한 반도체 장치의 일부를 나타낸 도면이다.2 illustrates a portion of a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 반도체 장치는, 범프 패드(201), 범프 패드(201)의 일 측면에 형성되는 제 1 트랜지스터 영역(203) 및 범프 패드(201)의 다른 측면에 형성되는 제 2 트랜지스터 영역(205)을 포함한다.Referring to FIG. 2, the semiconductor device may include a bump pad 201, a first transistor region 203 formed on one side of the bump pad 201, and a second transistor region formed on the other side of the bump pad 201. 205.

제 1 트랜지스터 영역(203)과 제 2 트랜지스터 영역(205)은 범프 패드(201)를 기준으로 서로 반대 측면에 형성되며, 범프 패드(201)와 전기적으로 연결되어 정전기 방전(ESD) 회로를 구성한다. 여기에서 제 1 트랜지스터 영역(203)은 하나 이상의 NMOS 트랜지스터를, 제 2 트랜지스터 영역(205)은 하나 이상의 PMOS 트랜지스터를 포함하여 구성될 수 있다. The first transistor region 203 and the second transistor region 205 are formed on opposite sides of the bump pad 201, and are electrically connected to the bump pad 201 to constitute an electrostatic discharge (ESD) circuit. . The first transistor region 203 may include one or more NMOS transistors, and the second transistor region 205 may include one or more PMOS transistors.

종래의 반도체 장치(도 1)에서는 정전기 방전 회로(100)를 범프 패드(110)의 한 쪽 측면에 붙여서 배치하였으나, 본 발명에서는 정전기 방전 회로를 형성하는 제 1, 2 트랜지스터 영역(203, 205)를 범프 패드(201)의 양 측면으로 분리하여 배치함으로써 피치가 작아진 공간적 제약 하에서 효율적으로 정전기 방전 회로를 구현한 것이다. 또한, 종래의 반도체 장치(도 1)에서 트랜지스터 영역(101, 103)을 4중으로 둘러싸고 있던 가드 영역(105 ~ 108)을 제거하고, 제 1, 2 트랜지스터 영역(203, 205)을 1중 가드 영역(207)과 2중 가드 영역(209)으로 보호할 수 있도록 구현하여 공간 활용의 효율성을 극대화하였다.In the conventional semiconductor device (FIG. 1), the electrostatic discharge circuit 100 is attached to one side of the bump pad 110, but in the present invention, the first and second transistor regions 203 and 205 forming the electrostatic discharge circuit are formed. By separating and disposing to both sides of the bump pad 201, the static discharge circuit is efficiently implemented under the space constraint of the pitch is reduced. In addition, in the conventional semiconductor device (FIG. 1), the guard regions 105 to 108 which quadruple the transistor regions 101 and 103 are removed, and the first and second transistor regions 203 and 205 are single guard regions. 207 and double guard zone 209 are implemented to maximize the efficiency of space utilization.

여기에서, 제 1 트랜지스터(NMOS) 영역(203)의 웰 바이어스(Well Bias)는 전원전압(VDD)으로 할 수 있고, 제 2 트랜지스터(PMOS) 영역(205)의 웰 바이어스는 접지전압(VSS)으로 하되 벌크 바이어스(Bulk Bias)는 전원전압(VDD)으로 2중 가드를 형성하여 정전기 방전을 위한 트랜지스터의 특성을 강화시킬 수 있다.Here, the well bias of the first transistor NMOS region 203 may be a power supply voltage VDD, and the well bias of the second transistor PMOS region 205 may be a ground voltage VSS. However, the bulk bias may form a double guard with the power supply voltage VDD, thereby enhancing the characteristics of the transistor for electrostatic discharge.

또한, 제 1, 2 트랜지스터 영역(203, 205)의 전원 연결 메탈(Metal) 또한 범프 패드의 양 측면으로 분산 배치하여 안정적인 전원 공급이 이루어지도록 할 수 있다.In addition, the power connection metals of the first and second transistor regions 203 and 205 may also be distributed on both sides of the bump pads to provide stable power supply.

도 3은 본 발명의 일 실시예에 의한 반도체 장치의 보다 넓은 범위를 나타낸 도면이다.3 is a view showing a wider range of a semiconductor device according to an embodiment of the present invention.

도 3을 참조하면, 반도체 장치는, 다수의 범프 패드(BP1 ~ BP12)가 로우 방향과 컬럼 방향으로 각각 일정한 간격을 두고 배치되는 범프 패드 어레이, 범프 패드 어레이의 다수의 컬럼 사이에 배치되며, 다수의 범프 패드(BP1 ~ BP12) 각각의 일 측면에 형성되는 다수의 제 1 트랜지스터 영역, 범프 패드 어레이의 다수의 컬럼 사이에 배치되며, 다수의 범프 패드 각각의 다른 측면에 형성되는 다수의 제 2 트랜지스터 영역 및 범프 패드 어레이의 다수의 로우 사이에 배치되는 다수의 커패시터(R_Cap)를 포함한다.Referring to FIG. 3, a semiconductor device includes a bump pad array in which a plurality of bump pads BP1 to BP12 are arranged at regular intervals in a row direction and a column direction, and disposed between a plurality of columns of a bump pad array. A plurality of first transistor regions formed on one side of each of the bump pads BP1 to BP12 of the plurality of columns are disposed between the plurality of columns of the bump pad array, and a plurality of second transistors formed on the other side of each of the bump pads. A plurality of capacitors R_Cap are disposed between the regions and the plurality of rows of the bump pad array.

하나의 반도체 칩에는 수백개 이상의 범프 패드가 형성될 수 있으며, 도 3에 도시된 바와 같이 로우 방향과 컬럼 방향으로 일정한 간격(피치)을 두고 배치되어 범프 패드 어레이를 형성한다. 본 실시예에서 범프 패드 어레이의 컬럼 간 간격(A)은 50㎛이고 로우 간 간격(B)은 40㎛이다. 따라서 공간적 여유가 좀 더 많은 컬럼 사이의 공간에 제 1, 2 트랜지스터 영역을 배치하고, 로우 사이의 공간에는 커패시터를 배치하여 정전기 방전 회로를 구현할 수 있다. 로우 사이에 배치된 커패시터(R_Cap)들은 리저브 커패시터(Reservoir Capacitor)로서의 역할을 수행한다. (단, 본 실시예의 로우와 컬럼 방향은 보는 관점에 따라 바뀔 수 있는 상대적인 개념이다.)Hundreds or more of bump pads may be formed in one semiconductor chip, and as illustrated in FIG. 3, a bump pad array may be formed at regular intervals (pitch) in a row direction and a column direction. In this embodiment, the inter-column spacing A of the bump pad array is 50 mu m and the inter-row spacing B is 40 mu m. Therefore, the first and second transistor regions may be disposed in the space between the columns having more space, and the capacitor may be disposed in the space between the rows to implement the electrostatic discharge circuit. The capacitors R_Caps disposed between the rows serve as a reservoir capacitor. (However, the row and column direction in this embodiment is a relative concept that can be changed depending on the viewpoint.)

각각의 범프 패드와 그에 연결된 트랜지스터 영역의 구성은 도 2에서 설명한 바와 동일하다.The configuration of each bump pad and a transistor region connected thereto is the same as described with reference to FIG. 2.

전술한 바와 같이, 본 발명에서는 정전기 방전 회로를 구성하는 두 트랜지스터 영역을 범프 패드의 양 측면에 분리하여 배치함으로써 작아진 피치 내에 효율적으로 정전기 방전 회로를 형성하여 칩 사이즈를 줄일 수 있는 반도체 장치를 제안하였다.
As described above, the present invention proposes a semiconductor device which can reduce the chip size by efficiently forming an electrostatic discharge circuit in a smaller pitch by disposing two transistor regions constituting the electrostatic discharge circuit on both sides of the bump pad. It was.

전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited by.

Claims (7)

범프 패드;
상기 범프 패드의 일 측면에 형성되는 제 1 트랜지스터 영역; 및
상기 범프 패드의 다른 측면에 형성되는 제 2 트랜지스터 영역
을 포함하는 반도체 장치.
Bump pads;
A first transistor region formed on one side of the bump pad; And
A second transistor region formed on the other side of the bump pad
≪ / RTI >
제 1항에 있어서,
상기 제 1 트랜지스터 영역과 상기 제 2 트랜지스터 영역은 상기 범프 패드를 기준으로 서로 반대 측면에 형성되는
반도체 장치.
The method of claim 1,
The first transistor region and the second transistor region are formed on opposite sides with respect to the bump pad.
Semiconductor device.
제 1항에 있어서,
상기 제 1 트랜지스터 영역과 상기 제 2 트랜지스터 영역은 상기 범프 패드와 전기적으로 연결되어 정전기 방전(ESD) 회로를 구성하는
반도체 장치.
The method of claim 1,
The first transistor region and the second transistor region are electrically connected to the bump pad to form an electrostatic discharge (ESD) circuit.
Semiconductor device.
제 1항에 있어서,
상기 제 1 트랜지스터 영역은 하나 이상의 NMOS 트랜지스터를 포함하고,
상기 제 2 트랜지스터 영역은 하나 이상의 PMOS 트랜지스터를 포함하는
반도체 장치.
The method of claim 1,
The first transistor region comprises one or more NMOS transistors,
The second transistor region includes one or more PMOS transistors.
Semiconductor device.
다수의 범프 패드가 로우 방향과 컬럼 방향으로 각각 일정한 간격을 두고 배치되는 범프 패드 어레이;
상기 범프 패드 어레이의 다수의 컬럼 사이에 배치되며, 상기 다수의 범프 패드 각각의 일 측면에 형성되는 다수의 제 1 트랜지스터 영역;
상기 범프 패드 어레이의 다수의 컬럼 사이에 배치되며, 상기 다수의 범프 패드 각각의 다른 측면에 형성되는 다수의 제 2 트랜지스터 영역; 및
상기 범프 패드 어레이의 다수의 로우 사이에 배치되는 다수의 커패시터
를 포함하는 반도체 장치.
A bump pad array in which a plurality of bump pads are disposed at regular intervals in a row direction and a column direction, respectively;
A plurality of first transistor regions disposed between the plurality of columns of the bump pad array and formed on one side of each of the bump pads;
A plurality of second transistor regions disposed between the plurality of columns of the bump pad array and formed on different sides of each of the plurality of bump pads; And
A plurality of capacitors disposed between the plurality of rows of the bump pad array
.
제 5항에 있어서,
상기 다수의 제 1 트랜지스터 영역과 상기 다수의 제 2 트랜지스터 영역은 상기 다수의 범프 패드와 각각 전기적으로 연결되어 정전기 방전(ESD) 회로를 구성하는
반도체 장치.
6. The method of claim 5,
The plurality of first transistor regions and the plurality of second transistor regions are electrically connected to the plurality of bump pads, respectively, to form an electrostatic discharge (ESD) circuit.
Semiconductor device.
제 5항에 있어서,
상기 다수의 제 1 트랜지스터 영역 각각은 하나 이상의 NMOS 트랜지스터를 포함하고,
상기 다수의 제 2 트랜지스터 영역 각각은 하나 이상의 PMOS 트랜지스터를 포함하는
반도체 장치.
6. The method of claim 5,
Each of the plurality of first transistor regions includes one or more NMOS transistors,
Each of the plurality of second transistor regions includes one or more PMOS transistors.
Semiconductor device.
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