KR20120066253A - Method for manufacturing semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to prevent a floating body effect and simplify a manufacturing process by previously forming a junction area. CONSTITUTION: A mask pattern(12) is formed on a substrate(11). Ions are implanted into the substrate by using a mask pattern as an ion implantation barrier. An ion implantation area(13) is separated with a regular line width and is formed on the substrate. A single crystal silicon layer is formed on the substrate including the ion implantation area. A plurality of bodies are formed in a trench by etching the single crystal silicon layer and the substrate.

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 수직 트랜지스터의 매립 비트라인 접합영역을 형성하는 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a method for forming buried bitline junction regions of vertical transistors.

반도체 소자의 집적화에 따라 소자의 스케일링(Scaling)에 공정적으로, 소자특성적으로 한계에 도달하고 있다. 특히, 집적도가 높은 메모리 소자의 셀(Cell)의 축소화는 기술적으로 한계가 있으며, 이를 해결하기 위해 집적도에 가장 어려움을 주는 셀 스위칭 트랜지스터를 3차원 구조로 형성하고 있다. 그러나, 워드라인 콘택과 비트라인 콘택이 셀 트랜지스터 상부에 동시에 형성되는 구조에서는 더이상의 스케일링이 어려워 비트라인이 셀 트랜지스터 하부에 놓이는 수직 트랜지스터(Vertical Transistor)의 구조가 제안되고 있다. With the integration of semiconductor devices, limitations have been reached in terms of device scaling and process characteristics. In particular, miniaturization of a cell of a memory device having a high degree of integration has a technical limitation. In order to solve this problem, a cell switching transistor having the highest level of integration has a three-dimensional structure. However, in the structure in which the word line contact and the bit line contact are simultaneously formed on the cell transistor, it is difficult to further scale the structure of a vertical transistor in which the bit line is disposed below the cell transistor.

수직 트랜지스터는 비트라인, 워드라인(게이트) 및 캐패시터가 적층되는 구조로 비트라인이 하부에 묻히는 매립 비트라인(Buried Bit line)이 형성된다. 한편, 매립 비트라인은 필라(Pillar) 구조의 바디(Body) 측면에 오픈(Open)된 영역 즉, 측벽콘택을 통해 기판에 연결된다.The vertical transistor has a structure in which bit lines, word lines (gates), and capacitors are stacked to form buried bit lines in which bit lines are buried beneath. Meanwhile, the buried bit line is connected to the substrate through an area that is open at the side of the body of the pillar structure, that is, sidewall contact.

측벽콘택이 형성된 기판에 접합영역이 형성되며 접합영역을 형성하는 방법은, 오픈된 측벽콘택을 통해 기판에 접하도록 도프드 폴리실리콘(Doped Poly silicon)을 증착하고, 열처리를 통해 정해진 깊이로 도펀트를 확산시킨 후, 도프드 폴리실리콘을 제거하는 방법이 있다.A method of forming a junction region and forming a junction region on a substrate on which sidewall contacts are formed includes depositing doped poly silicon to contact the substrate through an open sidewall contact, and performing a dopant to a predetermined depth through heat treatment. After diffusion, there is a method of removing the doped polysilicon.

그러나, 열처리를 통한 확산방법은 접합영역에 도핑(Doping) 농도 및 깊이의 조절이 어렵고, 확산 후 도프드 폴리실리콘을 제거하기 어려운 문제점이 있다. However, the diffusion method through heat treatment has a problem that it is difficult to control the doping concentration and depth in the junction region, and it is difficult to remove the doped polysilicon after diffusion.

또 다른 방법으로, 측벽콘택을 형성한 후 플라즈마 도핑을 진행할 수 있으나, 플라즈마 도핑의 상부대비 측면 도핑의 비율(Conformality)이 낮아 원하는 농도의 도핑이 어렵고 더욱이, 도핑농도를 증가시킬 경우 원하지 않는 영역에 도핑되거나 콘택영역에 도핑 깊이가 증가되어 수직트랜지스터와 기판을 절연함에 따라 플로팅 바디(Floating body) 효과(effect)를 유발하는 문제점이 있다.
Alternatively, the plasma doping may be performed after the sidewall contact is formed, but the lower side ratio of the side doping to the upper side of the plasma doping is difficult to do the desired concentration. As the doping depth is increased in the doped or contact region, the vertical transistor is insulated from the substrate, causing a floating body effect.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 측벽콘택의 접합영역을 용이하게 형성할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and an object thereof is to provide a method for manufacturing a semiconductor device which can easily form a junction region of sidewall contacts.

상기 목적을 달성하기 위한 본 발명의 제1실시예에 따른 반도체 장치 제조 방법은 기판에 일정 선폭으로 이격된 이온주입영역을 형성하는 단계; 상기 이온주입영역을 포함하는 기판 상에 단결정실리콘층을 형성하는 단계; 및 상기 이온주입영역이 한쪽 측면에 노출되도록 상기 단결정실리콘층 및 기판을 식각하여 트렌치에 분리된 복수의 바디를 형성하는 단계를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method according to a first embodiment of the present invention for achieving the above object comprises the steps of forming an ion implantation region spaced by a predetermined line width on a substrate; Forming a single crystal silicon layer on the substrate including the ion implantation region; And etching the single crystal silicon layer and the substrate so that the ion implantation region is exposed at one side thereof, thereby forming a plurality of bodies separated in the trench.

특히, 상기 이온주입영역을 형성하는 단계는, 상기 기판 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이온주입배리어로 상기 기판에 이온주입을 진행하는 단계를 포함하는 것을 특징으로 한다.In particular, the forming of the ion implantation region may include forming a mask pattern on the substrate; And implanting ion into the substrate using the mask pattern as an ion implantation barrier.

또한, 상기 이온주입은 N타입의 이온을 사용하며, 상기 N타입의 이온은 인(P), 비소(As) 및 안티몬(Sb)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 한다.In addition, the ion implantation uses an N-type ion, the N-type ion is characterized in that it comprises any one selected from the group consisting of phosphorus (P), arsenic (As) and antimony (Sb).

또한, 상기 이온주입영역의 선폭은 상기 바디의 선폭의 적어도 1/2 이하가 되도록 조절하는 것을 특징으로 한다.In addition, the line width of the ion implantation region is characterized in that it is adjusted to be at least 1/2 or less of the line width of the body.

또한, 상기 이온주입을 진행하는 단계 후, 열처리를 진행하는 단계를 더 포함하는 것을 특징으로 한다.In addition, after the step of the ion implantation, characterized in that it further comprises the step of performing a heat treatment.

또한, 상기 단결정실리콘층은 에피택셜 공정으로 형성하고, 상기 단결정실리콘층은 언도프드 단결정실리콘층으로 형성하는 것을 특징으로 한다.The single crystal silicon layer may be formed by an epitaxial process, and the single crystal silicon layer may be formed of an undoped single crystal silicon layer.

또한, 상기 복수의 바디를 형성하는 단계 후, 상기 접합영역에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming a metal bit line connected to the junction region to partially fill the trench after the forming of the plurality of bodies.

상기 목적을 달성하기 위한 본 발명의 제2실시예에 따른 반도체 장치 제조 방법은 기판 상에 N타입의 제1단결정실리콘층을 형성하는 단계; 상기 N타입의 제1단결정실리콘층을 일정 선폭으로 이격되도록 식각하여 접합영역을 형성하는 단계; 상기 접합영역을 포함하는 기판 상에 제2단결정실리콘층을 형성하는 단계; 및 상기 접합영역이 한쪽 측면에 노출되도록 상기 제2단결정실리콘층 및 기판을 식각하여 트렌치에 분리된 복수의 바디를 형성하는 단계를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method according to a second embodiment of the present invention for achieving the above object comprises the steps of forming an N-type first single crystal silicon layer on a substrate; Etching the N-type first single crystal silicon layer to be spaced apart by a predetermined line width to form a junction region; Forming a second single crystal silicon layer on the substrate including the junction region; And etching the second single crystal silicon layer and the substrate to expose the junction region on one side thereof to form a plurality of bodies separated in the trench.

특히, 상기 접합영역의 선폭은 상기 바디의 선폭의 적어도 1/2이하가 되도록 조절하는 것을 특징으로 한다.In particular, the line width of the junction region is characterized in that it is adjusted to be at least 1/2 or less of the line width of the body.

상기 목적을 달성하기 위한 본 발명의 제3실시예에 따른 반도체 장치 제조 방법은 기판 상에 N타입의 제1단결정실리콘층을 형성하는 단계; 상기 N타입의 제1단결정실리콘층 상에 제2단결정실리콘층을 형성하는 단계; 상기 제2단결정실리콘층 및 상기 N타입의 제1단결정실리콘층을 일정 선폭으로 이격되도록 식각하는 단계; 상기 제2단결정실리콘층을 이동시켜 식각된 상기 N타입의 제1단결정실리콘층 사이를 메우는 단계; 상기 제2단결정실리콘층 상에 제3단결정실리콘층을 형성하는 단계; 및 식각된 상기 N타입의 제1단결정실리콘층이 한쪽 측면에 노출되도록 상기 제3 및 제2단결정실리콘층과 기판을 식각하여 트렌치에 분리된 복수의 바디를 형성하는 단계를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method according to a third embodiment of the present invention for achieving the above object comprises the steps of forming an N-type first single crystal silicon layer on a substrate; Forming a second single crystal silicon layer on the N type first single crystal silicon layer; Etching the second single crystal silicon layer and the N type first single crystal silicon layer to be spaced apart by a predetermined line width; Filling the N-type first single crystal silicon layer etched by moving the second single crystal silicon layer; Forming a third single crystal silicon layer on the second single crystal silicon layer; And etching the third and second single crystal silicon layers and the substrate to form a plurality of bodies separated in the trench such that the etched first single crystal silicon layer of the N-type is exposed on one side thereof. .

특히, 상기 제2단결정실리콘층을 이동시켜 식각된 상기 N타입의 제1단결정실리콘층 사이를 메우는 단계는, 열처리로 진행하되, 상기 열처리는 수소 또는 질소분위기에서 진행하고, 800℃?900℃의 온도에서 45초?90초 동안 열처리를 진행하는 것을 특징으로 한다.In particular, the step of filling the first single crystal silicon layer of the N-type etched by moving the second single crystal silicon layer is carried out by a heat treatment, the heat treatment is carried out in a hydrogen or nitrogen atmosphere, 800 ℃ ~ 900 ℃ It characterized in that the heat treatment for 45 seconds to 90 seconds at the temperature.

상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 접합영역을 미리 형성함으로써 도프드 폴리실리콘을 매립하여 확산하는 방법보다 공정을 단순화하는 효과가 있다. The semiconductor device manufacturing method according to the embodiment of the present invention described above has the effect of simplifying the process than the method of embedding and diffusing doped polysilicon by forming the junction region in advance.

또한, 접합영역을 원하는 선폭 및 농도로 조절할 수 있는 효과가 있다. In addition, there is an effect that can adjust the junction area to the desired line width and concentration.

또한, 플로팅 바디 효과를 방지하는 효과가 있다.
In addition, there is an effect of preventing the floating body effect.

도 1a 내지 도 1d는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3f는 본 발명의 제3실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention;
2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention;
3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the technical idea of the present invention.

((실시예 1))((Example 1))

도 1a 내지 도 1d는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 1a에 도시된 바와 같이, 기판(11) 상에 마스크패턴(12)을 형성한다. 마스크패턴(12)은 기판(11) 상에 감광막을 코팅(Coating)하고 노광(Exposure) 및 현상(Development)으로 이온주입영역이 오픈되도록 패터닝하여 형성한다. As shown in FIG. 1A, a mask pattern 12 is formed on the substrate 11. The mask pattern 12 is formed by coating a photoresist film on the substrate 11 and patterning the ion implantation region to be opened by exposure and development.

도 1b에 도시된 바와 같이, 이온주입을 진행한다. 이온주입은 N타입 이온을 사용하며, N타입 이온은 인(P), 비소(As) 및 안티몬(Sb)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함한다. 이온주입에 의해 기판(11)에 이온주입영역(13)이 형성된다. As shown in FIG. 1B, ion implantation is performed. The ion implantation uses N type ions, and the N type ions include at least one selected from the group consisting of phosphorus (P), arsenic (As), and antimony (Sb). The ion implantation region 13 is formed in the substrate 11 by ion implantation.

도 1c에 도시된 바와 같이, 마스크패턴(12)을 제거한다. 마스크패턴(12)이 감광막인 경우, 산소 스트립공정으로 제거할 수 있다. As shown in FIG. 1C, the mask pattern 12 is removed. When the mask pattern 12 is a photosensitive film, the mask pattern 12 may be removed by an oxygen strip process.

이어서, 열처리를 진행한다. 열처리는 이온주입영역(13)에 도핑된 도펀트의 확산 및 활성화(Activation)를 위한 것으로, 산화확산 또는 급속 열처리로 진행할 수 있다. 있다.Subsequently, heat treatment is performed. The heat treatment is for diffusion and activation of the dopant doped in the ion implantation region 13, and may be performed by oxidative diffusion or rapid heat treatment. have.

이온주입영역(13)을 포함하는 기판(11) 상에 단결정실리콘(Epitaxtial Silicon)층(14)을 형성한다. 단결정실리콘층(14)은 언도프드(Undoped) 실리콘으로 형성하는 것이 바람직하다. A single crystal silicon (Epitaxtial Silicon) layer 14 is formed on the substrate 11 including the ion implantation region 13. The single crystal silicon layer 14 is preferably formed of undoped silicon.

단결정실리콘층(14)을 형성하기 전에 세정공정을 진행할 수 있다. 세정공정은 건식 또는 습식세정 중 어느 하나를 선택하거나, 건식 및 습식세정을 모두 진행할 수 있다. 세정공정은 단결정실리콘층(14)을 형성하기 전에 기판(11) 상부의 자연산화막 및 기타 표면 물질을 제거하기 위한 것으로, 인시튜(In-Situ)로 진행할 수 있다. The cleaning process may be performed before the single crystal silicon layer 14 is formed. The washing process may be either dry or wet cleaning, or both dry and wet cleaning. The cleaning process is to remove the native oxide film and other surface materials on the substrate 11 before forming the single crystal silicon layer 14, and may proceed in-situ.

또한, 단결정실리콘층(14)의 형성은 에피택셜(epitaxial) 공정으로 진행하며, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 진행할 수 있다.In addition, the formation of the single crystal silicon layer 14 proceeds to an epitaxial process, and includes low pressure CVD (LPCVD), very low pressure CVD (VLPCVD), plasma enhanced-CVD (PE-CVD), and ultrahigh vacuum (UHVCVD). CVD), Rapid Thermal CVD (RTCVD), Atmosphere Pressure CVD (APCVD), and Molecular Beam Epitaxy (MBE) may be performed on any one of the equipment selected from the group.

도 1d에 도시된 바와 같이, 이온주입영역(13)이 한쪽 측면에 노출되도록 단결정실리콘층(14) 및 기판(11)을 식각하여 트렌치(15)에 분리된 복수의 바디(16)를 형성한다.As shown in FIG. 1D, the single crystal silicon layer 14 and the substrate 11 are etched to expose the ion implantation region 13 on one side to form a plurality of bodies 16 separated from the trench 15. .

특히, 바디(16)의 선폭(W2)은 이온주입영역(13)의 선폭(W1)보다 적어도 2배 이상이 되도록 조절하는 것이 바람직하다. In particular, the line width W 2 of the body 16 is preferably adjusted to be at least twice as large as the line width W 1 of the ion implantation region 13.

후속 공정으로, 트렌치(15)에 매립 비트라인을 형성하여 수직 트랜지스터를 형성하며, 이때 이온주입영역(13)은 매립 비트라인과 바디(16)를 연결하는 접합영역 역할을 한다.In a subsequent process, a buried bit line is formed in the trench 15 to form a vertical transistor, where the ion implantation region 13 serves as a junction region connecting the buried bit line and the body 16.

위와 같이, 접합영역을 미리 형성함으로써 도프드 폴리실리콘을 매립하여 확산하는 방법보다 공정을 단순화시킬 수 있는 장점이 있다. 또한, 원하는 선폭 및 농도로 조절하는 것이 가능하고, 플로팅 바디 효과(Floating Body effect)를 방지하는 장점이 있다.As described above, by forming the junction region in advance, there is an advantage that the process can be simplified compared to the method of filling and diffusing the doped polysilicon. In addition, it is possible to adjust the desired line width and concentration, and there is an advantage of preventing the floating body effect (Floating Body effect).

((실시예 2))((Example 2))

도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(21) 상에 N타입 실리콘층(22)을 형성한다. N타입 실리콘층(22)은 N타입으로 도핑된 단결정 실리콘층을 포함하며, 실리콘층 형성시 인시튜로 N타입의 도펀트를 주입하거나, 실리콘층을 형성한 후 N타입 도펀트를 이온주입하여 형성할 수 있다. As shown in FIG. 2A, an N-type silicon layer 22 is formed on the substrate 21. The N-type silicon layer 22 includes a single crystal silicon layer doped with an N-type, and may be formed by injecting an N-type dopant in situ at the time of forming the silicon layer or by ion-implanting the N-type dopant after forming the silicon layer. Can be.

N타입 도펀트는 인(P), 비소(As) 및 안티몬(Sb)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.The N-type dopant includes any one selected from the group consisting of phosphorus (P), arsenic (As), and antimony (Sb).

도 2b에 도시된 바와 같이, N타입 실리콘층(22) 상에 마스크 패턴(23)을 형성한다. 마스크 패턴(23)은 N타입 실리콘층(22)상에 감광막을 코팅(Coating)하고 노광(Exposure) 및 현상(Development)으로 후속 수직 트랜지스터용 접합영역이 정의되도록 패터닝한다.As shown in FIG. 2B, a mask pattern 23 is formed on the N-type silicon layer 22. The mask pattern 23 coats the photoresist film on the N-type silicon layer 22 and is patterned such that the junction region for subsequent vertical transistors is defined by exposure and development.

도 2c에 도시된 바와 같이, 마스크 패턴(23)을 식각장벽으로 N타입 실리콘층(22)을 식각하여 접합영역(22A)을 형성한다. As shown in FIG. 2C, the N-type silicon layer 22 is etched using the mask pattern 23 as an etch barrier to form the junction region 22A.

도 2d에 도시된 바와 같이, 마스크 패턴(23)을 제거한다. 마스크 패턴(23)이 감광막인 경우, 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립 공정을 포함한다.As shown in FIG. 2D, the mask pattern 23 is removed. When the mask pattern 23 is a photoresist film, the mask pattern 23 may be removed by dry etching, and the dry etching may include an oxygen strip process.

이어서, 접합영역(22A)을 포함하는 기판(21) 상에 단결정실리콘층(Epitaxtial Silicon)층(24)을 형성한다. 단결정실리콘층(24)은 언도프드(Undoped) 실리콘으로 형성하는 것이 바람직하다. Subsequently, a single crystal silicon layer (Epitaxtial Silicon) layer 24 is formed on the substrate 21 including the junction region 22A. The single crystal silicon layer 24 is preferably formed of undoped silicon.

단결정실리콘층(24)을 형성하기 전에 세정공정을 진행할 수 있다. 세정공정은 건식 또는 습식세정 중 어느 하나를 선택하거나, 건식 및 습식세정을 모두 진행할 수 있다. 세정공정은 단결정실리콘층(24)을 형성하기 전에 기판(21) 상부의 자연산화막 및 기타 표면 물질을 제거하기 위한 것으로, 인시튜(In-Situ)로 진행할 수 있다. The cleaning process may proceed before the single crystal silicon layer 24 is formed. The washing process may be either dry or wet cleaning, or both dry and wet cleaning. The cleaning process is to remove the natural oxide film and other surface materials on the substrate 21 before forming the single crystal silicon layer 24, and may proceed in-situ.

또한, 단결정실리콘층(24)의 형성은 에피택셜(epitaxial) 공정으로 진행하며, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 진행할 수 있다.In addition, the formation of the single crystal silicon layer 24 proceeds to an epitaxial process, and includes Low Pressure CVD (LPCVD), Very Low Pressure CVD (VLPCVD), Plasma Enhanced-CVD (PE-CVD), and Ultrahigh Vacuum (UHVCVD). CVD), Rapid Thermal CVD (RTCVD), Atmosphere Pressure CVD (APCVD), and Molecular Beam Epitaxy (MBE) may be performed on any one of the equipment selected from the group.

도 2e에 도시된 바와 같이, 접합영역(22A)이 한쪽 측면에 노출되도록 단결정실리콘층(24) 및 기판(21)을 식각하여 트렌치(25)에 분리된 복수의 바디(26)를 형성한다.As shown in FIG. 2E, the single crystal silicon layer 24 and the substrate 21 are etched to expose the junction region 22A on one side thereof, thereby forming a plurality of bodies 26 separated from the trench 25.

특히, 바디(26)의 선폭(W12)은 접합영역(22A)의 선폭(W11)보다 적어도 2배 이상이 되도록 조절하는 것이 바람직하다. In particular, the line width W 12 of the body 26 is preferably adjusted to be at least twice as large as the line width W 11 of the junction region 22A.

후속 공정으로, 트렌치(25)에 매립 비트라인을 형성하여 수직 트랜지스터를 형성하며, 이때 접합영역(22A)은 매립 비트라인과 바디(16)를 연결하는 역할을 한다.In a subsequent process, a buried bit line is formed in the trench 25 to form a vertical transistor, where the junction region 22A serves to connect the buried bit line and the body 16.

위와 같이, 접합영역(22A)을 미리 형성함으로써 도프드 폴리실리콘을 매립하여 확산하는 방법보다 공정을 단순화시킬 수 있는 장점이 있다. 또한, 원하는 선폭 및 농도로 조절하는 것이 가능하고, 플로팅 바디 효과(Floating Body effect)를 방지하는 장점이 있다.As described above, by forming the junction region 22A in advance, there is an advantage of simplifying the process than the method of embedding and diffusing the doped polysilicon. In addition, it is possible to adjust the desired line width and concentration, and there is an advantage of preventing the floating body effect (Floating Body effect).

또한, 이온주입이 아닌 N타입으로 도핑된 도프드 실리콘층을 형성함으로써 이온주입을 위한 마스크 공정 및 마스크 제거공정 등의 생략이 가능하며, 특정영역에 이온주입을 진행하는 것보다 공정 마진을 확보할 수 있다.In addition, by forming an N-type doped silicon layer instead of ion implantation, it is possible to omit a mask process and a mask removal process for ion implantation, and to secure a process margin rather than proceeding ion implantation in a specific region. Can be.

((실시예 3))(Example 3)

도 3a 내지 도 3f는 본 발명의 제3실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention.

도 3a에 도시된 바와 같이, 기판(31) 상에 N타입 실리콘층(32)을 형성한다. N타입 실리콘층(32)은 N타입으로 도핑된 단결정 실리콘층을 포함하며, 실리콘층 형성시 인시튜로 N타입의 도펀트를 주입하거나, 실리콘층을 형성한 후 N타입 도펀트를 이온주입하여 형성할 수 있다. As shown in FIG. 3A, an N-type silicon layer 32 is formed on the substrate 31. The N-type silicon layer 32 includes a single crystal silicon layer doped with an N-type, and may be formed by injecting an N-type dopant in situ at the time of forming the silicon layer or by ion-implanting the N-type dopant after forming the silicon layer. Can be.

N타입 도펀트는 인(P), 비소(As) 및 안티몬(Sb)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.The N-type dopant includes any one selected from the group consisting of phosphorus (P), arsenic (As), and antimony (Sb).

이어서, N타입 실리콘층(32) 상에 제1단결정실리콘층(33)을 형성한다. 제1단결정실리콘층(33)은 에피택셜(epitaxial) 공정으로 진행하며, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 진행할 수 있다.Subsequently, a first single crystal silicon layer 33 is formed on the N-type silicon layer 32. The first single crystal silicon layer 33 is epitaxial (epitaxial) process, LPCVD (Low Pressure CVD), VLPCVD (Very Low Pressure CVD), PE-CVD (Plasma Enhanced-CVD), UHVCVD (Ultrahigh Vacuum CVD) , Rapid Thermal CVD (RTCVD), Atmosphere Pressure CVD (APCVD), and Molecular Beam Epitaxy (MBE) may be performed in any one of the equipment selected from the group.

도 3b에 도시된 바와 같이, 제1단결정실리콘층(33) 상에 마스크 패턴(34)을 형성한다. 마스크 패턴(34)은 제1단결정실리콘층(33)상에 감광막을 코팅(Coating)하고 노광(Exposure) 및 현상(Development)으로 후속 수직 트랜지스터용 접합영역이 정의되도록 패터닝한다.As shown in FIG. 3B, a mask pattern 34 is formed on the first single crystal silicon layer 33. The mask pattern 34 coats the photoresist layer on the first single crystal silicon layer 33 and is patterned to define a junction region for a subsequent vertical transistor by exposure and development.

도 3c에 도시된 바와 같이, 마스크 패턴(34)을 식각장벽으로 제1단결정실리콘층(33) 및 N타입 실리콘층(32)을 식각한다. 따라서, 제1단결정실리콘층(33A)과 접합영역(32A)이 형성된다.As shown in FIG. 3C, the first single crystal silicon layer 33 and the N-type silicon layer 32 are etched using the mask pattern 34 as an etch barrier. Thus, the first single crystal silicon layer 33A and the junction region 32A are formed.

도 3d에 도시된 바와 같이, 마스크 패턴(34)을 제거한다. 마스크 패턴(34)이 감광막인 경우, 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립 공정을 포함한다.As shown in FIG. 3D, the mask pattern 34 is removed. When the mask pattern 34 is a photoresist film, the mask pattern 34 may be removed by dry etching, and the dry etching may include an oxygen strip process.

이어서, 제1단결정실리콘층(33A)을 마이그레이션(Migration) 시킨다. 즉, 열처리를 통해 접합영역(32A) 상부에만 존재하는 제1단결정실리콘층(33A)을 이동시켜, 접합영역(32A) 사이를 메우면서 평탄화되도록 한다. 이를 위한 열처리는 수소 또는 질소 분위기에서 진행할 수 있다. 마이그레이션이 진행된 제1단결정실리콘층(33A)은 '제1단결정실리콘패턴(33B)'이 된다.Subsequently, the first single crystal silicon layer 33A is migrated. That is, the first single crystal silicon layer 33A existing only on the junction region 32A is moved through heat treatment to planarize the gap between the junction regions 32A. The heat treatment for this may be carried out in a hydrogen or nitrogen atmosphere. The first single crystal silicon layer 33A having undergone the migration becomes the 'first single crystal silicon pattern 33B'.

도 3e에 도시된 바와 같이, 제1단결정실리콘패턴(33B) 상에 제2단결정실리콘층(35)을 형성한다. 제2단결정실리콘층(35)은 제1단결정실리콘패턴(33B)과 동일한 물질로 형성할 수 있으며, 언도프드(Undoped) 실리콘으로 형성하는 것이 바람직하다. As shown in FIG. 3E, a second single crystal silicon layer 35 is formed on the first single crystal silicon pattern 33B. The second single crystal silicon layer 35 may be formed of the same material as the first single crystal silicon pattern 33B, and is preferably formed of undoped silicon.

제2단결정실리콘층(35)을 형성하기 전에 세정공정을 진행할 수 있다. 세정공정은 건식 또는 습식세정 중 어느 하나를 선택하거나, 건식 및 습식세정을 모두 진행할 수 있다. 세정공정은 제2단결정실리콘층(35)을 형성하기 전에 제1단결정실리콘패턴(33B) 상부의 자연산화막 및 기타 표면 물질을 제거하기 위한 것으로, 인시튜(In-Situ)로 진행할 수 있다. The cleaning process may be performed before the second single crystal silicon layer 35 is formed. The washing process may be either dry or wet cleaning, or both dry and wet cleaning. The cleaning process is to remove the natural oxide film and other surface materials on the first single crystal silicon pattern 33B before forming the second single crystal silicon layer 35, and may proceed in-situ.

또한, 제2단결정실리콘층(35)의 형성은 에피택셜(epitaxial) 공정으로 진행하며, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 진행할 수 있다.In addition, the formation of the second single crystal silicon layer 35 may be performed by an epitaxial process, and may include low pressure CVD (LPCVD), very low pressure CVD (VLPCVD), plasma enhanced-CVD (PE-CVD), and UHVCVD (UHVCVD). Ultrahigh Vacuum CVD (RTCVD), Rapid Thermal CVD (RTCVD), Atmosphere Pressure CVD (APCVD) and Molecular Beam Epitaxy (MBE) may be performed in any one of the equipment selected from the group.

위와 같이, 마이그레이션을 통해 평탄화된 제1단결정실리콘패턴(33B)을 형성하여 접합영역(32A) 사이를 매립하면 기판과 접합영역(32A)의 단차를 제거할 수 있으며, 따라서 제2단결정실리콘층(35) 형성시 단차에 의한 평탄화 공정을 생략할 수 있는 장점이 있다.As described above, when the planarized first single crystal silicon pattern 33B is formed through the migration to fill the gap between the junction regions 32A, the step difference between the substrate and the junction regions 32A may be removed, and thus the second single crystal silicon layer ( 35) When forming, there is an advantage that the planarization process due to the step can be omitted.

도 3f에 도시된 바와 같이, 접합영역(32A)이 한쪽 측면에 노출되도록 제2단결정실리콘층(35), 제1단결정실리콘패턴(33B) 및 기판(31)을 식각하여 트렌치(36)에 분리된 복수의 바디(37)를 형성한다.As shown in FIG. 3F, the second single crystal silicon layer 35, the first single crystal silicon pattern 33B, and the substrate 31 are etched and separated in the trench 36 so that the junction region 32A is exposed on one side. A plurality of bodies 37 are formed.

특히, 바디(37)의 선폭(W12)은 접합영역32A)의 선폭(W11)보다 적어도 2배 이상이 되도록 조절하는 것이 바람직하다. In particular, the line width W 12 of the body 37 is preferably adjusted to be at least twice as large as the line width W 11 of the junction region 32A.

후속 공정으로, 트렌치(36)에 매립 비트라인을 형성하여 수직 트랜지스터를 형성하며, 이때 접합영역(32A)은 매립 비트라인과 바디(37)를 연결하는 역할을 한다.In a subsequent process, a buried bit line is formed in the trench 36 to form a vertical transistor, where the junction region 32A serves to connect the buried bit line and the body 37.

위와 같이, 접합영역(32A)을 미리 형성함으로써 도프드 폴리실리콘을 매립하여 확산하는 방법보다 공정을 단순화시킬 수 있는 장점이 있다. 또한, 원하는 선폭 및 농도로 조절하는 것이 가능하고, 플로팅 바디 효과(Floating Body effect)를 방지하는 장점이 있다.As described above, by forming the junction region 32A in advance, there is an advantage that the process can be simplified compared to the method of embedding and diffusing doped polysilicon. In addition, it is possible to adjust the desired line width and concentration, and there is an advantage of preventing the floating body effect (Floating Body effect).

또한, 이온주입이 아닌 N타입으로 도핑된 도프드 실리콘층을 형성함으로써 이온주입을 위한 마스크 공정 및 마스크 제거공정 등의 생략이 가능하며, 특정영역에 이온주입을 진행하는 것보다 공정 마진을 확보할 수 있다.In addition, by forming an N-type doped silicon layer instead of ion implantation, it is possible to omit a mask process and a mask removal process for ion implantation, and to secure a process margin rather than proceeding ion implantation in a specific region. Can be.

또한, 제1단결정실리콘층을 미리 형성하고, 마이그레이션을 통해 평탄화하여 후속 공정시 단차 제거를 위한 평탄화 공정을 생략할 수 있는 장점이 있다.In addition, there is an advantage in that the first single crystal silicon layer is formed in advance and planarized through migration to omit the planarization process for removing the step difference in a subsequent process.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above embodiments, it should be noted that the above embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

11 : 기판 12 : 마스크패턴
13 : 이온주입영역 14 : 단결정실리콘층
15 : 트렌치 16 : 바디11 substrate 12 mask pattern
13 ion implantation region 14 single crystal silicon layer
15: trench 16: body

Claims (17)

기판에 일정 선폭으로 이격된 이온주입영역을 형성하는 단계;
상기 이온주입영역을 포함하는 기판 상에 단결정실리콘층을 형성하는 단계; 및
상기 이온주입영역이 한쪽 측면에 노출되도록 상기 단결정실리콘층 및 기판을 식각하여 트렌치에 분리된 복수의 바디를 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
Forming an ion implantation region spaced apart from the substrate by a predetermined line width;
Forming a single crystal silicon layer on the substrate including the ion implantation region; And
Etching the single crystal silicon layer and the substrate to expose the ion implantation region on one side to form a plurality of bodies separated in the trench
≪ / RTI >
제1항에 있어서,
상기 이온주입영역을 형성하는 단계는,
상기 기판 상에 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 이온주입배리어로 상기 기판에 이온주입을 진행하는 단계를 포함하는 반도체 장치 제조 방법.
The method of claim 1,
Forming the ion implantation region,
Forming a mask pattern on the substrate;
And implanting the mask pattern into the substrate using an ion implantation barrier.
제2항에 있어서,
상기 이온주입은 N타입의 이온을 사용하는 반도체 장치 제조 방법.
The method of claim 2,
The ion implantation method of the semiconductor device using an N-type ion.
제3항에 있어서,
상기 N타입의 이온은 인(P), 비소(As) 및 안티몬(Sb)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체 장치 제조 방법.
The method of claim 3,
The N-type ion is a semiconductor device manufacturing method comprising any one selected from the group consisting of phosphorus (P), arsenic (As) and antimony (Sb).
제1항에 있어서,
상기 이온주입영역의 선폭은 상기 바디의 선폭의 적어도 1/2 이하가 되도록 조절하는 반도체 장치 제조 방법.
The method of claim 1,
And a line width of the ion implantation region is adjusted to be at least 1/2 of the line width of the body.
제2항에 있어서,
상기 이온주입을 진행하는 단계 후,
열처리를 진행하는 단계를 더 포함하는 반도체 장치 제조 방법.
The method of claim 2,
After the step of performing the ion implantation,
A semiconductor device manufacturing method further comprising the step of performing a heat treatment.
제1항에 있어서,
상기 단결정실리콘층은 에피택셜 공정으로 형성하는 반도체 장치 제조 방법.
The method of claim 1,
The single crystal silicon layer is formed by an epitaxial process.
제1항에 있어서,
상기 단결정실리콘층은 언도프드 단결정실리콘층으로 형성하는 반도체 장치 제조 방법.
The method of claim 1,
And the single crystal silicon layer is formed of an undoped single crystal silicon layer.
제1항에 있어서,
상기 복수의 바디를 형성하는 단계 후,
상기 접합영역에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계
를 더 포함하는 반도체 장치 제조 방법.
The method of claim 1,
After forming the plurality of bodies,
Forming a metal bit line connected to the junction region to partially fill the trench
A semiconductor device manufacturing method further comprising.
기판 상에 N타입의 제1단결정실리콘층을 형성하는 단계;
상기 N타입의 제1단결정실리콘층을 일정 선폭으로 이격되도록 식각하여 접합영역을 형성하는 단계;
상기 접합영역을 포함하는 기판 상에 제2단결정실리콘층을 형성하는 단계; 및
상기 접합영역이 한쪽 측면에 노출되도록 상기 제2단결정실리콘층 및 기판을 식각하여 트렌치에 분리된 복수의 바디를 형성하는 단계
를 포함하는 반도체 장치 제조 방법.Forming an N type first single crystal silicon layer on the substrate;
Etching the N-type first single crystal silicon layer to be spaced apart by a predetermined line width to form a junction region;
Forming a second single crystal silicon layer on the substrate including the junction region; And
Etching the second single crystal silicon layer and the substrate so that the junction region is exposed on one side thereof to form a plurality of bodies separated in the trench
≪ / RTI > 제10항에 있어서,
상기 접합영역의 선폭은 상기 바디의 선폭의 적어도 1/2이하가 되도록 조절하는 반도체 장치 제조 방법.
The method of claim 10,
And a line width of the junction region is adjusted to be at least 1/2 of the line width of the body.
제10항에 있어서,
상기 제2단결정실리콘층은 언도프드 단결정실리콘층으로 형성하는 반도체 장치 제조 방법.
The method of claim 10,
And the second single crystal silicon layer is formed of an undoped single crystal silicon layer.
기판 상에 N타입의 제1단결정실리콘층을 형성하는 단계;
상기 N타입의 제1단결정실리콘층 상에 제2단결정실리콘층을 형성하는 단계;
상기 제2단결정실리콘층 및 상기 N타입의 제1단결정실리콘층을 일정 선폭으로 이격되도록 식각하는 단계;
상기 제2단결정실리콘층을 이동시켜 식각된 상기 N타입의 제1단결정실리콘층 사이를 메우는 단계;
상기 제2단결정실리콘층 상에 제3단결정실리콘층을 형성하는 단계; 및
식각된 상기 N타입의 제1단결정실리콘층이 한쪽 측면에 노출되도록 상기 제3 및 제2단결정실리콘층과 기판을 식각하여 트렌치에 분리된 복수의 바디를 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
Forming an N type first single crystal silicon layer on the substrate;
Forming a second single crystal silicon layer on the N type first single crystal silicon layer;
Etching the second single crystal silicon layer and the N type first single crystal silicon layer to be spaced apart by a predetermined line width;
Filling the N-type first single crystal silicon layer etched by moving the second single crystal silicon layer;
Forming a third single crystal silicon layer on the second single crystal silicon layer; And
Etching the substrate with the third and second single crystal silicon layers to expose the etched first single crystal silicon layer of the N-type on one side to form a plurality of bodies separated in the trench;
≪ / RTI >
제13항에 있어서,
상기 제2단결정실리콘층을 이동시켜 식각된 상기 N타입의 제1단결정실리콘층 사이를 메우는 단계는,
열처리로 진행하는 반도체 장치 제조 방법.
The method of claim 13,
Moving the second single crystal silicon layer to fill the N-type first single crystal silicon layer etched,
A semiconductor device manufacturing method which advances by heat processing.
제14항에 있어서,
상기 열처리는 수소 또는 질소분위기에서 진행하는 반도체 장치 제조 방법.
The method of claim 14,
The heat treatment is a semiconductor device manufacturing method performed in a hydrogen or nitrogen atmosphere.
제14에 있어서,
상기 열처리는,
800℃?900℃의 온도에서 45초?90초 동안 열처리를 진행하는 반도체 장치 제조 방법.
The method according to claim 14,
The heat treatment is,
The semiconductor device manufacturing method which heat-processes for 45 second-90 second at the temperature of 800 degreeC-900 degreeC.
제13항에 있어서,
상기 제2 및 제3단결정실리콘층은 언도프드 단결정실리콘층으로 형성하는 반도체 장치 제조 방법.
The method of claim 13,
And the second and third single crystal silicon layers are formed of an undoped single crystal silicon layer.
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