KR20120066237A - Wafer-level package and method for manufacturing it - Google Patents

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KR20120066237A
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wafer
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김태식
임태선
강규민
정문기
최동준
이병구
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엘지전자 주식회사
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Abstract

PURPOSE: A wafer level package and a manufacturing method thereof are provided to simultaneously bond three substrates through one bonding process by self-aligning a bottom cap and a device substrate using a recess unit and a mesa unit. CONSTITUTION: A top cap(11) is formed on the upper side of a device substrate(21). The device substrate includes a recess unit(12). A bottom cap(31) is formed on the lower side of the device substrate and includes one or more mesa units(32,33). Bonding materials are located between the top cap and the device substrate and between the bottom cap and the device substrate.

Description

웨이퍼 레벨 패키지 및 그 제조 방법{WAFER-LEVEL PACKAGE AND METHOD FOR MANUFACTURING IT}Wafer-level package and its manufacturing method {WAFER-LEVEL PACKAGE AND METHOD FOR MANUFACTURING IT}

본 발명은 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 미세 전자 기계 시스템(Micro Electro Mechanical Systems; MEMS) 등에 사용하기 위한 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것이다.
TECHNICAL FIELD The present invention relates to a wafer level package and a method for manufacturing the same, and more particularly, to a wafer level package for use in a micro electro mechanical system (MEMS) and the like and a method for manufacturing the same.

일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다. 즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적/전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.In general, the packaging technology for integrated circuits in the semiconductor industry continues to evolve to meet the demand for miniaturization and mounting reliability. In other words, the demand for miniaturization is accelerating the development of packages close to the chip scale, and the demand for mounting reliability emphasizes the importance of package manufacturing technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.

이러한 패키지 제조 기술은, 크게 칩 레벨 패키지(chip-level package)와 웨이퍼 레벨 패키지(wafer level package)로 구분할 수 있다. 이중 웨이퍼 레벨 패키지는 웨이퍼 상태에서 패키징과 테스트를 수행한 후 낱개의 완제품으로 절단하는 패키징 방법으로, 기존 패키징 방법보다 공정이 줄고, 웨이퍼 상태로 모든 공정을 거치게 되므로 비용이 절감될 뿐만 아니라 패키지의 크기도 칩 크기와 거의 동일하여 전자기기를 소형화하는데 큰 이점이 있다. Such a package manufacturing technique can be broadly classified into a chip-level package and a wafer level package. The dual wafer level package is a packaging method that is packaged and tested in a wafer state and then cut into a single finished product. The process is reduced compared to the existing packaging method, and the whole process is carried out in a wafer state. Since the chip size is almost the same, there is a big advantage in miniaturizing the electronic device.

도 1은 종래의 MEMS 소자의 웨이퍼 레벨 패키지를 설명하기 위한 분해사시도이다.1 is an exploded perspective view illustrating a wafer level package of a conventional MEMS device.

도면에 도시된 바와 같이, 종래의 일반적인 웨이퍼 레벨 패키지는, 소자기판(120)을 사이에 두고, 상부캡(cap)(110) 및 하부캡(130)을 각각 본딩(bonding)하여, 두번의 본딩과정을 거친다.As shown in the figure, a conventional wafer level package of the prior art, by bonding the upper cap (110) and the lower cap 130, respectively, with the device substrate 120 therebetween, two bondings Go through the process.

도 2a 내지 도 2d는 종래의 웨이퍼 레벨 패키지의 본딩과정을 설명하기 위한 단면도이다. 2A to 2D are cross-sectional views illustrating a bonding process of a conventional wafer level package.

도면에 도시된 바와 같이, 종래의 웨이퍼 레벨 패키지는, 먼저 소자기판(120)과 상부캡(110)을 정렬하고(도 2a), 솔더(141, 142)를 이용하여 웨이퍼 레벨의 본딩을 수행한다(도 2b). 이후, 본딩된 상부캡(110)/소자기판(120)과 하부캡(130)을 정렬하고(도 2c), 솔더(143, 144)를 이용하여 두번째 웨이퍼 레벨 본딩을 수행(도 2d)함으로써, 3개의 기판(110, 120, 130)을 웨이퍼 레벨 패키지할 수 있다.As shown in the figure, the conventional wafer level package, first align the device substrate 120 and the upper cap 110 (Fig. 2a), and performs the wafer level bonding using the solder (141, 142). (FIG. 2B). Then, by aligning the bonded upper cap 110 / device substrate 120 and the lower cap 130 (Fig. 2c), and performing a second wafer level bonding using the solder (143, 144) (Fig. 2d), Three substrates 110, 120, and 130 may be wafer level packaged.

그러나, 이와 같은 금속 솔더를 이용하여 본딩을 수행하는 종래의 웨이퍼 레벨 패키지는, 두번의 본딩과정에서 두번의 열주기(thermal cyle)를 겪게 되며, 이러한 열주기에서의 온도는 솔더가 녹는 온도이기 때문에, 먼저 본딩된 솔더(141, 142)는 두번째 본딩과정에서 다시 녹게 된다(melt). 따라서, 솔더(141, 142)가 녹아, 도 2b에서 정렬된 기판이 어긋나는 문제점이 있다. However, a conventional wafer level package that performs bonding using such a metal solder undergoes two thermal cycles in two bonding processes, because the temperature in the thermal cycle is the temperature at which the solder melts. The first bonded solders 141 and 142 are melted again during the second bonding process. Therefore, the solders 141 and 142 are melted, so that the substrates aligned in FIG. 2B are misaligned.

또한, 상부캡(110)과 하부캡(130)은 약한 구조의 소자로서, 본딩과정에서 다소 높은 압력을 가할 때, 쉽게 파손되는 문제점이 있다.In addition, the upper cap 110 and the lower cap 130 is a weak structure, there is a problem that is easily broken when applying a high pressure in the bonding process.

그리고, 열주기에 의한 열화현상은 소자특성 저하의 주요 요인이 된다. 따라서, 가능한 한 열주기의 회수를 줄이는 것이 바람직하다.
In addition, deterioration due to thermal cycles is a major factor in deterioration of device characteristics. Therefore, it is desirable to reduce the number of heat cycles as much as possible.

본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 웨이퍼 레벨에서, 메사구조를 이용하여 한번의 본딩으로 패키지를 수행할 수 있는 웨이퍼 레벨 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and an object thereof is to provide a wafer level package and a method of manufacturing the same, in which wafers can be packaged in one bonding using a mesa structure.

상기와 같은 목적을 달성하기 위해, 웨이퍼 레벨에서 소자기판의 패키지 제조가 이루어지는, 본 발명의 웨이퍼 레벨 패키지는, 상기 소자기판의 상부에 형성되어 상기 소자기판에 가해지는 충격을 방지하기 위한 상부캡; 캐비티를 형성하도록, 그 하부면에 소정의 기울기의 측면을 가지는 리세스부가 형성되는 상기 소자기판; 및 상기 소자기판의 하부에 형성되어 상기 소자기판에 가해지는 충격을 방지하고, 그 상부면에는, 상기 리세스부의 내측에 형성되도록 배치되며, 그 상부가 평평하고 그 측면이 상기 기울기를 가지는 적어도 하나 이상의 메사부가 형성되는 하부캡을 포함한다. In order to achieve the above object, the wafer level package of the present invention, the package manufacturing of the device substrate is made at the wafer level, the upper cap is formed on top of the device substrate to prevent the impact applied to the device substrate; The device substrate on which a recess portion having a side of a predetermined slope is formed on a lower surface thereof to form a cavity; And at least one formed in the lower portion of the device substrate to prevent an impact applied to the device substrate, and formed on the upper surface thereof so as to be formed inside the recessed portion, the upper portion of which is flat and the side of which has the inclination. It includes a lower cap is formed in the mesa portion.

본 발명의 웨이퍼 레벨 패키지의 상기 소자기판 및 상기 하부캡은, 상기 메사부가 상기 리세스부의 내측에 형성되어 자가정렬되는 것이 바람직하다.
In the device substrate and the lower cap of the wafer level package of the present invention, the mesa portion is preferably formed inside the recess portion to be self-aligned.

또한, 본 발명의 웨이퍼 레벨 패키지의 제조 방법은, (a) 그 하부면에 소정의 기울기의 측면을 가지는 리세스부가 형성되는 소자기판을, 상부가 평평하고 그 측면이 상기 기울기를 가지는 적어도 하나 이상의 메사부가 그 상부면에 형성되는 하부캡의 상부에 배치하는 단계; (b) 상기 소자기판의 상부에 상부캡을 정렬하는 단계; 및 (c) 소정의 온도 및 압력을 가하여 상기 상부캡, 상기 소자기판 및 상기 하부캡을 본딩하는 단계를 포함한다.In addition, the method of manufacturing a wafer-level package of the present invention, (a) at least one element substrate having a recessed portion having a side of a predetermined slope formed on its lower surface, at least one of the top surface is flat and the side surface has the slope Disposing a mesa portion on an upper portion of a lower cap formed on an upper surface thereof; (b) aligning an upper cap on an upper portion of the device substrate; And (c) bonding the upper cap, the device substrate, and the lower cap by applying a predetermined temperature and pressure.

본 발명의 제조 방법은, (d) 상기 상부캡과 상기 소자기판의 사이, 및 상기 소자기판과 상기 하부캡의 사이에 소정의 본딩물질을 배치하는 단계를 더 포함하는 것이 바람직하다.The manufacturing method of the present invention preferably further comprises disposing a predetermined bonding material between the upper cap and the device substrate, and between the device substrate and the lower cap.

또한, 본 발명의 제조 방법에서, 상기 (a)단계는, 상기 적어도 하나 이상의 메사부가 상기 리세스부의 내측에 형성되는 것이 바람직하다.In addition, in the manufacturing method of the present invention, in the step (a), the at least one mesa portion is preferably formed inside the recess portion.

또한, 본 발명은 상기 제조 방법에 제조된 웨이퍼 레벨 패키지를 포함한다.
The invention also includes a wafer level package manufactured in the above manufacturing method.

상기와 같은 본 발명은, 리세스부와 메사부를 이용하여 하부캡과 소자기판을 자가정렬함으로써, 한번의 본딩으로 세개의 기판을 동시에 본딩할 수 있도록 하는 효과가 있다. The present invention as described above, by using the recess portion and the mesa portion by self-aligning the lower cap and the element substrate, there is an effect that can be bonded at the same time three substrates in one bonding.

이에 따라, 종래의 웨이퍼 레벨 패키지에서 두번의 본딩에 의해 각 기판의 정렬이 어긋나는 문제점을 해결할 수 있으며, 반복되는 가열로 인해 소자의 열화현상을 줄일 수 있도록 하는 효과가 있다. 또한, 패키지 공정을 단순화하여, 공정 재현성을 높이도록 하는 효과가 있다.
Accordingly, the problem of misalignment of each substrate by two bonding in the conventional wafer level package can be solved, and the deterioration of the device can be reduced due to repeated heating. In addition, there is an effect of simplifying the packaging process to increase process reproducibility.

도 1은 종래의 MEMS 소자의 웨이퍼 레벨 패키지를 설명하기 위한 분해사시도이다.
도 2a 내지 도 2d는 종래의 웨이퍼 레벨 패키지의 본딩과정을 설명하기 위한 단면도이다.
도 3a 내지 도 3f는 본 발명에 따른 웨이퍼 레벨 패키지를 웨이퍼 레벨에서 개략적으로 설명하기 위한 일예시도이다.
도 4a 및 도 4b는 본 발명에 따른 웨이퍼 레벨 패키지를 개략적으로 설명하기 위한 분해 단면도이다.
도 5a 내지 도 5e는 본 발명에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 일실시예 단면도이다.1 is an exploded perspective view illustrating a wafer level package of a conventional MEMS device.
2A to 2D are cross-sectional views illustrating a bonding process of a conventional wafer level package.
3A to 3F are exemplary views for schematically illustrating a wafer level package according to the present invention at the wafer level.
4A and 4B are exploded cross-sectional views for schematically illustrating a wafer level package according to the present invention.
5A to 5E are cross-sectional views of one embodiment for explaining a method of manufacturing a wafer level package according to the present invention.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, '포함한다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprises", "having", and the like are used to specify that a feature, a number, a step, an operation, an element, a component, or a combination thereof, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3f는 본 발명에 따른 웨이퍼 레벨 패키지를 웨이퍼 레벨에서 개략적으로 설명하기 위한 일예시도이다.3A to 3F are exemplary views for schematically illustrating a wafer level package according to the present invention at the wafer level.

도면에 도시된 바와 같이, 본 발명의 웨이퍼 레벨 패키지를 제조하기 위하여, 우선 웨이퍼 형태의 MEMS 소자기판(10)을 준비한다. 예를 들어 본 발명의 소자기판(10)은, 깊은 반응성 이온 에칭(Deep Reactive-Ion Etching; DRIE)을 수행하고, 웨이퍼 레벨의 클리닝(cleaning)을 수행한 것일 수 있으나, 이에 한정되지는 않는다. 이후, 웨이퍼 형태의 상부캡(20) 및 하부캡(30)을 준비한다. 상부캡(20) 및 하부캡(30)은 MEMS 소자기판(10)에 적합하도록 제작되는 것이다.As shown in the figure, in order to manufacture the wafer level package of the present invention, first, a MEMS device substrate 10 in the form of a wafer is prepared. For example, the device substrate 10 of the present invention may perform deep reactive ion etching (DRIE) and perform wafer level cleaning, but is not limited thereto. Thereafter, the upper cap 20 and the lower cap 30 in the form of a wafer are prepared. The upper cap 20 and the lower cap 30 are manufactured to be suitable for the MEMS device substrate 10.

이후, 도 3c에 도시된 바와 같이, 소자기판(10)과 상부캡(20) 및 하부캡(30)에 대하여, 정렬(aligning) 및 본딩(bonding)을 수행한다. 이러한 정렬은 소정의 정렬기(aligner)를 이용하여 수행되며, 본 발명의 정렬 및 본딩에 대해서는 추후 더욱 상세하게 설명하겠다.Thereafter, as illustrated in FIG. 3C, alignment and bonding of the device substrate 10, the upper cap 20, and the lower cap 30 are performed. This alignment is performed using a predetermined aligner, and the alignment and bonding of the present invention will be described in more detail later.

이와 같은 과정을 거쳐서, 도 3d와 같이 패키지가 완료되며, 도 3e와 같이 다이싱(dicing)을 수행하여, 도 3f와 같은 단일소자를 완성하게 된다.Through this process, the package is completed as shown in FIG. 3d, and dicing is performed as shown in FIG. 3e, thereby completing a single device as shown in FIG. 3f.

이하에서는 도 3f와 같은 단일소자를 이용하여 본 발명을 설명하는 것으로 하겠으나, 본 발명이 웨이퍼상에서 패키지하는 것임을 간과해서는 안 된다.
Hereinafter, the present invention will be described using a single device as shown in FIG. 3F, but it should not be overlooked that the present invention is packaged on a wafer.

도 4a 및 도 4b는 본 발명에 따른 웨이퍼 레벨 패키지를 개략적으로 설명하기 위한 분해 단면도로서, 도 3f의 단일소자의 단면을 도시한 것이다.4A and 4B are exploded cross-sectional views schematically illustrating a wafer level package according to the present invention, showing a cross section of the single device of FIG. 3F.

도면에 도시된 바와 같이, 본 발명의 웨이퍼 레벨 패키지는, 소자기판(11)과 그 상부에 본딩되는 상부캡(21) 및 하부에 정렬되는 하부캡(31)을 포함하여 구성되는 것으로서, 이러한 소자기판(11), 상부캡(21) 및 하부캡(31)은 각각의 MEMS 소자의 기능에 적합하도록 제작된다. 원칙적으로 상부캡(21) 및 하부캡(31)은 소자기판(11)에 가해지는 충격을 방지하기 위한 것이다.As shown in the figure, the wafer level package of the present invention comprises an element substrate 11, an upper cap 21 bonded to an upper portion thereof, and a lower cap 31 aligned to a lower portion thereof. The substrate 11, the upper cap 21 and the lower cap 31 are manufactured to suit the function of each MEMS device. In principle, the upper cap 21 and the lower cap 31 are for preventing the impact applied to the element substrate 11.

소자기판(11)은 하부캡(31)과 본딩되어 캐비티(cavity)를 형성하도록 그 하부면에 소정 기울기의 측면을 가지는 리세스(recess)부(12)가 형성되어 있다. 예를 들어, 소자기판(11)의 웨이퍼(10)가 KOH 방식으로 에칭되는 경우, 리세스부(12)의 측면의 기울기는 54.74°를 이루는 것이 바람직하다. 다만, 이에 한정되는 것은 아니며, 웨이퍼(10)의 에칭방식에 의해 그 기울기는 변화할 수 있으며, 0~90°의 범위에서 선택될 수 있을 것이다.A recess 12 having a side of a predetermined slope is formed on the lower surface of the device substrate 11 so as to be bonded to the lower cap 31 to form a cavity. For example, when the wafer 10 of the element substrate 11 is etched by the KOH method, the inclination of the side surface of the recess 12 is preferably 54.74 °. However, the present invention is not limited thereto, and the inclination may be changed by the etching method of the wafer 10, and may be selected in the range of 0 ° to 90 °.

상부캡(21)은 충격에 의해 소자가 파손되는 것을 막기 위해 빛이 통과되는 중앙 부분의 일부만 개방되어 있는 형상으로 제작될 수 있다. 다만, 이에 한정되는 것은 아니다.The upper cap 21 may be manufactured in a shape in which only a part of the central portion through which light passes is opened to prevent the device from being damaged by an impact. However, the present invention is not limited thereto.

또한, 하부캡(31)은, 도 4b에 도시된 바와 같이, 충격방지 기능 외에, 외부 소자(예를 들어, 자석)와 소자기판(11)와의 정확한 간격 유지를 위해, 소정의 두께를 가지며, 중앙에 개구부가 형성되어 있다. 이러한 개구부의 형상 등의 규격은 소자기판(11)에 따라 결정되는 것이다.In addition, as shown in FIG. 4B, the lower cap 31 has a predetermined thickness in order to maintain an accurate distance between the external element (for example, a magnet) and the element substrate 11, in addition to an impact preventing function. An opening is formed in the center. The size of the shape of the opening and the like is determined by the element substrate 11.

또한, 정렬을 위해, 하부캡(31)의 상부면에는 메사(mesa)부(32, 33)가 형성되어 있다. 메사부(32, 33)는, 상부가 평평하고 측면은 소정의 기울기로 형성되어 있는 형상을 말하는 것으로, 리세스부(12)의 내측에 형성되도록 배치되며, 그 측면의 기울기는 소자기판(11)의 리세스부(12)의 형상에 따라 결정된다. 예를 들어, 위의 설명과 같이 리세스부(12)의 측면이 54.74°를 이루는 경우, 메사부(32,33)의 측면의 기울기는 125.26°를 이루는 것이 바람직하다. 다만, 위에서 설명한 바와 같이, 이에 한정되는 것은 아니며, 리세스부(12)의 측면의 기울기에 따라 결정되는 것임은 이미 설명한 바와 같다. 또한, 본 발명에서는 메사부가 2개 형성되는 구조를 설명하였으나, 이는 소자기판(11) 및 하부캡(31)의 형상에 따라 결정될 수 있는 것임은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 자명하다 할 것이다.Further, for alignment, mesas 32 and 33 are formed on the upper surface of the lower cap 31. The mesa portions 32 and 33 refer to a shape in which the upper portion is flat and the side surface is formed at a predetermined inclination, and is arranged to be formed inside the recess portion 12, and the inclination of the side surface is the element substrate 11. Is determined according to the shape of the recess 12. For example, as described above, when the side surface of the recess portion 12 is 54.74 °, the inclination of the side surfaces of the mesa portions 32 and 33 is preferably 125.26 °. However, as described above, the present invention is not limited thereto and is determined according to the inclination of the side surface of the recess 12, as described above. In addition, the present invention has been described a structure in which two mesas are formed, which can be determined according to the shape of the element substrate 11 and the lower cap 31, those of ordinary skill in the art. It will be self-evident to you.

이와 같은 구조에 의해, 리세스부(12)의 양 측면에 메사부(32, 33)가 끼워지는 형상으로 구성된다. 즉, 메사부(32, 330는 리세스부(12)와 하부캡(31)이 형성하는 캐비티의 내부에 형성되는 것이다. 이와 같은 메사부(32, 33)에 의해, 소자기판(11)이 하부캡(31) 위에 배치되면, 소자기판(11)이 자가정렬(self-aligning)되게 된다.With such a structure, the mesa portions 32 and 33 are fitted to both side surfaces of the recess portion 12. That is, the mesa portions 32 and 330 are formed inside the cavity formed by the recess portion 12 and the lower cap 31. The mesa portions 32 and 33 form the element substrate 11. When disposed on the lower cap 31, the device substrate 11 is self-aligned.

본 발명의 웨이퍼 레벨 패키지는, 이와 같이 하부캡(31)의 메사부(32, 33)와 소자기판(11)의 리세스부(12)에 의해 하부캡(31)과 소자기판(11)이 자가정렬되는 구조를 이루며, 이와 같은 구조로 인해, 상부캡(21)과 소자기판(11)만을 정렬기를 이용하여 정렬하고, 1회의 본딩과정을 거쳐 상부캡(21), 소자기판(11) 및 하부캡(31)을 본딩할 수 있다.
In the wafer level package of the present invention, the lower cap 31 and the element substrate 11 are formed by the mesa portions 32 and 33 of the lower cap 31 and the recess portion 12 of the element substrate 11. The self-aligned structure is achieved, and due to this structure, only the upper cap 21 and the element substrate 11 are aligned using an aligner, and the upper cap 21, the element substrate 11, and The lower cap 31 may be bonded.

이하, 본 발명의 웨이퍼 레벨 패키지의 제조 방법을 도면을 참고로 하여 더욱 상세하게 설명하기로 한다.Hereinafter, a method of manufacturing a wafer level package of the present invention will be described in more detail with reference to the drawings.

도 5a 내지 도 5e는 본 발명에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 일실시예 단면도이다. 단일소자만을 제조하는 것으로 도시하였으나, 이는 편의를 위한 것으로, 본 발명의 제조 방법이 도 3과 같은 웨이퍼 상에서 이루어지는 것임은 이미 설명한 바와 같다. 5A to 5E are cross-sectional views of one embodiment for explaining a method of manufacturing a wafer level package according to the present invention. Although only a single device is shown, this is for convenience, and the manufacturing method of the present invention is performed on the wafer as shown in FIG. 3 as described above.

본 발명의 제조 방법은, 우선 도 5a 및 도 5b와 같이 리세스부(12)가 형성된 소자기판(11)을 메사부(32, 33)가 형성된 하부캡(31)의 상부에 위치시킨다. 이는 위에서 설명한 바와 같이, 리세스부(12)의 양 측면에 메사부(32, 33)가 끼워지는 형상으로 정렬되며, 이에 의해 자가정렬이 가능하여, 본딩과정을 단축할 수 있다. 이때, 솔더(41, 42)를 소자기판(11)과 하부캡(31)의 사이에 위치시킨다. In the manufacturing method of the present invention, first, as shown in FIGS. 5A and 5B, the element substrate 11 having the recessed portion 12 is positioned on the upper portion of the lower cap 31 having the mesa portions 32 and 33. As described above, the mesas 32 and 33 are aligned to both side surfaces of the recess 12, thereby allowing self-alignment, thereby shortening the bonding process. At this time, the solders 41 and 42 are positioned between the element substrate 11 and the lower cap 31.

이와 같이, 하부캡(31)과 소자기판(11)이 자가정렬된 상태에서, 정렬기(도시되지 않음)를 이용하여 상부캡(21)과 소자기판(11)을 정렬한다. 상부캡(21)과 소자기판(11)의 사이에 솔더(43, 44)가 위치된다. 도 5d는 정렬기(도시되지 않음)에 의해 상부캡(21)과 소자기판(11)이 정렬된 상태를 도시한 것이다.As such, in the state where the lower cap 31 and the element substrate 11 are self-aligned, the upper cap 21 and the element substrate 11 are aligned using an aligner (not shown). Solders 43 and 44 are positioned between the upper cap 21 and the element substrate 11. 5D illustrates a state in which the upper cap 21 and the element substrate 11 are aligned by an aligner (not shown).

이후, 도 5d와 같이 정렬되어 있는 상부캡(21), 소자기판(11) 및 하부캡(31)을, 본더(bonder)(도시되지 않음)에서 특정 온도 및 압력을 가하여 도 5e와 같은 웨이퍼 레벨의 패키지를 제조할 수 있다.Subsequently, the upper cap 21, the element substrate 11, and the lower cap 31, which are aligned as shown in FIG. 5D, are subjected to a specific temperature and pressure in a bonder (not shown), thereby providing a wafer level as shown in FIG. 5E. The package of can be manufactured.

본 발명의 설명에서는 솔더(41, 42, 43, 44)를 사용하여 각 기판을 본딩하는 방법을 예를 들어 설명하였으나, 이에 한정되는 것은 아니며, 이는 다른 본딩물질의 사용을 배제하는 것이 아니다.In the description of the present invention, a method of bonding each substrate using the solders 41, 42, 43, and 44 is described by way of example, but is not limited thereto. This does not exclude the use of other bonding materials.

이와 같은 본 발명의 제조 방법에 의하면, 리세스부와 메사부를 이용하여 하부캡(31)과 소자기판(11)을 자가정렬함으로써, 한번의 본딩으로 3기판을 동시에 본딩할 수 있다. According to the manufacturing method of the present invention, by using the recess portion and the mesa portion self-aligning the lower cap 31 and the element substrate 11, it is possible to bond three substrates at the same time by one bonding.

이에 따라, 두번의 본딩에 의해 각 기판의 정렬이 어긋나는 문제점을 해결할 수 있으며, 반복되는 가열로 인해 소자의 열화현상을 줄일 수 있다. 특히, 광학소자의 경우, 소자 특성의 재현성을 보장할 수 있게 된다.Accordingly, the problem of misalignment of each substrate by two bondings can be solved, and deterioration of the device can be reduced due to repeated heating. In particular, in the case of an optical element, it is possible to ensure reproducibility of element characteristics.

이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.
While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention as defined by the appended claims. Accordingly, the true scope of the present invention should be determined by the following claims.

10: 소자기판 웨이퍼 11: 소자기판
12: 리세스부 20: 상부캡 웨이퍼
21: 상부캡 30: 하부캡 웨이퍼
31: 하부캡 32, 33: 메사부
40: 웨이퍼 레벨 패키지 41, 42, 43, 44: 솔더10: device substrate wafer 11: device substrate
12: recessed portion 20: upper cap wafer
21: upper cap 30: lower cap wafer
31: lower cap 32, 33: mesa portion
40: wafer level packages 41, 42, 43, 44: solder

Claims (6)

웨이퍼 레벨에서 소자기판의 패키지 제조가 이루어지는 웨이퍼 레벨 패키지에 있어서,
상기 소자기판의 상부에 형성되어 상기 소자기판에 가해지는 충격을 방지하기 위한 상부캡;
캐비티를 형성하도록, 그 하부면에 소정의 기울기의 측면을 가지는 리세스부가 형성되는 상기 소자기판; 및
상기 소자기판의 하부에 형성되어 상기 소자기판에 가해지는 충격을 방지하고, 그 상부면에는, 상기 리세스부의 내측에 형성되도록 배치되며, 그 상부가 평평하고 그 측면이 상기 기울기를 가지는 적어도 하나 이상의 메사부가 형성되는 하부캡을 포함하는 웨이퍼 레벨 패키지.
In a wafer level package in which the device substrate is packaged at the wafer level,
An upper cap formed on an upper portion of the device substrate to prevent an impact applied to the device substrate;
The device substrate on which a recess portion having a side of a predetermined slope is formed on a lower surface thereof to form a cavity; And
At least one or more formed on a lower portion of the device substrate to prevent an impact applied to the device substrate, and formed on an upper surface thereof so as to be formed inside the recessed portion, the upper portion of which is flat and the side of which has the slope A wafer level package comprising a bottom cap on which a mesa is formed.
제1항에 있어서, 상기 소자기판 및 상기 하부캡은, 상기 메사부가 상기 리세스부의 내측에 형성되어 자가정렬되는 것을 특징으로 하는 웨이퍼 레벨 패키지.
The wafer level package of claim 1, wherein the device substrate and the lower cap are self-aligned by forming the mesa portion inside the recess portion.
(a) 그 하부면에 소정의 기울기의 측면을 가지는 리세스부가 형성되는 소자기판을, 상부가 평평하고 그 측면이 상기 기울기를 가지는 적어도 하나 이상의 메사부가 그 상부면에 형성되는 하부캡의 상부에 배치하는 단계;
(b) 상기 소자기판의 상부에 상부캡을 정렬하는 단계; 및
(c) 소정의 온도 및 압력을 가하여 상기 상부캡, 상기 소자기판 및 상기 하부캡을 본딩하는 단계를 포함하는 웨이퍼 레벨 패키지의 제조 방법.
(a) a device substrate having a recessed portion having a side of a predetermined slope formed on a lower surface thereof, wherein at least one mesa portion having a flat top surface and the sided side thereof has an upper portion of a lower cap formed on the upper surface thereof; Deploying;
(b) aligning an upper cap on an upper portion of the device substrate; And
(c) bonding the upper cap, the device substrate, and the lower cap by applying a predetermined temperature and pressure.
제3항에 있어서, (d) 상기 상부캡과 상기 소자기판의 사이, 및 상기 소자기판과 상기 하부캡의 사이에 소정의 본딩물질을 배치하는 단계를 더 포함하는 웨이퍼 레벨 패키지의 제조 방법.
The method of claim 3, further comprising: (d) disposing a predetermined bonding material between the upper cap and the device substrate and between the device substrate and the lower cap.
제3항에 있어서, 상기 (a)단계는, 상기 적어도 하나 이상의 메사부가 상기 리세스부의 내측에 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
The method of claim 3, wherein in the step (a), the at least one mesa part is formed inside the recess part.
제3항 내지 제5항 중 어느 하나의 항에 의해 제조된 웨이퍼 레벨 패키지.A wafer level package made according to any one of claims 3 to 5.
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