KR20120064270A - 박막 태양 전지 - Google Patents

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안세원
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Abstract

본 발명은 박막 태양 전지에 관한 것이다.
본 발명에 따른 박막 태양 전지는 기판; 기판의 상부에 배치되는 전면 전극; 전면 전극 상부에 배치되는 후면 전극; 및 전면 전극과 후면 전극 사이에 배치되며, 제 1 타입의 불순물이 도핑된 p형 반도체층, 제 1 타입과 반대인 제 2 타입의 불순물이 도핑된 n형 반도체층, 및 p형 반도체층과 n형 반도체층 사이에 배치되는 진성(i) 반도체층을 포함하는 광전 변환부;를 포함하며, 광전 변환부는 p형 반도체층의 상부에 p형 반도체층의 전기 전도도보다 전기 전도도가 높은 p+형 반도체층; 및 p형 반도체층의 하부에 p형 반도체층의 전기 전도도보다 전기 전도도가 낮은 버퍼층을 더 포함한다.

Description

박막 태양 전지{Thin Film Solar Cell}
본 발명은 박막 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 광기전력 효과(photovoltaic effect)에 의해 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 p형의 반도체부와 n형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결하여 전력을 얻는다.
본 발명은 효율이 향상된 박막 태양 전지를 제공하는데 그 목적이 있다.
본 발명에 따른 박막 태양 전지는 기판; 기판의 상부에 배치되는 전면 전극; 전면 전극 상부에 배치되는 후면 전극; 및 전면 전극과 후면 전극 사이에 배치되며, 제 1 타입의 불순물이 도핑된 p형 반도체층, 제 1 타입과 반대인 제 2 타입의 불순물이 도핑된 n형 반도체층, 및 p형 반도체층과 n형 반도체층 사이에 배치되는 진성(i) 반도체층을 포함하는 광전 변환부;를 포함하며, 광전 변환부는 p형 반도체층과 전면 전극 사이에 p형 반도체층의 전기 전도도보다 전기 전도도가 높은 p+형 반도체층; 및 p형 반도체층과 진성 반도체층 사이에 p형 반도체층의 전기 전도도보다 전기 전도도가 낮은 버퍼층을 더 포함한다.
여기서, p+형 반도체층, p형 반도체층 및 버퍼층은 제 1 타입의 불순물로 붕소(Boron, B)가 도핑될 수 있다.
여기서, 버퍼층에 도핑되는 붕소의 함유량은 p형 반도체층에 도핑되는 붕소의 함유량보다 낮을 수 있다.
또한, p형 반도체층 및 버퍼층은 탄소(C)를 함유하되, p형 반도체층의 탄소(C) 함유량은 버퍼층의 탄소(C) 함유량보다 높을 수 있다.
또한, p+형 반도체층은 미세 결정질 실리콘 물질(mc-Si)을 함유하며, p형 반도체층과 버퍼층은 비정질 실리콘(a-Si) 물질에 탄소(C)가 결합된 비정질 실리콘카바이드(a-SiC) 물질을 함유할 수 있다.
또한, p+형 반도체층에 도핑되는 붕소의 함유량은 p형 반도체층에 도핑되는 붕소의 함유량보다 낮고, 버퍼층에 함유되는 붕소의 함유량보다 높을 수 있다.
또한, p+형 반도체층은 탄소(C)를 함유하지 않을 수 있다.
또한, p+형 반도체층의 실리콘(Si) 함유량은 p형 반도체층 및 버퍼층의 실리콘(Si) 함유량보다 높고, p형 반도체층의 실리콘(Si) 함유량은 버퍼층의 실리콘(Si) 함유량보다 낮을 수 있다.
여기서, p형 반도체층의 탄소(C) 대비 실리콘(Si) 함유량은 3at% 이상 30at% 이하일 수 있다.
또한, 버퍼층의 탄소(C) 대비 실리콘(Si) 함유량은 1at% 이상 15at% 이하일 수 있다.
또한, p+형 반도체층, p형 반도체층 및 버퍼층은 비정질 실리콘(a-Si) 물질에 탄소(C)가 결합된 비정질 실리콘카바이드(a-SiC) 물질을 함유할 수 있다.
여기서, p+형 반도체층에 도핑되는 붕소의 함유량은 p형 반도체층에 도핑되는 붕소의 함유량보다 높을 수 있다.
또한, p+형 반도체층은 탄소(C)를 함유하되, p+형 반도체층의 탄소(C) 함유량은 p형 반도체층의 탄소(C) 함유량보다 낮고, 버퍼층의 탄소(C) 함유량보다 높을 수 있다.
또한, p형 반도체층의 실리콘(Si) 함유량은 p+형 반도체층 및 버퍼층의 실리콘(Si) 함유량보다 낮을 수 있다.
여기서, p+형 반도체층의 탄소(C) 대비 실리콘(Si) 함유량은 1at% 이상 15at% 이하일 수 있다.
또한, p형 반도체층의 탄소(C) 대비 실리콘(Si) 함유량은 3at% 이상 30at% 이하일 수 있다.
또한, 버퍼층의 탄소(C) 대비 실리콘(Si) 함유량은 1at% 이상 15at% 이하일 수 있다.
본 발명에 따른 박막 태양 전지는 윈도우층이 p+형 반도체층, p형 반도체층 및 버퍼층과 같이 3개의 층으로 형성되도록 함으로써, 윈도우층의 두께를 보다 얇게 형성할 수 있으며, 아울러 광전 변환 효율을 더욱 향상시킬 수 있다.
도 1은 본 발명에 따른 박막 태양 전지의 일례를 설명하기 위한 도이다.
도 2a 내지 도 2c는 본 발명에 따른 윈도우층의 제 1 예에 대해서 설명하기 위한 도이다.
도 3a 내지 도 3c는 본 발명에 따른 윈도우층의 제 2 예에 대해서 설명하기 위한 도이다.
도 4는 도 1과 같은 단일 접합 태양 전지에 본 발명에 따른 윈도우층의 제 1 예 및 제 2 예를 p+형 반도체층이 없는 예와 비교한 실험 결과를 설명하기 위한 표이다.
도 5는 본 발명에 따른 이중접합(Double Junction) 태양전지 혹은 p-i-n-p-i-n 구조의 일례를 설명하기 위한 도이다.
도 6은 도 5와 같은 이중 접합 태양 전지에 본 발명에 따른 윈도우층의 제 1 예 및 제 2 예를 p+형 반도체층이 없는 예와 비교한 실험 결과를 설명하기 위한 표이다.
도 7는 본 발명에 따른 삼중접합(Triple Junction) 태양전지 혹은 p-i-n-p-i-n-p-i-n 구조의 일례를 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
도 1은 본 발명에 따른 박막 태양 전지의 일례를 설명하기 위한 도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 박막 태양 전지의 일례는 기판(100), 전면 전극(110), 광전변환부(PV), 후면 전극(140)을 포함한다.
여기서, 기판(100)은 다른 기능성층들이 배치될 수 있는 공간을 마련할 수 있다. 아울러, 기판(100)은 입사되는 광(Light)이 광전변환부(PV)에 보다 효과적으로 도달하도록 하기 위해 실질적으로 투명한 비전도성 재질, 예컨대 유리 또는 플라스틱 재질로 이루어질 수 있다.
전면 전극(110)은 기판(100)의 상부에 배치되고, 입사되는 광의 투과율을 높이기 위해 실질적으로 광투과성의 전도성 물질, 예를 들면, TCO(transparent conductive oxide)를 함유한다. 아울러, 전면 전극(110)의 비저항 범위는 약 10-2Ωㆍ㎝ 내지 10-11Ωㆍ㎝일 수 있다. 이러한 전면 전극(110)은 광전변환부(PV)와 전기적으로 연결될 수 있다. 이에 따라, 전면 전극(110)은 입사되는 광에 의해 생성된 캐리어 중 하나, 예컨대 정공을 수집하여 출력할 수 있다.
아울러, 전면 전극(110)의 상부 표면에는 랜덤(random)한 피라미드 구조를 갖는 복수 개의 요철이 형성될 수 있다. 즉, 전면 전극(110)은 텍스처링 표면(texturing surface)을 구비하고 있다. 이와 같이, 전면 전극(110)의 표면을 텍스처링하게 되면, 입사되는 광의 반사를 저감시키고, 광의 흡수율을 높일 수 있어서 태양전지의 효율을 향상시키는 것이 가능하다. 한편, 도 1에서는 전면 전극(110)에만 요철을 형성한 경우만을 도시하고 있지만, 광전변환부(PV)에도 요철을 형성하는 것이 가능하다.
다음, 후면 전극(140)은 전면 전극(110)의 상부에 이격되어 광전 변환부(120) 상부에 배치되며, 광전변환부(PV)가 발생시킨 전력의 회수 효율을 높이기 위해 전기 전도성이 우수한 금속 재질을 포함할 수 있다. 아울러, 후면 전극(140)은 광전변환부(PV)와 전기적으로 연결되어 입사되는 광에 의해 생성된 캐리어 중 하나, 예컨대 전자를 수집하여 출력할 수 있다.
이와 같은 후면 전극(140)은 전기 전도성이 양호한 은(Ag) 또는 알루미늄(Al) 중 적어도 하나의 물질을 포함하여 형성될 수 있으며, 단층 또는 다층으로 형성될 수도 있다.
여기서, 광전변환부(PV)는 전면 전극(110)과 후면 전극(140)의 사이에 배치되어 외부로부터 기판(100)의 입사면을 통하여 입사되는 광을 전기로 변환하는 기능을 한다.
이와 같은 광전변환부(PV)는 기판(100)의 입사면으로부터 p-i-n 구조, 즉 p형 반도체층(120p), 진성(i형) 반도체층(120i), n형 반도체층(120n)을 포함하고, 이외에 p+형 반도체층(120p+)과 버퍼층(120b)이 더 형성된다.
이하에서는 광전 변환부(PV)의 p-i-n 구조에 대해 먼저 설명하고, p+형 반도체층(120p+)과 버퍼층(120b)에 대해 설명한다.
도 1에서는 광전변환부(PV)가 하나의 p-i-n 구조로 이루어진 것을 도시하고 있으나, 이와 같은 광전변환부(PV)는 두 개의 p-i-n 구조로 이루어질 수도 있으며, 3개의 p-i-n 구조로 이루어질 수도 있다. 도 1에서는 광전변환부(PV)가 하나의 p-i-n 구조로 이루어진 것을 일례로 설명하고, 광전변환부(PV)가 전술한 바와 같이 복수 개의 p-i-n 구조로 이루어진 예에 대해서는 도 5 및 도 7에서 구체적으로 설명한다.
또한, 도 1에서는 광전변환부(PV)의 구조가 입사면으로부터 p-i-n 구조로 되는 것을 일례로 설명하고 있으나, 광전변환부(PV)의 구조가 입사면으로부터 n-i-p 구조로 되는 것도 가능하다. 그러나, 이하에서는 설명의 편의상 광전변환부(PV)의 구조가 입사면으로부터 p-i-n 구조로 되는 것을 일례로 설명한다.
이와 같은 광전변환부(PV)에서 p형 반도체층(120p)은 실리콘(Si)을 포함한 원료 가스에 제 1 타입의 불순물, 예를 들면 붕소(B, Baron), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 포함하는 가스를 이용하여 형성할 수 있다. 본 발명에서는 이와 같은 3가 원소 중 p형 반도체층(120p)에 도핑되었을 때에, 결함(defect)이 가장 적은 붕소가 사용된 것을 일례로 설명한다.
n형 반도체층(120n)은 실리콘을 포함한 원료 가스에 제 1 타입과 반대인 제 2 타입의 불순물, 예를 들면, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 포함한 가스를 이용하여 형성할 수 있다.
진성(i) 반도체층(120i)은 p형 반도체층(120p)과 n형 반도체층 사이에 배치되며, 캐리어의 재결합율을 줄이고 광을 흡수할 수 있다. 이러한 진성 반도체층(120i)은 입사되는 광을 흡수하여, 전자와 정공과 같은 캐리어를 생성할 수 있다.
이러한 진성 반도체층(120i)은 도 1에서 비정질 실리콘(Amorphous Silicon) 재질(i-a-si), 예컨대 수소화된 비정질 실리콘(Hydrogenated Amorphous Silicon, a-Si:H)을 포함하는 것으로 도시하고 있으나, 이와 다르게 미세 결정 실리콘(mc-Si) 재질, 예컨대 수소화된 미세 결정 실리콘(mc-Si:H)을 포함할 수도 있다.
이와 같은 광전변환부(PV)는 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD)과 같은 화학 기상 증착법(chemical vapor deposition, CVD)에 의해 형성될 수 있다.
또한, 이와 같은 진성 반도체층(120i)에는 추가로 게르마늄(Ge) 재질이 불순물로 도핑될 수 있다. 게르마늄(Ge) 재질은 진성 반도체층(120i)의 에너지 밴드갭을 낮출 수 있고, 이에 따라 진성 반도체층(120i)의 장파장 대역 광의 흡수율이 향상됨으로써 태양전지의 효율이 향상될 수 있다.
또한, 도 1에 도시된 바와 같이, 광전변환부(PV)의 p형 반도체층(120p) 및 n형 반도체층(120n)과 같은 도핑층은 진성 반도체층(120i)을 사이에 두고 p-n 접합을 형성할 수 있다.
이러한 구조에서, p형 반도체층(120p) 쪽으로 광이 입사되면 진성 반도체층(120i)의 내부에서는 상대적으로 높은 도핑 농도를 갖는 p형 반도체층(120p)과 n형 반도체층(120n)에 의해 공핍(depletion)이 형성되고, 이에 따라 전기장이 형성될 수 있다. 이러한 광기전력 효과(photovoltatic effect)에 의하여 광 흡수층인 진성 반도체층(120i)에서 생성된 전자와 정공은 접촉 전위차에 의해 분리되어 서로 다른 방향으로 이동된다. 예를 들어, 정공은 p형 반도체층(120p)을 통해 전면전극(110)쪽으로 이동하고, 전자는 n형 반도체층(120n)을 통해 후면전극(140)쪽으로 이동할 수 있다. 이러한 방식으로 전력이 생산될 수 있다.
한편, 이와 같은 광전 변환부는 도 1에 도시된 바와 같이, p+형 반도체층(120p+)과 버퍼층(120b)을 더 포함한다. 여기서, p+형 반도체층(120p+), p형 반도체층(120p) 및 버퍼층(120b)은 초기에 빛이 들어오는 층으로 윈도우(window)층이라고 정의할 수 있다.
이와 같이 p+형 반도체층(120p+), p형 반도체층(120p) 및 버퍼층(120b)으로 구성되는 윈도우층은 제 1 타입의 불순물로 붕소(Boron, B)가 도핑될 수 있다.
버퍼층(120b)은 p형 반도체층(120p)과 진성(i) 반도체층(120i) 사이에 p형 반도체층(120p)의 전기 전도도보다 전기 전도도가 낮게 형성된다. 다시 말하여 버퍼층(120b)과 p형 반도체층(120p)이 비정질 실리콘(a-Si)인 경우, 버퍼층(120b)에 도핑되는 붕소의 함유량은 p형 반도체층(120p)에 도핑되는 붕소의 함유량보다 적을 수 있다. 이와 같이 함으로써, 버퍼층(120b)의 에너지 밴드갭이 진성(i) 반도체층(120i)의 에너지 밴드갭과 p형 반도체층(120p)의 에너지 밴드갭 사이에 발생하는 밴드 오프셋(Band offset)을 감소시켜, 진성 반도체층(120i)에서 발생하는 정공(hole)이 p형 반도체층(120p)으로 보다 용이하게 전도되도록 할 수 있으며, 아울러, 버퍼층(120b)이 패시베이션(passivation) 역할을 수행하도록 함으로써 p형 반도체층(120p)과 진성 반도체층(120i)의 계면에서 발생하는 전자와 정공의 재결합(recombination)을 방지할 수 있다. 이를 통해서 버퍼층(120b)은 박막 태양 전지의 광전 변환 효율을 향상시킬 수 있다.
P+형 반도체층(120P+)은 p형 반도체층(120p)과 전면 전극(110) 사이에 배치되며, p형 반도체층(120p)의 전기 전도도보다 전기 전도도가 높게 형성된다.
여기서, p+형 반도체층(120p+)의 전기 전도도를 p형 반도체층(120p)의 전기 전도도보다 높게 형성하는 예는 2 가지가 있을 수 있다.
첫 번째 예는 비정질 실리콘(a-Si) 물질에 붕소를 도핑하여 p형 반도체층(120p)으로 형성한 후, p형 반도체층(120p) 상부에 p+형 반도체층(120p+)을 형성하되, p+형 반도체층(120p+)은 전기 전도도가 비정질 실리콘(a-Si) 물질에 비하여 상대적으로 뛰어난 미세 결정질 실리콘(mc-Si) 물질에 붕소를 도핑하여 형성하는 것이고, 두 번째 예는 p+형 반도체층(120p+)과 p형 반도체층(120p)을 모두 비정질 실리콘(a-Si) 물질로 형성하되, p+형 반도체층(120p+)에서의 붕소 도핑 농도를 p형 반도체층(120p)에서의 붕소 도핑 농도보다 높여 전기 전도도를 향상시키는 방법이 있다. 여기서, 첫 번째 예에서 대해서는 도 2a 내지 도 2c에서 보다 상세히 설명하며, 두 번째 예에 대해서는 도 3a 내지 도 3c에서 보다 상세히 설명한다.
이와 같은, p+형 반도체층(120p+)은 전기 전도도가 p형 반도체층(120p)보다 높아, p형 반도체층(120p)이 바로 전면 전극(110)에 접촉하여 형성되는 경우보다, 전면 전극(110)과의 오믹 컨텍(omic cintact)이 더 잘 이루어져 접촉 저항(contact resistance)을 감소시켜 단락 전류(Jsc)를 더욱 향상시킬 수 있다.
아울러, p+형 반도체층(120p+)을 p형 반도체층(120p) 상부에 더 형성되는 경우, p+형 반도체층(120p+)의 높은 전도도로 인하여 p형 반도체층(120p)과 버퍼층(120b)의 두께를 더욱 감소시킬 수 있다. 따라서, p형 반도체층(120p)과 버퍼층(120b)만 형성된 구조보다 본 발명에 따른 윈도우층의 총 두께는 더욱 감소될 수 있다. 따라서, 윈도우층의 두께 감소로 인하여 윈도우층에서 빛의 손실을 더욱 방지할 수 있어 더욱 많은 양의 빛이 진성 반도체층(120i)으로 투과될 수 있다. 따라서, 박막 태양 전지의 광전 변환 효율이 더욱 향상될 수 있다.
도 1에서는 단일 접합 박막 태양 전지에서만 일례로 설명하였으나, 본 발명과 같이, 윈도우층이 p+형 반도체층(120p+), p형 반도체층(120p) 및 버퍼층(120b)과 같이 3개의 층으로 형성되는 구조는 이중 접합 박막 태양 전지나 삼중 접합 박막 태양 전지에서도 적용될 수 있다. 이중 접합 박막 태양 전지에서 적용된 예는 도 5에서 설명하고, 삼중 접합 박막 태양 전지에서 적용된 예는 도 7에서 설명한다.
이하의 도 2a 내지 도 2c 및 도 3a 내지 도 3c에서는 버퍼층(120b), p형 반도체층(120p) 및 p+형 반도체층(120p+)으로 이루어지는 윈도우층에 대해 보다 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 윈도우층의 제 1 예에 대해서 설명하기 위한 도이다.
도 2a 내지 도 2c에 도시된 바와 같이, 윈도우층의 제 1 예는 전면 전극(110)과 진성 반도체층(120i) 사이에 배치되며, 전술한 바와 같이, 버퍼층(120b), p형 반도체층(120p) 및 p+형 반도체층(120p+)으로 이루어진다.
이와 같은 윈도우층의 제 1 예에서, 버퍼층(120b)과 p형 반도체층(120p)은 비정질 실리콘(a-Si) 물질에 탄소(C)가 결합된 비정질 실리콘 카바이드(a-SiC) 물질로 이루어질 수 있으며, p+형 반도체층(120p+)은 미세 결정 실리콘(mc-Si) 물질로 이루어질 수 있다.
여기서, 윈도우층의 각층에서의 붕소 도핑 농도는 도 2a에 도시된 바와 같이, p형 반도체층(120p)이 가장 높은 값을 가지고, 버퍼층(120b)이 가장 낮은 값을 가질 수 있으며, p+형 반도체층(120p+)이 중간값을 가질 수 있다.
여기서, 붕소의 도핑 농도가 높아질수록 전기 전도도는 증가하나, 붕소의 도핑 농도가 과도하게 높은 경우 진성 반도체층(120i)에서 광기전력에 의해 발생한 캐리어(예를 들면 정공)가 전면 전극(110)으로 전도되는 과정에서 소멸되는 결함(defect)이 발생할 수 있고, 붕소의 도핑 농도가 과도하게 낮아지면 전술한 결함은 감소하나 전기 전도도도 함께 감소할 수 있다.
그러나, 윈도우층의 제 1 예는 p+형 반도체층(120p+)이 상대적으로 전기 전도도가 높은 미세 결정 실리콘(mc-Si) 물질로 이루어지기 때문에, p+형 반도체층(120p+)의 붕소 도핑 농도를 p형 반도체층(120p)의 붕소 도핑 농도보다 낮출 수 있다. 도 2a에서는 p+형 반도체층(120p+)의 붕소 도핑 농도(B1)가 p형 반도체층(120p)의 붕소 도핑 농도(B2)보다 낮고, 버퍼층(120b)의 붕소 도핑 농도(B3)보다는 높은 것을 일례로 도시하고 있으나, 이와 다르게 미세 결정 실리콘(mc-Si) 물질로 이루어진 p+형 반도체층(120p+)의 붕소 도핑 농도(B1)가 버퍼층(120b)의 붕소 도핑 농도(B3)보다 낮더라도 p+형 반도체층(120p+)의 전기 전도도가 p형 반도체층(120p)의 전기 전도도보다 높은 수준으로 유지될 경우 본 발명에 충분히 적용될 수 있다.
따라서, 비정질 실리콘 카바이드(a-SiC) 물질에 붕소가 도핑되는 p형 반도체층(120p)보다 더 높은 전기 전도도를 구현하기 위하여 p+형 반도체층(120p+)의 붕소 도핑 농도를 더 높게 할 필요가 없어 p+형 반도체층(120p+)에서 전술한 결함(defect)의 발생을 최소화 시키면서 아울러 전기 전도도는 향상시킬 수 있어 박막 태양 전지의 광전 변환 효율을 향상시킬 수 있다.
또한, 버퍼층(120b)에 도핑되는 붕소의 함유량(B3)을 p형 반도체층(120p)에 도핑되는 붕소의 함유량(B2)보다 낮게 하는 것은 붕소의 함유로 인한 결함을 최소화하기 위함이다. 즉, 버퍼층(120b)에 도핑되는 붕소의 함유량(B3)이 많아질수록 전기 전도도는 높아지지만 상대적으로 결함이 증가될 수 있다. 따라서, p형 반도체층(120p)과 진성 반도체층(120i) 사이에 위치하는 버퍼층(120b)의 위치적 특성으로 인하여 높은 전기 전도도보다는 결함을 최소화시켜 진성 반도체층(120i)에서 생성된 정공(hole)이 p형 반도체층(120p)으로 손실없이 충분히 전달되는 것이 광전 변환 효율에 더 유리하기 때문이다.
이와 같이, 본 발명에 따른 윈도우층의 제 1 예는 p+형 반도체층(120p+)의 높은 전도도로 인하여, p형 반도체층(120p)과 버퍼층(120b)만 형성된 구조보다 p형 반도체층(120p)과 버퍼층(120b)의 총 두께를 더욱 줄일 수 있으며, 윈도우층의 두께 감소로 인하여 윈도우층에서 빛의 손실을 더욱 방지할 수 있어 더욱 많은 양의 빛이 진성 반도체층(120i)으로 투과될 수 있다.
또한, 윈도우층의 제 1 예에서는 도 2b에 도시된 바와 같이, p+형 반도체층(120p+)은 탄소를 함유하지 않고, p형 반도체층(120p)과 버퍼층(120b)만 탄소를 함유하되, p형 반도체층(120p)의 탄소 함유량(C2)은 버퍼층(120b)의 탄소 함유량(C3)보다 높을 수 있으며, 도 2c에 도시된 바와 같이, p+형 반도체층(120p+)의 실리콘(Si) 함유량(Si1)은 p형 반도체층(120p) 및 버퍼층(120b)의 실리콘(Si) 함유량(Si2, Si3)보다 높고, p형 반도체층(120p)의 실리콘(Si) 함유량(Si2)은 버퍼층(120b)의 실리콘(Si) 함유량(Si3)보다 낮을 수 있다.
도 2b 및 도 2c와 같이, 비정질 실리콘 물질(a-Si)에 탄소(C)가 함유되면, 탄소는 실리콘과 결합하여 Si-C 결합을 형성한다.
여기서, p형 반도체층(120p)에서의 탄소 대비 실리콘(Carbon/Si)의 함유량은 3at% 이상 30at% 이하일 수 있다.
여기서, p형 반도체층(120p)에서의 탄소 대비 실리콘(Carbon/Si)의 함유량이 3at% 이상이 되도록 하는 것은 p형 반도체층(120p)에서 Si-C 결합을 충분히 형성하여 p형 반도체층(120p)의 에너지 밴드갭을 높여 p형 반도체층(120p)에서 적정 수준의 개방 전압(Voc)을 유지하면서 광투과율을 향상시키기 위함이다. 이와 같이 p형 반도체층(120p)에서 적정 수준의 개방 전압(Voc)이 유지되면서 광투과율이 향상되면, 진성 반도체층(120i)에서 보다 많은 양의 광을 흡수할 수 있어 박막 태양 전지의 광전 변환 효율이 향상될 수 있다. 또한, p형 반도체층(120p)에서의 탄소 대비 실리콘(Carbon/Si)의 함유량이 30at% 이하가 되도록 하는 것은 탄소 대비 실리콘(Carbon/Si)의 함유량이 30at% 이상이 되는 경우 Si-C 결합량이 과도하게 증가하면 결함(defect)이 증가되면서 단락 전류(Jsc)가 감소될 수 있는데, 이를 방지하기 위함이다.
또한, 버퍼층(120b)에서의 실리콘(Si) 대비 탄소(C) 함유량은 1at% 이상 15at% 이하일 수 있다. 이와 같이 버퍼층(120b)에서의 실리콘(Si) 대비 탄소(C) 함유량은 1at% 이상 15at% 이하가 되도록 하는 것은 버퍼층(120b)의 에너지 밴드갭이 p형 반도체층(120p)의 에너지 밴드갭과 진성 반도체층(120i)의 에너지 밴드갭의 사이에 형성되도록 하기 위함이다.
이와 같이 버퍼층(120b)의 에너지 밴드갭이 형성되면, 버퍼층(120b)은 p형 반도체층(120p)의 에너지 밴드갭과 진성 반도체층(120i)의 에너지 밴드갭 사이의 밴드갭 오프셋(offset)을 해소함으로써 p형 반도체층(120p)과 진성 반도체층(120i) 사이에서 정공(hole)이 원할하게 전도되도록 하여 박막 태양 전지 전체의 광전 변환 효율을 향상시킬 수 있다.
또한, 도 2a에서, p+형 반도체층(120p+)이 탄소를 함유하지 않는 것은 p+형 반도체층(120p+)에서의 전기 전도도를 p형 반도체층(120p)의 전기 전도도보다 높게 유지하기 위함이다. 즉 p+형 반도체층(120p+)이 탄소를 함유하게 되면, p+형 반도체층(120p+)에서 Si-C 결합을 형성하여 에너지 밴드갭이 증가하게 되는데, 이와 같이 에너지 밴드갭이 증가하게 되면, 캐리어(예를 들면 정공)가 이동하는데 방해를 받게되어 전기 전도도가 감소하게 된다.
그러나, 본 발명과 같이 p+형 반도체층(120p+)이 탄소를 함유하지 않는 경우, p+형 반도체층(120p+)에서의 전기 전도도가 전술한 바와 같이 높은 수준으로 유지하게 되어 단락 전류(Jsc)가 향상될 수 있다. 다만, p+형 반도체층(120p+)이 낮은 에너지 밴드갭을 갖게 되면 광투과율이 저하될 수 있는데, 광투과율이 저하되는 것을 방지하기 위하여 도 2a 내지 도 2c에 도시된 바와 같이 본 발명의 p+형 반도체층(120p+)의 두께는 p형 반도체층(120p)이나 버퍼층(120b)의 두께보다 얇게 형성할 수 있다. 또한, p형 반도체층(120p)의 두께는 버퍼층(120b)의 두께보다 두껍게 형성될 수 있다.
일례로, p+형 반도체층(120p+)의 두께는 1nm ~ 5nm 사이로 형성할 수 있으며, p형 반도체층(120p)의 두께는 3nm ~ 15nm 사이로 형성할 수 있으며, 버퍼층(120b)의 두께는 1nm ~ 10nm 사이로 형성될 수 있다.
따라서, 본 발명은 윈도우층의 두께(tw1)를 감소시켜 윈도우층에서 빛의 손실을 더욱 방지할 수 있고 더욱 많은 양의 빛이 진성 반도체층(120i)으로 투과될 수 있다.
다음, 도 3a 내지 도 3c는 본 발명에 따른 윈도우층의 제 2 예에 대해서 설명하기 위한 도이다.
도 3a 내지 도 3c에 도시된 바와 같이, 윈도우층의 제 2 예는 전면 전극(110)과 진성 반도체층(120i) 사이에 배치되며, 전술한 바와 같이, 버퍼층(120b), p형 반도체층(120p) 및 p+형 반도체층(120p+)으로 이루어진다. 그러나, 도 3a 내지 도 3c에 도시된 윈도우층의 제 2 예는 도 2a 내지 도 2c에서 설명한 제 1 예와는 달리, p형 반도체층(120p) 및 버퍼층(120b)뿐만 아니라 p+형 반도체층(120p+)도 비정질 실리콘(a-Si) 물질에 탄소(C)가 결합된 비정질 실리콘카바이드(a-SiC) 물질을 포함하여 이루어질 수 있다.
도 3a에 도시된 바와 같이 윈도우층의 제 2 예에서는, 윈도우층의 제 1 예에서와 마찬가지로 버퍼층(120b)에 도핑되는 붕소의 함유량(B3’)은 p형 반도체층(120p)에 도핑되는 붕소의 함유량(B2’)보다 낮을 수 있다. 그러나, 윈도우층의 제 2 예에서는 p+형 반도체층(120p+)이 미세 결정 실리콘(mc-Si) 물질이 아닌 비정질 실리콘카바이드(a-SiC) 물질을 포함하여 이루어지므로, p+형 반도체층(120p+)의 전기 전도도를 p형 반도체층(120p)의 전기 전도도보다 높이기 위하여 p+형 반도체층(120p+)에 도핑되는 붕소의 함유량(B1’)은 p형 반도체층(120p)에 도핑되는 붕소의 함유량(B2’)보다 높게 형성할 수 있다.
이와 같이 함으로써, p+형 반도체층(120p+)의 높은 전기 전도도로 인하여 진성 반도체층(120i)에서 생성된 정공이 전면 전극(110)으로 더 잘 전도될 뿐만 아니라, p형 반도체층(120p)과 버퍼층(120b)만 형성된 구조보다 p형 반도체층(120p)과 버퍼층(120b)의 총 두께를 더욱 줄일 수 있다. 따라서, 본 발명은 윈도우층의 두께(tw2) 감소로 인하여 윈도우층에서 빛의 손실을 더욱 방지할 수 있고 더욱 많은 양의 빛이 진성 반도체층(120i)으로 투과될 수 있다.
또한, 윈도우층의 제 2 예에서는 도 3b에 도시된 바와 같이, p형 반도체층(120p)의 탄소(C) 함유량(C2’)은 버퍼층(120b)의 탄소(C) 함유량(C3’)보다 높고, p+형 반도체층(120p+)의 탄소(C) 함유량(C1’)은 버퍼층(120b)의 탄소(C) 함유량(C3’)보다 높을 수 있으며, 도 3c에 도시된 바와 같이, p형 반도체층(120p)의 실리콘(Si) 함유량(Si2’)은 p+형 반도체층(120p+) 및 버퍼층(120b)의 실리콘(Si) 함유량(Si1’, Si3’)보다 낮을 수 있다. 여기서, p+형 반도체층(120p+) 및 버퍼층(120b)의 실리콘(Si) 함유량(Si1’, Si3’)은 서로 대략 동일할 수 있다.
여기서, p+형 반도체층(120p+)의 실리콘(Si) 대비 탄소(C) 함유량은 1at% 이상 15at% 이하일 수 있다. 이는 p+형 반도체층(120p+)의 실리콘(Si) 대비 탄소(C) 함유량을 1at% 이상 15at% 이하의 범위로 작게 유지하여 p+형 반도체층(120p+)에서의 전기 전도도를 높게 유지하기 위함이다. 즉, 실리콘(Si) 대비 탄소(C) 함유량이 증가할수록 Si-C 결합이 증가하게 되는데, 이와 같이 Si-C 결합이 증가하면 p+형 반도체층(120p+)의 에너지 밴드갭도 증가하게 된다. 이와 같은 경우, p+형 반도체층(120p+)의 광투과율은 높은 에너지 밴드갭 때문에 향상될 수 있지만, 오히려 전기 전도도는 감소할 수 있다.
따라서, 전면 전극(110)과 p형 반도체층(120p) 사이에 위치하는 p+형 반도체층(120p+)의 위치적 특성을 고려하여, p+형 반도체층(120p+)과 전면 전극(110) 사이의 오믹 컨텍(omic cintact)을 향상시켜 정공이 전면 전극(110) 방향으로 잘 전도되도록 하기 위해, p+형 반도체층(120p+)은 높은 전기 전도도를 가지는 것이 박막 태양 전지의 광전 변환 효율에 더 유리하므로, p+형 반도체층(120p+)의 실리콘(Si) 대비 탄소(C) 함유량이 1at% 이상 15at% 이하의 범위로 작게 유지되도록 할 수 있는 것이다.
또한, 윈도우층의 제 2 예에서 p형 반도체층(120p)의 실리콘(Si) 대비 탄소(C) 함유량은 3at% 이상 30at% 이하일 수 있으며, 버퍼층(120b)의 실리콘(Si) 대비 탄소(C) 함유량은 1at% 이상 15at% 이하일 수 있다. 이는 윈도우층의 제 1 예에서 설명한 바와 동일하므로 생략한다.
또한, 윈도우층의 제 2 예에서 p+형 반도체층(120p+), p형 반도체층(120p) 및 버퍼층(120b)에 대한 두께의 비는 윈도우층의 제 1 예에서 설명한 바와 동일하므로 생략한다.
한편, 이와 같이 윈도우층의 두께에 따른 조성 분석은 SIMS (Secondary Ion Mass Spectrometer), AES(Auger Electron Spectrometer), ERDA(Elastic Recoil Detection Analysis) 및 TEM-EDS (Transmission Electron Microscope-Energy Dispersive Spectrometer) 등을 이용하여 분석이 가능하다.
도 4는 도 1과 같은 단일 접합 태양 전지에 본 발명에 따른 윈도우층의 제 1 예 및 제 2 예를 p+형 반도체층이 없는 예와 비교한 실험 결과를 설명하기 위한 표이다.
도 4에 기재된 표에서 p+형 반도체층(120p+)이 없는 윈도우층의 총 두께는 17nm를 적용하였고, 본 발명에 따라 p+형 반도체층(120p+), p형 반도체층(120p) 및 버퍼층(120b)으로 이루어진 윈도우층의 제 1 예는 총 두께를 13nm, 제 2 예는 총 두께를 15nm로 형성한 일례이다.
여기서, 도 4의 표에 기재된 바와 같이, 윈도우층의 제 1 예 및 제 2 예는 윈도우층에서 p+형 반도체층(120p+)이 없는 예와 비교하여 광전 변환 효율(Eff)이 크게 향상되는 것을 알 수 있다.
보다 구체적으로 설명하면, p+형 반도체층(120p+)이 없는 예와 비교하여 본 발명에 따른 윈도우층의 제 1 예 및 제 2 예는 개방 전압(Voc)과 필 팩터(F.F)가 거의 일정하지만, p+형 반도체층(120p+)의 효과로 인하여 각각 단락 전류(Jsc)가 크게 증가하여 12.64 mA/㎠에서 13.71 mA/㎠ 및 13.34 mA/㎠로 향상되며, 아울러, 광전 변환 효율(Eff)이 8.89%에서 윈도우층의 제 1 예는 9.55%로 크게 향상되고, 윈도우층의 제 2 예는 9.35%로 크게 향상되는 것을 알 수 있다.
이와 같이, 본 발명에 따른 박막 태양 전지는 p+형 반도체층(120p+)을 구비하는 윈도우층을 형성함으로써, p+형 반도체층(120p+)이 없는 윈도우층과 대비하여 윈도우층의 두께는 더 얇게 형성하면서 더 높은 광전 변환 효율을 구현할 수 있다.
도 5는 본 발명에 따른 이중접합(Double Junction) 태양전지 혹은 p-i-n-p-i-n 구조의 일례를 설명하기 위한 도이다.
이하에서는 이상에서 상세히 설명한 부분과 중복되는 부분에 대해서는 설명을 생략하기로 한다
도 5에 도시된 바와 같이, 박막 태양전지는 제 1 광전변환부(521) 및 제 2 광전변환부(523)를 포함할 수 있다.
도 5와 같이, 박막 태양전지는 광입사면으로부터 제 1 p형 반도체층(521p), 제 1 i형 반도체층(521i), 제 1 n형 반도체층(521n), 제 2 p형 반도체층(523p), 제 2 i형 반도체층(523i) 및 제 2 n형 반도체층(523n)이 차례로 적층될 수 있다.
제 1 i형 반도체층(521i)은 단파장 대역의 광을 주로 흡수하여 전자와 정공을 생성할 수 있다. 아울러, 제 2 i형 반도체층(523i)은 장파장 대역의 광을 주로 흡수하여 전자와 정공을 생성할 수 있다.
이처럼, 이중접합 구조의 태양전지는 단파장 대역 및 장파장 대역의 광을 흡수하여 캐리어를 생성하기 때문에 높은 효율을 갖는 것이 가능하다.
아울러, 제 2 i형 반도체층(523i)의 두께(t2)는 장파장 대역의 광을 충분히 흡수하기 위해 제 1 i형 반도체층(521i)의 두께(t1)보다 두꺼울 수 있다.
또한, 도 5에 도시된 바와 같은 박막 태양전지는 제 1 광전변환부(521)의 제 1 i형 반도체층(521i) 및 제 2 광전변환부(523)의 제 2 i형 반도체층(523i)은 비정실 실리콘 재질(a-Si)을 포함할 수도 있다. 그러나, 이와 다르게, 제 1 광전변환부(521)의 제 1 i형 반도체층(521i)은 비정실 실리콘 재질(a-Si), 제 2 광전변환부(523)의 제 2 i형 반도체층(523i)은 미세 결정 실리콘 재질(mc-Si)을 포함하는 것도 가능하다.
또한 도 5에 도시된 이중접합 구조를 갖는 태양전지는 제 1 i형 반도체층(521i)에서 단파장 대역의 광을 흡수하여 광전 효과를 발휘하고, 제 2 i형 반도체층(523i)에서 장파장 대역의 광을 흡수하여 광전 효과를 발휘하게 되는데, 제 2 i형 반도체층(523i)에 게르마늄(Ge) 재질을 불순물로 도핑함으로써 제 2 i형 반도체층(523i)의 밴드갭을 더욱 낮추고 보다 많은 양의 장파장 대역 광을 흡수할 수 있어 태양 전지의 효율을 향상시킬 수 있다.
이와 같은 제 2 i형 반도체층(523i)에 게르마늄(Ge)을 도핑하는 방법으로는 게르마늄(Ge) 가스가 채워진 챔버 내에서 VHF, HF 또는 RF를 이용한 PECVD공법을 일례로 들 수 있다.
또한, 도 5와 같은 이중접합 구조를 갖는 태양전지에서도 제 1 광전변환부(521)의 제 1 i형 반도체층(521i)과 전면 전극(110) 사이 및 제 1 n형 반도체층(521n)과 제 2 광전변환부(523)의 제 2 i형 반도체층(523i) 사이 각각에 도 1 내지 도 3c에서 설명한 윈도우층의 제 1 예 또는 제 2 예를 적용하여 윈도우층의 두께를 더 작게하면서 광전 변환 효율을 더욱 향상시킬 수 있다.
즉, 도 5에 도시된 바와 같이, 본 발명에 따른 이중 접합 태양 전지는 제 1 i형 반도체층(521i)과 전면 전극(110) 사이의 윈도우층이 전면 전극(110)으로부터 제 1 p+형 반도체층(521p+), 제 1 p형 반도체층(521p), 및 제 1 버퍼층(521b)의 순서로 이루어지고, 제 1 n형 반도체층(521n)과 제 2 i형 반도체층(523i) 사이의 윈도우층이 제 1 n형 반도체층(521n)으로부터 제 2 p+형 반도체층(523p+), 제 2 p형 반도체층(523p), 및 제 2 버퍼층(523b)의 순서로 이루어지도록 할 수 있고, 아울러, 각각의 윈도우층에는 도 2a 내지 도 3c에서 전술한 윈도우층의 제 1 예 또는 제 2 예가 적용될 수 있다.
도 6은 도 5와 같은 이중 접합 태양 전지에 본 발명에 따른 윈도우층의 제 1 예 및 제 2 예를 p+형 반도체층이 없는 예와 비교한 실험 결과를 설명하기 위한 표이다.
이와 같이 도 6에 기재된 표는 도 5와 같은 이중 접합 태양 전지에서 제 1 광전변환부(521)의 제 1 i형 반도체층(521i)과 전면 전극(110) 사이 및 제 1 n형 반도체층(521n)과 제 2 광전변환부(523)의 제 2 i형 반도체층(523i) 사이 각각에 p+형 반도체층이 없는 윈도우층을 적용하였을 때의 실험 결과를 제 1 i형 반도체층(521i)과 전면 전극(110) 사이 및 제 1 n형 반도체층(521n)과 제 2 i형 반도체층(523i) 사이 각각에 p+형 반도체층이 있는 윈도우층의 제 1 예 및 제 2 예를 적용하였을 때의 실험 결과와 비교한 일례이다.
도 6에 기재된 표에서 p+형 반도체층(521p+, 523p+)이 없는 각 윈도우층의 총 두께는 17nm를 적용하였고, 본 발명에 따른 윈도우층의 제 1 예는 각 윈도우층의 총 두께를 13nm, 제 2 예는 각 윈도우층의 총 두께를 15nm로 형성한 일례이다.
여기서, 도 6의 표에 기재된 바와 같이, 윈도우층의 제 1 예 및 제 2 예는 윈도우층에서 p+형 반도체층(521p+, 523p+)이 없는 예와 비교하여 광전 변환 효율(Eff)이 크게 향상되는 것을 알 수 있다.
보다 구체적으로 설명하면, p+형 반도체층(521p+, 523p+)이 없는 예와 비교하여 본 발명에 따른 윈도우층의 제 1 예 및 제 2 예는 개방 전압(Voc)과 필 팩터(F.F)가 미약하게 향상되지만, p+형 반도체층(521p+, 523p+)의 효과로 인하여 각각 단락 전류(Jsc)가 크게 증가하여 7.41 mA/㎠에서 8.24 mA/㎠ 및 8.01 mA/㎠로 크게 향상되며, 아울러, 광전 변환 효율(Eff)이 9.00%에서 윈도우층의 제 1 예는 10.25%로 크게 향상되고, 윈도우층의 제 2 예는 9.75%로 크게 향상되는 것을 알 수 있다.
이와 같이, 본 발명에 따른 박막 태양 전지는 p+형 반도체층(521p+, 523p+)을 구비하는 윈도우층을 형성함으로써, p+형 반도체층(521p+, 523p+)이 없는 윈도우층과 대비하여 윈도우층의 두께는 더 얇게 형성하면서 더 높은 광전 변환 효율을 구현할 수 있다.
또한, 도 7는 본 발명에 따른 삼중접합(Triple Junction) 태양전지 혹은 p-i-n-p-i-n-p-i-n 구조의 일례를 설명하기 위한 도이다.
이하에서는 이상에서 상세히 설명한 부분과 중복되는 부분에 대해서는 설명을 생략하기로 한다.
도 7에 도시된 바와 같이, 박막 태양전지는 기판(100)의 입사면으로부터 제 1 광전변환부(721), 제 2 광전변환부(723) 및 제 3 광전변환부(725)가 차례대로 배치될 수 있다.
여기서, 제 1 광전변환부(721), 제 2 광전변환부(723) 및 제 3 광전변환부(725)는 각각 p-i-n 구조로 형성될 수 있어, 기판(100)으로부터 제 1 p형 반도체층(721p), 제 1 진성 반도체층(721i), 제 1 n형 반도체층(721n), 제 2 p형 반도체층(723p), 제 2 진성 반도체층(723i), 제 2 n형 반도체층(723n), 제 3 p형 반도체층(725p), 제 3 진성 반도체층(725i) 및 제 3 n형 반도체층(725n)이 차례로 배치될 수 있다.
여기서, 제 1 진성 반도체층(721i), 제 2 진성 반도체층(723i) 및 제 3 진성 반도체층(725i)을 다양하게 구현될 수 있다.
도 7에서는 제 1 예로, 제 1 진성 반도체층(721i) 및 제 2 진성 반도체층(723i)은 비정질 실리콘(a-Si) 재질을 포함하고, 제 3 진성 반도체층(725i)은 미세 결정(microcrystal) 실리콘(mc-Si) 재질을 포함하는 것을 도시하였다. 또한, 도 7에서는 제 2 진성 반도체층(723i)만 게르마늄(Ge) 재질이 불순물로 도핑되는 것을 일례로 도시하였으나, 이와 다르게 제 2 진성 반도체층(723i)뿐만 아니라 제 3 진성 반도체층(725i)에도 게르마늄(Ge) 재질이 불순물로 도핑될 수도 있다. 이와 같은 경우, 제 3 진성 반도체층(725i)에 포함된 게르마늄(Ge)의 함량비는 제 1 진성 반도체층(723i)에 포함된 게르마늄(Ge)의 함량비보다 더 클 수 있다. 이는 게르마늄(Ge)의 함량비가 커질수록 에너지 밴드갭이 작아져 장파장의 빛을 흡수하는데 유리하기 때문이다. 따라서 제 3 진성 반도체층(725i)에 포함된 게르마늄(Ge)의 함량비가 제 1 진성 반도체층(723i)에 포함된 게르마늄(Ge)의 함량비보다 더 크게 되도록 함으로써 제 3 진성 반도체층(725i)에서 장파장의 빛을 더 효율적으로 흡수할 수 있다.
또한, 도 7에 도시된 바와 다르게, 제 2 예로 제 1 진성 반도체층(721i)은 비정질 실리콘(a-Si) 재질을 포함할 수 있으며, 제 2 진성 반도체층(723i) 및 제 3 진성 반도체층(725i)은 미세 결정 실리콘(mc-Si) 재질을 포함할 수 있다. 여기서, 제 2 진성 반도체층(723i)에만 게르마늄(Ge) 재질이 불순물로 도핑되도록 하여 제 2 진성 반도체층(723i)의 밴드갭을 낮출 수도 있다.
여기서, 제 1 광전변환부(721)는 단파장 대역의 광을 흡수하여 전력을 생산할 수 있으며, 제 2 광전변환부(723)는 단파장 대역과 장파장 대역의 중간 대역의 광을 흡수하여 전력을 생산할 수 있고, 제 3 광전변환부(725)는 장파장 대역의 광을 흡수하여 전력을 생산할 수 있다.
여기서, 제 3 진성 반도체층(725i)의 두께(t30)는 제 2 진성 반도체층(723i)의 두께(t20)보다 두껍고, 제 2 진성 반도체층(723i)의 두께(t20)는 제 1 진성 반도체층(721i)의 두께(t10)보다 두꺼울 수 있다. 이는 제 3 진성 반도체층(725i)에서 장파장 대역의 광흡수율을 더욱 향상시키기 위함이다.
이와 같이 도 7과 같은 삼중접합 태양전지의 경우에는 보다 넓은 대역의 광을 흡수할 수 있기 때문에 전력 생산 효율이 높을 수 있다.
이와 같은 삼중 접합 태양 전지에서도 제 1 i형 반도체층(721i)과 전면 전극(110) 사이, 제 1 n형 반도체층(721n)과 제 2 i형 반도체층(723i) 사이, 및 제 2 n형 반도체층(723n)과 제 3 i형 반도체층(725i) 사이 각각에서 도 1 내지 도 3c에서 설명한 윈도우층의 제 1 예 또는 제 2 예를 적용하여 윈도우층의 두께를 더 작게하면서 광전 변환 효율을 더욱 향상시킬 수 있다.
즉, 도 7에 도시된 바와 같이, 본 발명에 따른 이중 접합 태양 전지는 제 1 i형 반도체층(721i)과 전면 전극(110) 사이의 윈도우층이 전면 전극(110)으로부터 제 1 p+형 반도체층(721p+), 제 1 p형 반도체층(721p), 및 제 1 버퍼층(721b)의 순서로 이루어지고, 제 1 n형 반도체층(721n)과 제 2 i형 반도체층(723i) 사이의 윈도우층이 제 1 n형 반도체층(721n)으로부터 제 2 p+형 반도체층(723p+), 제 2 p형 반도체층(723p), 및 제 2 버퍼층(723b)의 순서로 이루어지도록 할 수 있고, 또한, 제 2 n형 반도체층(723n)과 제 3 i형 반도체층(725i) 사이의 윈도우층이 제 2 n형 반도체층(723n)으로부터 제 3 p+형 반도체층(725p+), 제 3 p형 반도체층(725p), 및 제 3 버퍼층(725b)의 순서로 이루어지도록 할 수 있다. 여기서, 각각의 윈도우층에는 도 2a 내지 도 3c에서 전술한 윈도우층의 제 1 예 또는 제 2 예가 적용될 수 있다.
이와 같이 본 발명에 따른 박막 태양 전지는 윈도우층이 p+형 반도체층, p형 반도체층 및 버퍼층과 같이 3개의 층으로 형성되도록 함으로써, 윈도우층의 두께를 보다 얇게 형성할 수 있으며, 아울러 광전 변환 효율을 더욱 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (18)

  1. 기판;
    상기 기판의 상부에 배치되는 전면 전극;
    상기 전면 전극 상부에 배치되는 후면 전극; 및
    상기 전면 전극과 상기 후면 전극 사이에 배치되며, 제 1 타입의 불순물이 도핑된 p형 반도체층, 상기 제 1 타입과 반대인 제 2 타입의 불순물이 도핑된 n형 반도체층, 및 상기 p형 반도체층과 상기 n형 반도체층 사이에 배치되는 진성(i) 반도체층을 포함하는 광전 변환부;를 포함하며,
    상기 광전 변환부는 상기 p형 반도체층과 상기 전면 전극 사이 배치되며 전기 전도도가 상기 p형 반도체층의 전기 전도도보다 높은 상기 p+형 반도체층; 및 상기 p형 반도체층과 상기 진성 반도체층 사이 배치되며 상기 p형 반도체층의 전기 전도도보다 전기 전도도가 낮은 버퍼층을 더 포함하는 것을 특징으로 하는 박막 태양 전지.
  2. 제 1 항에 있어서,
    상기 p+형 반도체층, 상기 p형 반도체층 및 상기 버퍼층은 상기 제 1 타입의 불순물로 붕소(Boron, B)가 도핑된 것을 특징으로 하는 박막 태양 전지.
  3. 제 2 항에 있어서,
    상기 버퍼층에 도핑되는 붕소의 함유량은 상기 p형 반도체층에 도핑되는 붕소의 함유량보다 낮은 것을 특징으로 하는 박막 태양 전지.
  4. 제 3 항에 있어서,
    상기 p형 반도체층 및 상기 버퍼층은 탄소(C)를 함유하되, 상기 p형 반도체층의 탄소(C) 함유량은 상기 버퍼층의 탄소(C) 함유량보다 높은 것을 특징으로 하는 박막 태양 전지.
  5. 제 4 항에 있어서,
    상기 p+형 반도체층은 미세 결정질 실리콘 물질(mc-Si)을 함유하며, 상기 p형 반도체층과 상기 버퍼층은 비정질 실리콘(a-Si) 물질에 탄소(C)가 결합된 비정질 실리콘카바이드(a-SiC) 물질을 함유하는 것을 특징으로 하는 박막 태양 전지.
  6. 제 5 항에 있어서,
    상기 p+형 반도체층에 도핑되는 붕소의 함유량은 상기 p형 반도체층에 도핑되는 붕소의 함유량보다 낮고, 상기 버퍼층에 함유되는 붕소의 함유량보다 높은 것을 특징으로 하는 박막 태양 전지.
  7. 제 5 항에 있어서,
    상기 p+형 반도체층은 탄소(C)를 함유하지 않는 것을 특징으로 하는 박막 태양 전지.
  8. 제 5 항에 있어서,
    상기 p+형 반도체층의 실리콘(Si) 함유량은 상기 p형 반도체층 및 상기 버퍼층의 실리콘(Si) 함유량보다 높고, 상기 p형 반도체층의 실리콘(Si) 함유량은 상기 버퍼층의 실리콘(Si) 함유량보다 낮은 것을 특징으로 하는 박막 태양 전지.
  9. 제 5 항에 있어서,
    상기 p형 반도체층의 탄소(C) 대비 실리콘(Si) 함유량은 3at% 이상 30at% 이하인 것을 특징으로 하는 박막 태양 전지.
  10. 제 5 항에 있어서,
    상기 버퍼층의 탄소(C) 대비 실리콘(Si) 함유량은 1at% 이상 15at% 이하인 것을 특징으로 하는 박막 태양 전지.
  11. 제 4 항에 있어서,
    상기 p+형 반도체층, 상기 p형 반도체층 및 상기 버퍼층은 비정질 실리콘(a-Si) 물질에 탄소(C)가 결합된 비정질 실리콘카바이드(a-SiC) 물질을 함유하는 것을 특징으로 하는 박막 태양 전지.
  12. 제 11 항에 있어서,
    상기 p+형 반도체층에 도핑되는 붕소의 함유량은 상기 p형 반도체층에 도핑되는 붕소의 함유량보다 높은 것을 특징으로 하는 박막 태양 전지.
  13. 제 11 항에 있어서,
    상기 p+형 반도체층은 탄소(C)를 함유하되, p+형 반도체층의 탄소(C) 함유량은 상기 p형 반도체층의 탄소(C) 함유량보다 낮고, 상기 버퍼층의 탄소(C) 함유량보다 높은 것을 특징으로 하는 박막 태양 전지.
  14. 제 1 항에 있어서,
    상기 p형 반도체층의 실리콘(Si) 함유량은 상기 p+형 반도체층 및 상기 버퍼층의 실리콘(Si) 함유량보다 낮은 것을 특징으로 하는 박막 태양 전지.
  15. 제 11 항에 있어서,
    상기 p+형 반도체층의 탄소(C) 대비 실리콘(Si) 함유량은 1at% 이상 15at% 이하인 것을 특징으로 하는 박막 태양 전지.
  16. 제 11 항에 있어서,
    상기 p형 반도체층의 탄소(C) 대비 실리콘(Si) 함유량은 3at% 이상 30at% 이하인 것을 특징으로 하는 박막 태양 전지.
  17. 제 11 항에 있어서,
    상기 버퍼층의 탄소(C) 대비 실리콘(Si) 함유량은 1at% 이상 15at% 이하인 것을 특징으로 하는 박막 태양 전지.
  18. 기판;
    상기 기판의 상부에 배치되는 전면 전극;
    상기 전면 전극 상부에 배치되는 후면 전극; 및
    상기 전면 전극과 상기 후면 전극 사이에 배치되며, 제 1 타입의 불순물이 도핑된 p형 반도체층, 상기 제 1 타입과 반대인 제 2 타입의 불순물이 도핑된 n형 반도체층, 및 상기 p형 반도체층과 상기 n형 반도체층 사이에 배치되는 진성(i) 반도체층을 포함하는 광전 변환부;를 포함하며,
    상기 광전 변환부는 상기 p형 반도체층과 상기 전면 전극 사이 배치되며 탄소(C)를 함유하지 않는 상기 p+형 반도체층; 및 상기 p형 반도체층과 상기 진성 반도체층 사이 배치되며 탄소(C) 함유량이 상기 p형 반도체층의 탄소(C) 함유량보다 낮은 버퍼층을 더 포함하는 것을 특징으로 하는 박막 태양 전지.
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