KR20120061242A - 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치 및 방법, 그리고 이를 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체 - Google Patents

광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치 및 방법, 그리고 이를 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체 Download PDF

Info

Publication number
KR20120061242A
KR20120061242A KR1020100122451A KR20100122451A KR20120061242A KR 20120061242 A KR20120061242 A KR 20120061242A KR 1020100122451 A KR1020100122451 A KR 1020100122451A KR 20100122451 A KR20100122451 A KR 20100122451A KR 20120061242 A KR20120061242 A KR 20120061242A
Authority
KR
South Korea
Prior art keywords
digital signal
signal
mhz
converter
less
Prior art date
Application number
KR1020100122451A
Other languages
English (en)
Other versions
KR101189595B1 (ko
Inventor
김용선
이창해
이준호
Original Assignee
국방과학연구소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 국방과학연구소 filed Critical 국방과학연구소
Priority to KR1020100122451A priority Critical patent/KR101189595B1/ko
Publication of KR20120061242A publication Critical patent/KR20120061242A/ko
Application granted granted Critical
Publication of KR101189595B1 publication Critical patent/KR101189595B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/14—Relay systems
    • H04B7/15—Active relay systems
    • H04B7/185—Space-based or airborne stations; Stations for satellite systems
    • H04B7/1851—Systems using a satellite or space-based relay
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/40—Monitoring; Testing of relay systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Astronomy & Astrophysics (AREA)
  • Aviation & Aerospace Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Radio Relay Systems (AREA)
  • Monitoring And Testing Of Transmission In General (AREA)

Abstract

본 발명은 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치에 관한 것이다. 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 A/D 컨버터와, 상기 변환된 디지털 신호를 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 다운 컨버터와, 상기 다운컨버팅된 디지털 신호를 저장하기 위한 메모리 어레이와, 상기 다운컨버팅된 디지털 신호를 소정 지연 시간에 따라 정해지는 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 저장하고 상기 저장된 디지털 신호를 상기 메모리 인터페이스를 통해 선입선출 처리하도록 MCU 인터페이스를 통해 제어하는 마이크로컨트롤러 유닛과, 상기 마이크로컨트롤러 유닛의 제어에 의해 선입선출 처리되는 디지털 신호를 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 업 컨버터와, 상기 업컨버팅된 디지털 신호를 아날로그 신호로 변환하는 D/A 컨버터를 포함하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치를 구성한다. 광대역 신호에도 임의의 시간 지연을 가할 수 있도록 함으로써, 광대역 신호의 위성 중계기를 지상 시험할 수 있는 효과가 있다.

Description

광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치 및 방법, 그리고 이를 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체{APPARATUS AND METHOD OF SIMULATING TIME-DELAY SIGNAL USED FOR TESTING SATELLITE TRANSPONDER OF BROADBAND SIGNAL, AND COMPUTER READABLE MEDIUM RECORDING PROGRAM FOR PERFORMING THE METHOD}
본 발명은 위성 중계기의 시험에 이용되는 시간 지연 모사 장치 및 방법, 그리고 이를 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체에 관한 것으로서, 좀 더 상세하게는 광대역 위성 중계기의 시험에 이용되는 시간 지연 모사 장치 및 방법, 그리고 이를 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체에 관한 것이다.
종래의 통신 위성은 궤도에 진입한 이후에도 위성 중계기(transponder)의 운용 시험 등으로 인해 막대한 예산과 시간을 낭비하게 되는 문제점이 있다. 국내의 무궁화 위성의 경우에는 대략 3년의 다양한 시험 기간이 소요되고, 그 시험 기간 동안 1,800억 여원의 비용이 들었다. 이에, 궤도 진입 후 수행되는 위성 중계기의 시험을 위성 발사 전 지상에서 수행하기 위한 방안이 연구되었다.
한편, 통신 위성은 지상으로부터 36,000 ㎞ 떨어진 정지 궤도 상에서 전파를 수신하여 재송신한다. 이처럼 정지 궤도 위성의 높은 위치로 인하여, 업링크 지연 시간 125 ㎳와 다운링크 지연 시간 125 ㎳가 발생하여 총 250 ㎳의 전파 지연 시간이 생기게 된다.
만약, 지상에서 위성 중계기를 시험한다면, 이러한 전파 지연 시간도 고려하여야 한다. 그리하여, 지상의 위성 중계기 시험에서는 인위적으로 전파 시간을 지연시켜 동일한 조건을 충족할 수 있도록 하는 시간 지연 모사 장치가 이용되고 있다.
그런데, 기존의 시간 지연 모사 장치는 주로 주로 수 ㎒의 협대역 신호에 대해서는 시간 지연이 가능하도록 구현되었지만, 100 ㎒의 광대역 신호에 대해서는 시간 지연이 불가능하다. 민간 통신 위성은 주로 수 ㎒ 주파수 대역의 신호를 다루기 때문에 문제가 없지만, 100 ㎒ 정도의 광대역 신호를 다루기 위한 군 통신 위성의 경우에는 이를 이용할 수 없다. 예를 들어, 미국의 '000'사에서 제작된 '000' 모델의 경우 최대 5 ㎒ 내의 주파수 대역을 갖는 신호만을 시간 지연시킬 수 있다.
시간 지연 모사 장치의 원리는 아날로그 신호를 디지털 신호로 변환한 후, 메모리 상의 선입선출 처리(first in first out, FIFO) 구조를 이용하여 원하는 지연 시간을 생성하는 것이다.
상기 시간 지연 모사 장치의 원리에 따른 기존의 문제점을 예로 들어 설명한다. 5 ㎒의 주파수 대역의 아날로그 신호가 중계되기 위해서는, 나이퀴스트 이론(Nyquist theory)에 따라 12.5 ㎒로 샘플링되어 디지털 신호로 변환될 수 있다. 변화된 디지털 신호는 FIFO 메모리에 저장되어야 하는데, 기존의 시간 지연 모사 장치는 필드 프로그래머블 게이트 어레이(field programmable gate array, FPGA) 내부에 메모리나 그 외부에 직렬 연결된 별도의 메모리를 이용하여 선입선출 처리 구조를 구성한다. 상기한 바와 같이 샘플링 주파수가 12.5 ㎒ 정도라면, 기존의 메모리의 동작 속도가 충분히 수용할 수 있는 정도이며, 샘플링 주파수와 동작 속도가 서로 동기화되기에 충분하다. 그러나, 군 위성 통신에서 이용되는 100 ㎒의 광대역 신호는 250 ㎒의 샘플링 주파수로 샘플링되어야 하며, 기존 메모리의 구조에서는 이러한 샘플링 주파수의 속도를 따라 잡을 수 없다. 즉, 기존의 시간 지연 모사 장치는 광대역 신호에는 적용할 수 없다는 문제점이 있다.
본 발명의 목적은, 광대역 신호의 위성 중계기 시험에 이용되는 시간 지연 모사 장치를 제공하는 데 있다.
본 발명의 다른 목적은, 광대역 신호의 위성 중계기 시험에 이용되는 시간 지연 모사 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 광대역 신호의 위성 중계기 시험에 이용되는 시간 지연 모사 방법을 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체를 제공하는 데 있다.
상술한 본 발명의 목적을 달성하기 위한, 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 A/D 컨버터(analog-to-digital converter)와, 상기 변환된 디지털 신호를 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 다운 컨버터(down converter)와, 상기 다운컨버팅된 디지털 신호를 메모리 인터페이스를 통해 저장하기 위한 메모리 어레이와, 상기 다운컨버팅된 디지털 신호를 소정 지연 시간에 따라 정해지는 메모리 어드레스의 메모리 어레이에 상기 메모리 인터페이스를 통해 저장하고 상기 저장된 디지털 신호를 상기 메모리 인터페이스를 통해 선입선출(first-in first-out, FIFO) 처리하도록 MCU 인터페이스를 통해 제어하는 마이크로컨트롤러 유닛(microcontroller unit, MCU)과, 상기 마이크로컨트롤러 유닛의 제어에 의해 선입선출 처리되는 디지털 신호를 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 업 컨버터(up converter)와, 상기 업컨버팅된 디지털 신호를 아날로그 신호로 변환하는 D/A 컨버터(digital-to-analog converter)를 포함하도록 구성될 수 있다. 이때, 상기 입력된 아날로그 신호는, 100 ㎒ 이하의 광대역 신호가 될 수 있다. 그리고 상기 소정의 지연 시간은, 250 ㎳ 이하가 될 수 있다. 그리고 상기 A/D 컨버터는 상기 입력된 아날로그 신호를 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 샘플당 16 비트의 디지털 신호로 변환하고, 상기 D/A 컨버터는 상기 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하도록 구성될 수 있다. 한편, 상기 다운 컨버터는, 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하고, 상기 업 컨버터는, 상기 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하도록 구성될 수 있다. 그리고 상기 메모리 어레이는 8×8의 매트릭스 구조의 16 Mbit의 SRAM으로 구성될 수 있다. 한편, 상기 마이크로컨트롤러 유닛은, 상기 소정의 지연 시간에 해당하는 샘플의 개수만큼 상기 메모리 어레이의 메모리 어드레스를 증가시켜 설정함으로써, 해당 지연 시간을 생성하도록 구성될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위한, 광대역 신호의 위성 중계기 시험에 이용되는 시간 지연 모사 방법은, A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계와, 상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계와, MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계와, 상기 MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 상기 저장된 다운컨버팅된 신호를 상기 메모리 인터페이스를 통해 선입선출 처리하는 단계와, 상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계와, 상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계를 포함하도록 구성될 수 있다. 이때, 상기 입력된 아날로그 신호는, 100 ㎒ 이하의 광대역 신호가 될 수 있다. 그리고 상기 소정의 지연 시간은, 250 ㎳ 이하가 될 수 있다. 한편, A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계는, 상기 입력된 아날로그 신호를 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 샘플당 16 비트의 디지털 신호로 변환하고, 상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계는, 상기 D/A 컨버터는 상기 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하도록 구성될 수 있다. 그리고 상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계는, 상기 다운 컨버터가 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하고, 상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계는, 상기 업 컨버터가 상기 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하도록 구성될 수 있다. 그리고 상기 메모리 어레이는 8×8의 매트릭스 구조의 16 Mbit의 SRAM으로 구성될 수 있다. 한편, MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계는, 상기 마이크로컨트롤러 유닛이 상기 소정의 지연 시간에 해당하는 샘플의 개수만큼 상기 메모리 어레이의 메모리 어드레스를 증가시켜 설정하도록 구성될 수 있다.
상술한 본 발명의 또 다른 목적을 달성하기 위한, 광대역 신호의 위성 중계기 시험에 이용되는 시간 지연 모사 방법을 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체는, A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계와, 상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계와, MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계와, 상기 MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 상기 저장된 다운컨`버팅된 신호를 상기 메모리 인터페이스를 통해 선입선출 처리하는 단계와, 상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계와, 상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계를 실행시키기 위한 프로그램을 기록하는 것으로 구성될 수 있다. 이때, 상기 입력된 아날로그 신호는, 100 ㎒ 이하의 광대역 신호가 될 수 있다. 그리고 상기 소정의 지연 시간은, 250 ㎳ 이하가 될 수 있다. 한편, A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계는, 상기 입력된 아날로그 신호를 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 샘플당 16 비트의 디지털 신호로 변환하고, 상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계는, 상기 D/A 컨버터는 상기 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하도록 구성될 수 있다. 그리고 상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계는, 상기 다운 컨버터가 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하고, 상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계는, 상기 업 컨버터가 상기 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하도록 구성될 수 있다. 그리고 상기 메모리 어레이는 8×8의 매트릭스 구조의 16 Mbit의 SRAM으로 구성될 수 있다. 한편, MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계는, 상기 마이크로컨트롤러 유닛이 상기 소정의 지연 시간에 해당하는 샘플의 개수만큼 상기 메모리 어레이의 메모리 어드레스를 증가시켜 설정하도록 구성될 수 있다.
상기와 같은 광대역 위성 중계기의 시험에 이용되는 시간 지연 모사 장치 및 방법, 그리고 이를 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체에 따르면, 높은 샘플링 주파수에 의해 디지털 신호로 변환된 광대역 신호를 다운컨버팅하여 주파수를 낮추고, 다운컨버팅된 신호를 병렬화하여 매트릭스 구조의 메모리에 저장하도록 함으로써, 높은 샘플링 주파수와 메모리의 동작 속도를 동기화시킬 수 있도록 한다. 결국, 광대역 신호에도 임의의 시간 지연을 가할 수 있도록 하여 위성 중계기를 지상 시험할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치의 블록 구성도이다.
도 2는 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치의 주파수 할당도이다.
도 3은 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치의 다운컨버팅 동작을 나타내는 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치의 메모리 어레이의 구조도이다.
도 5는 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치의 선입선출 처리의 개념도이다.
도 6은 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치의 업컨버팅 동작을 나타내는 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법의 흐름도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명의 구성을 간략히 설명한다.
본 발명에 따른, 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 A/D 컨버터(analog-to-digital converter)와, 상기 변환된 디지털 신호를 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 다운 컨버터(down converter)와, 상기 다운컨버팅된 디지털 신호를 메모리 인터페이스를 통해 저장하기 위한 메모리 어레이와, 상기 다운컨버팅된 디지털 신호를 소정 지연 시간에 따라 정해지는 메모리 어드레스의 메모리 어레이에 상기 메모리 인터페이스를 통해 저장하고 상기 저장된 디지털 신호를 상기 메모리 인터페이스를 통해 선입선출(first-in first-out, FIFO) 처리하도록 MCU 인터페이스를 통해 제어하는 마이크로컨트롤러 유닛(microcontroller unit, MCU)과, 상기 마이크로컨트롤러 유닛의 제어에 의해 선입선출 처리되는 디지털 신호를 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 업 컨버터(up converter)와, 상기 업컨버팅된 디지털 신호를 아날로그 신호로 변환하는 D/A 컨버터(digital-to-analog converter)를 포함하도록 구성될 수 있다. 이때, 상기 입력된 아날로그 신호는, 100 ㎒ 이하의 광대역 신호가 될 수 있다. 그리고 상기 소정의 지연 시간은, 250 ㎳ 이하가 될 수 있다. 그리고 상기 A/D 컨버터는 상기 입력된 아날로그 신호를 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 샘플당 16 비트의 디지털 신호로 변환하고, 상기 D/A 컨버터는 상기 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하도록 구성될 수 있다. 한편, 상기 다운 컨버터는, 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하고, 상기 업 컨버터는, 상기 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하도록 구성될 수 있다. 그리고 상기 메모리 어레이는 8×8의 매트릭스 구조의 16 Mbit의 SRAM으로 구성될 수 있다. 한편, 상기 마이크로컨트롤러 유닛은, 상기 소정의 지연 시간에 해당하는 샘플의 개수만큼 상기 메모리 어레이의 메모리 어드레스를 증가시켜 설정함으로써, 해당 지연 시간을 생성하도록 구성될 수 있다.
본 발명에 따른, 광대역 신호의 위성 중계기 시험에 이용되는 시간 지연 모사 방법은, A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계와, 상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계와, MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계와, 상기 MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 상기 저장된 다운컨버팅된 신호를 상기 메모리 인터페이스를 통해 선입선출 처리하는 단계와, 상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계와, 상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계를 포함하도록 구성될 수 있다. 이때, 상기 입력된 아날로그 신호는, 100 ㎒ 이하의 광대역 신호가 될 수 있다. 그리고 상기 소정의 지연 시간은, 250 ㎳ 이하가 될 수 있다. 한편, A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계는, 상기 입력된 아날로그 신호를 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 샘플당 16 비트의 디지털 신호로 변환하고, 상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계는, 상기 D/A 컨버터는 상기 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하도록 구성될 수 있다. 그리고 상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계는, 상기 다운 컨버터가 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하고, 상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계는, 상기 업 컨버터가 상기 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하도록 구성될 수 있다. 그리고 상기 메모리 어레이는 8×8의 매트릭스 구조의 16 Mbit의 SRAM으로 구성될 수 있다. 한편, MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계는, 상기 마이크로컨트롤러 유닛이 상기 소정의 지연 시간에 해당하는 샘플의 개수만큼 상기 메모리 어레이의 메모리 어드레스를 증가시켜 설정하도록 구성될 수 있다.
본 발명에 따른, 광대역 신호의 위성 중계기 시험에 이용되는 시간 지연 모사 방법을 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체는, A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계와, 상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계와, MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계와, 상기 MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 상기 저장된 다운컨`버팅된 신호를 상기 메모리 인터페이스를 통해 선입선출 처리하는 단계와, 상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계와, 상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계를 실행시키기 위한 프로그램을 기록하는 것으로 구성될 수 있다. 이때, 상기 입력된 아날로그 신호는, 100 ㎒ 이하의 광대역 신호가 될 수 있다. 그리고 상기 소정의 지연 시간은, 250 ㎳ 이하가 될 수 있다. 한편, A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계는, 상기 입력된 아날로그 신호를 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 샘플당 16 비트의 디지털 신호로 변환하고, 상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계는, 상기 D/A 컨버터는 상기 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하도록 구성될 수 있다. 그리고 상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계는, 상기 다운 컨버터가 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하고, 상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계는, 상기 업 컨버터가 상기 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하도록 구성될 수 있다. 그리고 상기 메모리 어레이는 8×8의 매트릭스 구조의 16 Mbit의 SRAM으로 구성될 수 있다. 한편, MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계는, 상기 마이크로컨트롤러 유닛이 상기 소정의 지연 시간에 해당하는 샘플의 개수만큼 상기 메모리 어레이의 메모리 어드레스를 증가시켜 설정하도록 구성될 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치의 블록 구성도이다.
도 1을 참조하면, 본 발명에 따른 시간 지연 모사 장치(100)는 A/D 컨버터(110), 필드 프로그래머블 게이트 어레이(field programmable gate array, FPGA)(120), 메모리 어레이(130), 마이크로컨트롤러 유닛(140), 사용자 인터페이스(150), D/A 컨버터(160)을 포함하도록 구성될 수 있다. 그리고 필드 프로그래머블 게이트 어레이(120)는 다운 컨버터(121), 메모리 인터페이스(120), MCU 인터페이스(123), 업 컨버터(124)를 포함하도록 구성될 수 있다.
여기에서, 상기 시간 지연 모사 장치(100)는 광대역 신호의 위성 중계기를 지상에서 시험할 수 있도록 하기 위해, 광대역 신호에 위성 링크 시간 지연을 인위적으로 가하는 장치이다. 광대역 신호는 높은 샘플링 주파수로 아날로그-디지털 변환되는데 기존 시간 지연 모사 장치 내 메모리의 동작 속도는 이를 따라가지 못한다. 이에, 변환된 고속의 디지털 신호를 저속의 디지털 신호로 다운컨버팅하고 이를 병렬화하여 매트릭스 구조의 메모리 어레이 상에 저장함으로써, 높은 샘플링 주파수에 따른 고속의 디지털 신호를 처리하여 시간 지연을 모사할 수 있도록 한다. 시간 지연은 여러 가지 방식으로 구현될 수 있지만, 본 발명에서는 데이터를 메모리에 선입선출 처리하여 지연된 시간을 생성하도록 구성된다. 이때, 생성되는 전파 지연 시간은 업링크 125 ㎳와 다운링크 125 ㎳의 합인 250 ㎳ 이하가 되도록 구성될 수 있다.
한편, 시간 지연 모사 장치(100)는 시험해야 할 위성 중계기의 송신단에 연결하여 이용할 수 있다. 민간 통신 위성의 경우에는 수 ㎒의 협대역 신호를 송수신하지만, 군 통신 위성의 경우에는 CDMA(code division multiple access) 방식 또는 FH-FDMA(frequency hopping - frequency division multiple access) 방식 등에 의해 변조된 광대역 신호를 송수신하기 때문에, 군 통신 위성의 중계기를 시험하는 경우에 더욱 유용하게 이용될 수 있다. 참고적으로, 능동 중계기의 경우에는 대략 100 ㎒의 광대역 신호가 이용되고, 수동 중계기의 경우에는 대략 50 ㎒의 광대역 신호가 이용된다.
이하, 상기 시간 지연 모사 장치(100)의 세부적인 구성에 대하여 구체적으로 설명한다.
먼저 A/D 컨버터(110)는 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하기 위한 구성이다. A/D 컨버터(110)는 시험해야 할 위성 중계기의 송신단에서 출력되는 아날로그 신호를 입력받도록 구성될 수 있다. A/D 컨버터(110)는 수 ㎒의 협대역 신호뿐만 아니라, 100 ㎒ 이하의 광대역 아날로그 신호를 수신하도록 구성될 수 있다. 이때, 상기 샘플링 주파수는 나이퀴스트 이론(Nyquist theory)에 따라 정해질 수 있다. 주파수 대역의 적어도 두 배 이상의 주파수로 샘플링 되어야 정보가 제대로 복원될 수 있으므로, 100 ㎒의 광대역 신호가 수신되었다면, A/D 컨버터(110)는 대략 200 ㎒ 이상의 샘플링 주파수로 광대역 신호를 샘플링하여 디지털 신호로 변환하도록 구성된다. 본 발명의 A/D 컨버터(110)는, 100 ㎒ 이하의 광대역 신호가 수신된 경우, 상기 입력된 아날로그 신호를 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하도록 구성될 수 있다. 여기서, A/D 컨버터(110)는 14 비트의 분해능을 갖도록 구성될 수 있으며, 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호를 출력하도록 구성될 수 있다.
다음으로 다운 컨버터(121)는 A/D 컨버터(110)에서 변환된 디지털 신호를 소정의 하향 주파수의 디지털 신호로 다운컨버팅하기 위한 구성이다. 이처럼 다운컨버팅하는 이유는 다음과 같다. 앞서 설명한 바와 같이 광대역 신호가 수신되어 높은 샘플링 주파수로 샘플링되는 경우에는, A/D 컨버터(110)는 고속의 디지털 신호를 출력하게 된다. 이때, 고속의 디지털 신호는 이후 저장될 공간인 메모리 어레이(130)의 메모리 동작 속도에 비해 훨씬 높은 속도로 출력되기 때문에, 메모리 어레이(130)가 데이터의 입출력 동작을 원활하게 할 수 없게 된다. 이에, 시간 지연 모사 장치(100)는 정확한 시간 지연을 생성할 수 없게 된다. 이러한 문제점을 극복하기 위해, 다운 컨버터(121)는 샘플링된 디지털 신호를 다운컨버팅하여 디지털 신호 정보의 출력 속도를 늦추어 주는 것이다.
여기에서, 다운 컨버터(121)는, A/D 컨버터(110)에서 출력된 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하도록 구성될 수 있다. 이하, 도 2 및 도 3을 참조하여 좀 더 구체적으로 설명한다.
도 2는 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치의 주파수 할당도이고, 도 3은 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치의 다운컨버팅 동작을 나타내는 타이밍도이다.
도 2를 참조하면, 250 ㎒의 주파수 대역이 125 ㎒를 중심으로 100 ㎒ 씩의 주파수 대역으로 양분되는데, 각 주파수 대역의 중심 주파수는 63 ㎒가 됨을 나타낸다. 이때, 메모리 어레이(130)의 액세스 속도는 최대 100 ㎒이기 때문에, 읽기/쓰기 동작을 고려하여 상기 중심 주파수 63 ㎒를 양분하면 31.25 ㎒가 된다. 즉, 250 ㎒의 주파수가 31.25 ㎒의 주파수로 다운컨버팅 또는 다운 스케일링(down sclaing)된다.
도 3을 참조하면, 클럭 신호를 낮추어 줌에 따라 샘플링된 디지털 신호가 다운컨버팅되는 것을 나타내고 있다. 다운컨버팅은 3회에 걸쳐 나뉘어 수행될 수 있다.
다음으로 메모리 인터페이스(122)는 다운컨버팅된 디지털 신호가 필드 프로그래머블 게이트 어레이(120) 외부의 메모리 어레이(130)에 저장되도록 인터페이싱하기 위한 구성이다. 상기 다운컨버팅된 디지털 신호는 필드 프로그래머블 게이트 어레이(120) 내부의 소정 메모리(미도시)에 저장되고, 메모리 인터페이스(122)를 통해 외부 메모리 어레이(130)로 다시 저장된다. 하기 설명할 메모리 어레이(130)는 매트릭스 구조의 다수의 메모리가 메모리 인터페이스(122)에 병렬 연결되어 있기 때문에, 메모리 인터페이스(122)는 메모리의 주소 번지를 확장하여 디지털 신호를 저장하는 어드레스 디코더(address decoder)를 포함하도록 구성될 수 있다. 메모리 인터페이스(122)는 마이크로컨트롤러 유닛(140)의 제어에 따라 동작되도록 구성된다.
다음으로, 메모리 어레이(130)는 다운 컨버터(121)에서 다운컨버팅된 디지털 신호를 저장하기 위한 구성이다. 메모리 어레이(130)는 다수의 SRAM으로 구성되는 매트릭스 구조로 형성되도록 구성될 수 있다. 이때, 앞서 언급한 최대 250 ㎳의 전파 지연 시간을 생성하기 위해서 요구되는 메모리 어레이(130)의 용량은 다음과 같다. A/D 컨버터(110)를 통해 출력된 디지털 신호의 샘플 당 시간은 1/250 ㎒이므로 4 ㎱가 된다. 그러므로, 최대 지연 시간을 생성하기 위해 저장될 샘플의 수는 250 ㎳/4 ㎱로서 6.25 × 106개가 된다. 한편, 샘플당 비트수는 16 bit이므로, 메모리 용량은 6.25 × 106 × 16인 1000 Mbit가 된다. 이에, 총 1000 Mbit의 용량을 형성하기 위해서는, 메모리 어레이(130)를 16 Mbit SRAM을 8 × 8의 매트릭스 구조로 형성하여 총 1024 Mbit의 용량을 확보하도록 구성될 수 있다. 이러한 매트릭스 구조의 메모리 어레이(130)는 도 4에 구체적으로 도시되어 있다. 도 4는 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치(100)의 메모리 어레이(130)의 구조도로서, 8 × 8의 매트릭스 구조로 형성된 64개의 16 Mbit SRAM이 나타나 있다. 한편, 이와 같이 매트릭스 구조의 메모리 어레이(130)를 구성하는 경우에는 디지털 신호가 64 개의 각 메모리로 병렬화되어 저장되므로, 메모리의 동작 속도로 인한 데이터 소실의 위험이 줄어들게 된다.
다음으로, MCU 인터페이스(123)는 마이크로컨트롤러 유닛(140)과 필드 프로그래머블 게이트 어레이(120) 간의 인터페이싱을 하기 위한 구성이다. MCU 인터페이스(123)는 마이크로 컨트롤러 유닛(140)의 제어 명령을 메모리 인터페이스(122)로 전달하고, 메모리 인터페이스(122)는 제어 명령에 따라 어드레스 디코딩을 수행하도록 구성될 수 있다. 이러한 제어 명령은 생성하고자 하는 지연 시간에 대한 정보를 포함하고 있으며, 그 지연 시간에 따라 메모리 인터페이스(120)가 어드레스 디코딩을 수행한다. 상기 지연 시간은 지연 샘플 수로 나타낼 수 있으며, 메모리 인터페이스(120)는 지연 샘플 수만큼 메모리 어드레스를 증가시켜 메모리의 가용 규모를 설정한다. 이에, 이처럼 특정 가용 규모를 갖게 되는 메모리는 선입선출 처리 구조로 동작하여 해당 지연 시간을 생성한다.
다음으로, 업 컨버터(124)는 상기 마이크로컨트롤러 유닛의 제어에 의해 선입선출 처리되는 디지털 신호를 소정의 상향 주파수의 디지털 신호로 업컨버팅하기 위한 구성이다. 업 컨버터(124)는 앞서 다운 컨버터(121)에서 다운컨버팅된 디지털 신호를 원래대로 복원하기 위한 구성이다. 이에, 다운 컨버터(121)의 역의 동작을 수행하게 된다. 업 컨버터(124)에 입력되는 디지털 신호는 이미 메모리 어레이(130)를 통해 시간 지연이 가해진 신호가 된다.
여기에서, 업 컨버터(124)는, 다운 컨버터(121)에서 다운컨버팅된 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하도록 구성될 수 있다. 도 6을 통해 좀 더 구체적으로 살펴본다.
도 6은 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치의 업컨버팅 동작을 나타내는 타이밍도를 나타내고 있다. 도 6을 참조하면, 클럭 신호를 높여 줌에 따라 다운컨버팅되었던 디지털 신호가 업컨버팅되는 것을 나타내고 있다. 업컨버팅 역시 3회에 걸쳐 나뉘어 수행될 수 있다.
다음으로, 마이크로컨트롤러 유닛(140)은 다운 컨버터(121)에서 다운컨버팅된 디지털 신호를 소정 지연 시간에 따라 정해지는 메모리 어드레스의 메모리 어레이(130)에 메모리 인터페이스(122)를 통해 저장하고, 상기 저장된 디지털 신호를 상기 메모리 인터페이스(122)를 통해 선입선출 처리하도록 MCU 인터페이스(123)를 통해 제어하기 위한 구성이다. 이때, 마이크로컨트롤러 유닛(140)은, 상기 소정의 지연 시간에 해당하는 샘플의 개수만큼 상기 메모리 어레이(130)의 메모리 어드레스를 증가시켜 설정함으로써, 해당 지연 시간을 생성하도록 구성될 수 있다. 좀 더 구체적으로는 다음과 같다.
마이크로컨트롤러 유닛(140)은 소정의 지연 시간에 해당되는 지연 샘플 수를 계산하고, 계산된 지연 샘플 수만큼 메모리 어드레스를 증가시켜 선입선출 처리 구조를 형성한다. 이에, 다운 컨버터(121)에서 다운컨버팅된 디지털 신호가 상기 형성된 선입선출 처리 구조의 각 메모리로 병렬 저장된다. 도 5에는 이러한 선입선출 처리의 메모리 구조에 대하여 좀 더 자세하게 도시되어 있다. 도 5를 참조하여 설명한다.
도 5는 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치의 선입선출 처리의 개념도이다.
도 5의 예는 지연 시간이 20 ㎱인 경우에 해당된다. 앞서 살펴본 바와 같이, 샘플 하나 당 지연 시간은 4 ㎱이므로 지연 시간 20 ㎱에 대해서는 지연 샘플 5 개만큼 메모리 어드레스를 증가시키게 된다. 이에, 메모리 어드레스 0x0000에서 0x0004까지의 메모리 어드레스가 증가되어 샘플 ① 내지 ⑤가 저장되고, 다시 메모리 어드레스 0x0000에서 0x0004까지 샘프리 ⑥ 내지 ⑩이 저장되면서 기저장된 샘플 ① 내지 ⑤가 출력된다. 이처럼, 마이크로컨트롤러 유닛(140)은 지연 시간만큼 메모리 어드레스를 증가시켜 샘플을 저장함으로써, 지연 시간을 생성하게 된다.
다음으로, 사용자 인터페이스(150)는 사용자와 마이크로컨트롤러 유닛(140)간의 인터페이싱을 위한 구성이다. 키보드, 터치스크린과 같은 각종 사용자 인터페이스(150)를 통해 사용자는 지연 시간을 입력할 수 있다. 입력된 지연 시간은 앞서 설명한 바와 같이, 마이크로컨트롤러 유닛(140)에서 지연 샘플 수와 해당 메모리 어드레스로 산출될 수 있다.
D/A 컨버터(160)는 업 컨버터(124)에서 업컨버팅된 디지털 신호를 아날로그 신호로 변환하기 위한 구성이다. 여기서, D/A 컨버터(160)는 A/D 컨버터(110)에서 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하도록 구성될 수 있다. 이때, D/A 컨버터(160)는 14 비트의 분해능을 갖도록 구성될 수 있다. 결국, D/A 컨버터(160)의 출력 신호는 A/D 컨버터(110)에서 입력받은 아날로그 신호에 비해 시간 지연된 것을 제외하고는 동일한 아날로그 신호가 된다.
이처럼 본 발명에서는 통신 위성의 상하향 링크 지연을 인위적으로 생성하여 지상에서 위성 중계기의 시험을 수행할 수 있다. 특히, 광대역 신호의 경우에도 오류없이 지상 시험을 수행할 수 있다.
도 7은 본 발명의 일 실시예에 따른 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법의 흐름도이다.
도 7을 참조하면, 먼저 A/D 컨버터(110)가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환한다(S110). 여기에서, 상기 입력된 아날로그 신호는, 100 ㎒ 이하의 광대역 신호가 되도록 구성될 수 있다. 이때, 100 ㎒ 이하의 광대역 신호는 나이퀴스트 이론에 따라 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 샘플당 16 비트의 디지털 신호로 변환하도록 구성될 수 있다. 이때, A/D 컨버터(110)는 14 비트의 분해능을 갖도록 구성될 수 있다.
다음으로, 상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅한다(S120). 여기에서, 다운 컨버터(121)가 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하도록 구성될 수 있다. 이는 앞서 살펴본 바와 같이, 샘플링된 디지털 신호를 다운컨버팅하여 메모리의 동작 속도에 무리가 없도록 하기 위함이다. 다시 말하면, 지연 시간의 생성에 오류가 없도록 하기 위함이다.
다음으로, MCU 인터페이스(123)를 통한 마이크로컨트롤러 유닛(140)의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이(130)의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이(130)로 상기 다운컨버팅된 디지털 신호를 메모리 인터페이스(122)를 통해 저장한다(S130). 상기 지연 시간은 상향 링크 지연 시간 125 ㎳와 하향 링크 지연 시간 125 ㎳를 합쳐 총 250 ㎳ 이하가 되도록 구성될 수 있다. 마이크로컨트롤러 유닛(140)은 상기 소정의 지연 시간에 따라 메모리 어레이(130)의 메모리 어드레스를 증가시켜 설정하도록 구성될 수 있다. 좀 더 구체적으로는 다음과 같다. 마이크로컨트롤러 유닛(140)은 상기 지연 시간에 해당하는 샘플 수를 계산하고, 계산된 샘플 수만큼 메모리 어드레스를 설정하여 디지털 신호를 저장하게 된다. 즉, 이렇게 설정된 메모리 어드레스에 따라 선출선입 처리 메모리 구조가 형성되고, 지연 동작이 이루어진다. 여기에서, 메모리 어레이(130)는 8×8의 매트릭스 구조의 16 Mbit의 SRAM으로 구성될 수 있다. 앞서 살펴본 바와 같이, 250 ㎳의 시간 지연을 위해서는 총 1000 Mbit의 메모리 용량이 필요하며, 이는 16 Mbit의 메모리 64개에 해당된다. 8×8의 매트릭스 구조는 디지털 신호의 입출력 시에 64개의 메모리에서 병렬로 입출력이 수행됨으로써, 메모리의 동작 속도에 무리가 없도록 한다.
다음으로, MCU 인터페이스(123)를 통한 마이크로컨트롤러 유닛(140)의 제어에 의해. 상기 저장된 다운컨버팅된 신호를 상기 메모리 인터페이스(122)를 통해 선입선출 처리한다(S140). 사용자가 원하는 지연 시간에 따라 지연 샘플 수 등이 산출되고, 이에 따라 증가될 메모리 어드레스도 정해지게 된다. 마이크로컨트롤러 유닛(140)은 디지털 신호를 메모리 어레이(130)에 입출력하는 것을 제어한다.
다음으로, 상기 선입선출 처리된 디지털 신호를 업 컨버터(124)가 소정의 상향 주파수의 디지털 신호로 업컨버팅한다(S150). 즉, 다운컨버팅되기 전의 신호로 복원하는 것이다. 여기에서, 업 컨버터(124)는 상기 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하도록 구성될 수 있다.
다음으로, 상기 업컨버팅된 디지털 신호를 D/A 컨버터(160)가 아날로그 신호로 변환한다(S160). 즉, D/A 컨버터(160)는 입력된 원래의 아날로그 신호에 시간 지연을 가하여 동일한 아날로그 신호를 출력한다. 이때, D/A 컨버터(124)는 상기 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하도록 구성될 수 있다.
한편, 상기 설명한 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법은 프로그램으로 구현될 수 있으며, 구현된 프로그램은 플래시롬(flash ROM), CD와 같은 컴퓨터로 읽을 수 있는 매체에 기록될 수 있음은 물론이다. 이하, 상기 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법에 대해 다시 설명한다.
먼저 A/D 컨버터(110)가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환한다(S110). 여기에서, 상기 입력된 아날로그 신호는, 100 ㎒ 이하의 광대역 신호가 되도록 구성될 수 있다. 이때, 100 ㎒ 이하의 광대역 신호는 나이퀴스트 이론에 따라 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 샘플당 16 비트의 디지털 신호로 변환하도록 구성될 수 있다. 이때, A/D 컨버터(110)는 14 비트의 분해능을 갖도록 구성될 수 있다.
다음으로, 상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅한다(S120). 여기에서, 다운 컨버터(121)가 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하도록 구성될 수 있다. 이는 앞서 살펴본 바와 같이, 샘플링된 디지털 신호를 다운컨버팅하여 메모리의 동작 속도에 무리가 없도록 하기 위함이다. 다시 말하면, 지연 시간의 생성에 오류가 없도록 하기 위함이다.
다음으로, MCU 인터페이스(123)를 통한 마이크로컨트롤러 유닛(140)의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이(130)의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이(130)에 메모리 인터페이스(122)를 통해 상기 다운컨버팅된 디지털 신호를 저장한다(S130). 상기 지연 시간은 상향 링크 지연 시간 125 ㎳와 하향 링크 지연 시간 125 ㎳를 합쳐 총 250 ㎳ 이하가 되도록 구성될 수 있다. 마이크로컨트롤러 유닛(140)은 상기 소정의 지연 시간에 따라 메모리 어레이(130)의 메모리 어드레스를 증가시켜 설정하도록 구성될 수 있다. 좀 더 구체적으로는 다음과 같다. 마이크로컨트롤러 유닛(140)은 상기 지연 시간에 해당하는 샘플 수를 계산하고, 계산된 샘플 수만큼 메모리 어드레스를 설정하여 디지털 신호를 저장하게 된다. 즉, 이렇게 설정된 메모리 어드레스에 따라 선출선입 처리 메모리 구조가 형성되고, 지연 동작이 이루어진다. 여기에서, 메모리 어레이(130)는 8×8의 매트릭스 구조의 16 Mbit의 SRAM으로 구성될 수 있다. 앞서 살펴본 바와 같이, 250 ㎳의 시간 지연을 위해서는 총 1000 Mbit의 메모리 용량이 필요하며, 이는 16 Mbit의 메모리 64개에 해당된다. 8×8의 매트릭스 구조는 디지털 신호의 입출력 시에 64개의 메모리에서 병렬로 입출력이 수행됨으로써, 메모리의 동작 속도에 무리가 없도록 한다.
다음으로, MCU 인터페이스(123)를 통한 마이크로컨트롤러 유닛(140)의 제어에 의해. 상기 저장된 다운컨버팅된 신호를 상기 메모리 인터페이스(122)를 통해 선입선출 처리한다(S140). 사용자가 원하는 지연 시간에 따라 지연 샘플 수 등이 산출되고, 이에 따라 증가될 메모리 어드레스도 정해지게 된다. 마이크로컨트롤러 유닛(140)은 디지털 신호를 메모리 어레이(130)에 입출력하는 것을 제어한다.
다음으로, 상기 선입선출 처리된 디지털 신호를 업 컨버터(124)가 소정의 상향 주파수의 디지털 신호로 업컨버팅한다(S150). 즉, 다운컨버팅되기 전의 신호로 복원하는 것이다. 여기에서, 업 컨버터(124)는 상기 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하도록 구성될 수 있다.
다음으로, 상기 업컨버팅된 디지털 신호를 D/A 컨버터(160)가 아날로그 신호로 변환한다(S160). 즉, D/A 컨버터(160)는 입력된 원래의 아날로그 신호에 시간 지연을 가하여 동일한 아날로그 신호를 출력한다. 이때, D/A 컨버터(124)는 상기 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하도록 구성될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: A/D 컨버터 120: FPGA
121: 다운 컨버터 122: 메모리 인터페이스
123: MCU 인터페이스 124: 업 컨버터
130: 메모리 어레이 140: 마이크로컨트롤러 유닛
150: 사용자 인터페이스 160: D/A 컨버터

Claims (21)

  1. 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 A/D 컨버터(analog-to-digital converter)와,
    상기 변환된 디지털 신호를 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 다운 컨버터(down converter)와,
    상기 다운컨버팅된 디지털 신호를 메모리 인터페이스를 통해 저장하기 위한 메모리 어레이와,
    상기 다운컨버팅된 디지털 신호를 소정 지연 시간에 따라 정해지는 메모리 어드레스의 메모리 어레이에 상기 메모리 인터페이스를 통해 저장하고 상기 저장된 디지털 신호를 상기 메모리 인터페이스를 통해 선입선출(first-in first-out, FIFO) 처리하도록 MCU 인터페이스를 통해 제어하는 마이크로컨트롤러 유닛(microcontroller unit, MCU)과,
    상기 마이크로컨트롤러 유닛의 제어에 의해 선입선출 처리되는 디지털 신호를 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 업 컨버터(up converter)와,
    상기 업컨버팅된 디지털 신호를 아날로그 신호로 변환하는 D/A 컨버터(digital-to-analog converter)를 포함하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치.
  2. 제1항에 있어서,
    상기 입력된 아날로그 신호는, 100 ㎒ 이하의 광대역 신호인 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치.
  3. 제2항에 있어서,
    상기 소정의 지연 시간은, 250 ㎳ 이하인 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치.
  4. 제3항에 있어서,
    상기 A/D 컨버터는 상기 입력된 아날로그 신호를 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 샘플당 16 비트의 디지털 신호로 변환하고,
    상기 D/A 컨버터는 상기 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치.
  5. 제4항에 있어서,
    상기 다운 컨버터는, 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하고,
    상기 업 컨버터는, 상기 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치.
  6. 제5항에 있어서,
    상기 메모리 어레이는 8×8의 매트릭스 구조의 16 Mbit의 SRAM으로 구성되는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치.
  7. 제6항에 있어서,
    상기 마이크로컨트롤러 유닛은, 상기 소정의 지연 시간에 해당하는 샘플의 개수만큼 상기 메모리 어레이의 메모리 어드레스를 증가시켜 설정함으로써, 해당 지연 시간을 생성하는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치.
  8. A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계와,
    상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계와,
    MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계와,
    상기 MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 상기 저장된 다운컨`버팅된 신호를 상기 메모리 인터페이스를 통해 선입선출 처리하는 단계와,
    상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계와,
    상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계를 포함하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법.
  9. 제8항에 있어서,
    상기 입력된 아날로그 신호는, 100 ㎒ 이하의 광대역 신호인 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법.
  10. 제9항에 있어서,
    상기 소정의 지연 시간은, 250 ㎳ 이하인 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법.
  11. 제10항에 있어서,
    A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계는, 상기 입력된 아날로그 신호를 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 샘플당 16 비트의 디지털 신호로 변환하고,
    상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계는, 상기 D/A 컨버터는 상기 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법.
  12. 제11항에 있어서,
    상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계는, 상기 다운 컨버터가 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하고,
    상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계는, 상기 업 컨버터가 상기 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법.
  13. 제12항에 있어서,
    상기 메모리 어레이는 8×8의 매트릭스 구조의 16 Mbit의 SRAM으로 구성되는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법.
  14. 제13항에 있어서,
    MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계는,
    상기 마이크로컨트롤러 유닛이 상기 소정의 지연 시간에 해당하는 샘플의 개수만큼 상기 메모리 어레이의 메모리 어드레스를 증가시켜 설정하는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법.
  15. 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법을 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체에 있어서,
    A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계와,
    상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계와,
    MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계와,
    상기 MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 상기 저장된 다운컨버팅된 신호를 상기 메모리 인터페이스를 통해 선입선출 처리하는 단계와,
    상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계와,
    상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계를 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
  16. 제15항에 있어서,
    상기 입력된 아날로그 신호는, 100 ㎒ 이하의 광대역 신호인 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법을 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
  17. 제16항에 있어서,
    상기 소정의 지연 시간은, 250 ㎳ 이하인 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법을 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
  18. 제17항에 있어서,
    A/D 컨버터가 입력된 아날로그 신호를 소정의 샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 단계는, 상기 입력된 아날로그 신호를 250 ㎒ 이하의 샘플링 주파수로 샘플링하여 샘플당 16 비트의 디지털 신호로 변환하고,
    상기 업컨버팅된 디지털 신호를 D/A 컨버터가 아날로그 신호로 변환하는 단계는, 상기 D/A 컨버터는 상기 변환된 디지털 신호를 100 ㎒ 이하의 광대역 아날로그 신호로 변환하는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법을 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
  19. 제18항에 있어서,
    상기 변환된 디지털 신호를 다운 컨버터가 소정의 하향 주파수의 디지털 신호로 다운컨버팅하는 단계는, 상기 다운 컨버터가 250 ㎒ 이하의 디지털 신호를 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호로 다운컨버팅하고,
    상기 선입선출 처리된 디지털 신호를 업 컨버터가 소정의 상향 주파수의 디지털 신호로 업컨버팅하는 단계는, 상기 업 컨버터가 상기 샘플당 128 비트, 31.24 ㎒ 이하의 디지털 신호를 샘플당 16 비트, 250 ㎒ 이하의 디지털 신호로 업컨버팅하는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법을 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
  20. 제19항에 있어서,
    상기 메모리 어레이는 8×8의 매트릭스 구조의 16 Mbit의 SRAM으로 구성되는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법을 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
  21. 제20항에 있어서,
    MCU 인터페이스를 통한 마이크로컨트롤러 유닛의 제어에 의해, 사용자로부터 요청된 소정의 지연 시간에 따라 메모리 어레이의 메모리 어드레스를 지정하고, 상기 지정된 메모리 어드레스의 메모리 어레이에 메모리 인터페이스를 통해 상기 다운컨버팅된 디지털 신호를 저장하는 단계는,
    상기 마이크로컨트롤러 유닛이 상기 소정의 지연 시간에 해당하는 샘플의 개수만큼 상기 메모리 어레이의 메모리 어드레스를 증가시켜 설정하는 것을 특징으로 하는 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 방법을 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체.
KR1020100122451A 2010-12-03 2010-12-03 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치 및 방법, 그리고 이를 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체 KR101189595B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100122451A KR101189595B1 (ko) 2010-12-03 2010-12-03 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치 및 방법, 그리고 이를 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100122451A KR101189595B1 (ko) 2010-12-03 2010-12-03 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치 및 방법, 그리고 이를 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체

Publications (2)

Publication Number Publication Date
KR20120061242A true KR20120061242A (ko) 2012-06-13
KR101189595B1 KR101189595B1 (ko) 2012-10-10

Family

ID=46611848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100122451A KR101189595B1 (ko) 2010-12-03 2010-12-03 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치 및 방법, 그리고 이를 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체

Country Status (1)

Country Link
KR (1) KR101189595B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112947384A (zh) * 2021-03-18 2021-06-11 长沙天仪空间科技研究院有限公司 一种多功能的卫星仿真测试系统及方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106546962B (zh) * 2016-11-03 2019-01-18 上海卫星工程研究所 卫星应答机固有时延自动测试装置及测试方法
KR20220029131A (ko) * 2020-09-01 2022-03-08 삼성전자주식회사 무선 통신을 수행하는 전자 장치 및 그 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112947384A (zh) * 2021-03-18 2021-06-11 长沙天仪空间科技研究院有限公司 一种多功能的卫星仿真测试系统及方法
CN112947384B (zh) * 2021-03-18 2022-07-22 长沙天仪空间科技研究院有限公司 一种多功能的卫星仿真测试系统

Also Published As

Publication number Publication date
KR101189595B1 (ko) 2012-10-10

Similar Documents

Publication Publication Date Title
US8787900B2 (en) Methods and systems for testing cell phones with multiple antennas
CN107462876B (zh) 一种雷达回波信号模拟器
KR101189595B1 (ko) 광대역 신호의 위성 중계기의 시험에 이용되는 시간 지연 모사 장치 및 방법, 그리고 이를 행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체
JP4608557B2 (ja) データ特性化ｍｉｍｏ環境を生成するための方法、装置機構、送信器ユニット、及び受信器ユニット
CN109039508B (zh) 无线多径衰落信道仿真系统及方法
CN112910538B (zh) 一种模型驱动的低轨通信卫星载荷测试方法和系统
EP0807935A2 (en) System and method for simultaneously reading and writing data in a random access memory
US8548517B2 (en) Event handling in a radio circuit
CN109917672B (zh) 一种导航与控制环路的半实物仿真系统及方法
CN105187232A (zh) 一种动态信道模拟装置及方法
CN112671488A (zh) 一种航天器信道模拟装置及其应用方法
CN113849419A (zh) 芯片的测试向量生成方法、系统、设备及存储介质
Guo et al. A novel GPP-based Software-Defined Radio architecture
WO2014059616A1 (zh) 加载方法、装置和系统
CN110955969A (zh) 基于Windows平台的导航卫星星间信息处理单元模拟器
Hockey et al. The MITRE tactical channel emulation system
Harris Analysis and implementation of communications systems for small satellite missions
US20140180662A1 (en) Radio frequency communication simulation
CN102253917B (zh) 一种spi控制器及数据发送方法
US20230204790A1 (en) Method of testing user equipment for non-terrestrial networks and test system
Sondej et al. An autonomous microcontroller system for controlling a multi-channel time counter
Hershberger et al. A real-time WARP-based data capture and playback test bed for DSP applications
CN102590827A (zh) 自带中频记录回放功能的gnss接收机系统
Sekiguchi et al. A study on satellite-terrestrial cooperation system as a part of research and development of Ka-band satellite communication control for various use cases
Marszk et al. OPS-SAT in orbit–a technical rundown of this open experimentation platform

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 4

R401 Registration of restoration
FPAY Annual fee payment

Payment date: 20161005

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170904

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee