KR20120058156A - Semiconductor apparatus - Google Patents

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KR20120058156A
KR20120058156A KR1020100119815A KR20100119815A KR20120058156A KR 20120058156 A KR20120058156 A KR 20120058156A KR 1020100119815 A KR1020100119815 A KR 1020100119815A KR 20100119815 A KR20100119815 A KR 20100119815A KR 20120058156 A KR20120058156 A KR 20120058156A
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lines
semiconductor
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김홍중
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에스케이하이닉스 주식회사
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

PURPOSE: A semiconductor device is provided to improve repair efficiency by sharing a redundancy semiconductor chip through-line in semiconductor chip through-line groups. CONSTITUTION: A first semiconductor chip through line group(TSV1 to TSV4) transmits a signal between a first semiconductor chip and a second semiconductor chip. A second semiconductor chip through line group(TSV5 to TSV8) transmits a signal between the first semiconductor chip and the second semiconductor chip. A plurality of redundancy semiconductor chip through-lines are shared in the first semiconductor chip through-line group and the second semiconductor chip through-line group. A signal transmitting unit(110) shifts a transmission path to an adjacent semiconductor chip through-line by using a plurality of redundancy semiconductor chip through-lines according to repair information if a defective semiconductor chip through-line exists.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}Semiconductor device {SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치에 관한 것으로서, 반도체 칩 관통라인을 통해서 신호를 전달하는 기술에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a technology for transmitting a signal through a semiconductor chip through line.

반도체 장치를 고집적화 시키기 위하여 다양한 형태의 패키지(Package) 방식이 제안되고 있다. 특히, 복수의 반도체 칩을 적층시켜서 하나의 반도체 장치를 구성하는 칩 스택(Chip Stack) 방식은 복수의 반도체 칩에 공통적으로 신호를 전달하기 위해서 반도체 칩 관통라인을 사용하고 있다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 실리콘 관통라인(Through Silicon Via, TSV) 이라고 지칭하기도 한다.Various types of package schemes have been proposed to highly integrate semiconductor devices. In particular, a chip stack method in which a plurality of semiconductor chips are stacked to form one semiconductor device uses a semiconductor chip through line in order to transmit signals to a plurality of semiconductor chips in common. In general, since a semiconductor chip is manufactured using a silicon wafer, a semiconductor chip through line may be referred to as a through silicon via (TSV).

일반적으로 적층된 복수의 반도체 칩은 마스터 칩(Master Chip) 및 하나 이상의 슬레이브 칩(Slave Chip)으로 구분할 수 있다. 마스터 칩(Master Chip)은, 외부와 신호를 교환하는 동작 및 슬레이브 칩(Slave Chip)을 제어하는 역할을 수행하도록 구성된다. 또한, 각 슬레이브 칩(Slave Chip)은 마스터 칩(Master Chip)의 제어에 따라 특정 동작을 수행하도록 구성된다. 예를 들면, 반도체 메모리 장치의 경우 마스터 칩(Master Chip)은 신호의 입출력 및 제어신호에 관련된 주변회로(Peripheral)를 구비하고, 슬레이브 칩(Slave Chip)은 데이터 저장을 위한 메모리 뱅크를 구비한다. 참고적으로 마스터 칩(Master Chip) 및 슬레이브 칩(Slave Chip)은 필요에 따라 할당된 회로의 구성이 변경될 수 있다.
In general, a plurality of stacked semiconductor chips may be classified into a master chip and one or more slave chips. The master chip is configured to perform an operation of exchanging signals with the outside and controlling a slave chip. In addition, each slave chip is configured to perform a specific operation according to the control of the master chip. For example, in the case of a semiconductor memory device, a master chip includes a peripheral circuit related to input / output of a signal and a control signal, and a slave chip includes a memory bank for data storage. For reference, the configuration of the allocated circuit of the master chip and the slave chip may be changed as necessary.

본 발명은 반도체 칩 관통라인이 포함된 신호전달경로의 로딩값이 모두 일정하도록 구성되는 반도체 장치를 제공한다.
The present invention provides a semiconductor device configured to have a constant loading value of a signal transmission path including a semiconductor chip through line.

본 발명의 일 실시예에 따르면, 제1 및 제2 반도체 칩 사이에 신호를 전달하기 위한 제1 반도체 칩 관통라인 그룹과, 상기 제1 및 제2 반도체 칩 사이에 신호를 전달하기 위한 제2 반도체 칩 관통라인 그룹과, 상기 제1 및 제2 반도체 칩 관통라인 그룹에 각각 공유되는 복수의 리던던시 반도체 칩 관통라인과, 상기 제1 반도체 칩에서 전송되는 복수의 전송신호를 반도체 칩 관통라인의 리페어 정보에 따라 상기 제1 및 제2 반도체 칩 관통라인 그룹 중 각각 선택된 어느 하나의 반도체 칩 관통라인으로 전달함에 있어서, 불량 반도체 칩 관통라인이 존재할 경우 상기 리페어 정보에 따라 상기 복수의 리던던시 반도체 칩 관통라인을 이용하여 인접한 반도체 칩 관통라인으로 전달경로를 각각 쉬프트 하는 신호 전달부;를 포함하며, 상기 제1 및 제2 반도체 칩 관통라인 그룹과 상기 복수의 리던던시 반도체 칩 관통라인의 각 반도체 칩 관통라인은, 상기 신호 전달부와 복수의 전송라인으로 각각 연결됨에 있어서, 각각의 반도체 칩 관통라인은 동일한 수의 전송라인과 연결되도록 구성되는 것을 특징으로 하는 반도체 장치가 제공된다.
According to an embodiment of the present invention, a first semiconductor chip through-line group for transmitting a signal between the first and second semiconductor chips, and a second semiconductor for transmitting a signal between the first and second semiconductor chips. Repair information of a semiconductor chip through line includes a chip through line group, a plurality of redundant semiconductor chip through lines shared by the first and second semiconductor chip through line groups, and a plurality of transmission signals transmitted from the first semiconductor chip, respectively. According to the transfer to any one of the semiconductor chip through line selected from the first and second semiconductor chip through line group, if there is a defective semiconductor chip through line, the plurality of redundant semiconductor chip through line according to the repair information And a signal transmission unit configured to shift the transmission paths to adjacent semiconductor chip through lines by using the first and second semiconductor chip tubes. Each of the semiconductor chip through lines of the line group and the plurality of redundancy semiconductor chip through lines are connected to the signal transmission unit and the plurality of transmission lines, so that each of the semiconductor chip through lines is connected to the same number of transmission lines. There is provided a semiconductor device characterized in that.

도 1은 일반적인 반도체 장치의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.1 is a configuration diagram of a general semiconductor device.
2 is a block diagram illustrating a semiconductor device in accordance with an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 1은 일반적인 반도체 장치의 구성도이다.1 is a configuration diagram of a general semiconductor device.

도 1을 참조하면, 반도체 장치는 서로 수직으로 적층된 제1 반도체 칩(CHIP1)과, 제2 반도체 칩(CHIP2)으로 구성된다. 반도체 장치는 제1 반도체 칩(CHIP1)과 제2 반도체 칩(CHIP2) 사이에 신호를 전달하기 위해서 복수의 반도체 칩 관통라인(TSV1,TSV2,TSV3,TSV4)을 포함하고 있다. 또한, 반도체 칩 관통라인의 불량을 구제하기 위해서 복수의 리던던시 반도체 칩 관통라인(TSV_R1,TSV_R2)을 추가로 구비하고 있다.Referring to FIG. 1, a semiconductor device includes a first semiconductor chip CHIP1 and a second semiconductor chip CHIP2 stacked vertically on each other. The semiconductor device includes a plurality of semiconductor chip through lines TSV1, TSV2, TSV3, and TSV4 to transmit signals between the first semiconductor chip CHIP1 and the second semiconductor chip CHIP2. In addition, a plurality of redundancy semiconductor chip through lines TSV_R1 and TSV_R2 are additionally provided to remedy defects in the semiconductor chip through lines.

도 1에서는 제1 반도체 칩(CHIP1)에서 전송되는 복수의 전송신호(T_A,T_B,T_C,T_D)가 복수의 반도체 칩 관통라인(TSV1,TSV2,TSV3,TSV4) 및 복수의 리던던시 반도체 칩 관통라인(TSV_R1,TSV_R2)을 통해서 제2 반도체 칩(CHIP2)으로 전송되는 과정을 도시하고 있다. 제1 반도체 칩(CHIP1) 및 제2 반도체 칩(CHIP2)은 모두 동일한 구조로 구성되므로, 대표적으로 제1 반도체 칩(CHIP1)의 세부적인 구성 및 내부동작을 설명하기로 한다.In FIG. 1, a plurality of transmission signals T_A, T_B, T_C, and T_D transmitted from the first semiconductor chip CHIP1 include a plurality of semiconductor chip through lines TSV1, TSV2, TSV3, and TSV4 and a plurality of redundancy semiconductor chip through lines. A process of transferring the second semiconductor chip CHIP2 through the TSV_R1 and TSV_R2 is illustrated. Since both the first semiconductor chip CHIP1 and the second semiconductor chip CHIP2 have the same structure, a detailed configuration and internal operation of the first semiconductor chip CHIP1 will be described.

우선, 복수의 반도체 칩 관통라인(TSV1,TSV2,TSV3,TSV4) 중 제2 반도체 칩 관통라인(TSV2) 및 제3 반도체 칩 관통라인(TSV3)에 불량이 발생했다고 가정한다.First, it is assumed that a failure occurs in the second semiconductor chip through line TSV2 and the third semiconductor chip through line TSV3 among the plurality of semiconductor chip through lines TSV1, TSV2, TSV3, and TSV4.

제1 반도체 칩(CHIP1)의 신호 전달부(11)는 리페어 정보(REPAIR_INFOR)를 토대로 복수의 전송신호(T_A,T_B,T_C,T_D)를 복수의 반도체 칩 관통라인(TSV1,TSV2,TSV3,TSV4) 및 복수의 리던던시 반도체 칩 관통라인(TSV_R1,TSV_R2) 중 각각 선택된 어느 하나의 반도체 칩 관통라인으로 전달한다. 반도체 칩 관통라인의 불량이 발생하지 않는 경우, 제1 전송신호(T_A)는 제1 반도체 칩 관통라인(TSV1)을 통해서 전송되고, 제2 전송신호(T_B)는 제2 반도체 칩 관통라인(TSV2)을 통해서 전송되고, 제3 전송신호(T_C)는 제3 반도체 칩 관통라인(TSV3)을 통해서 전송되며, 제4 전송신호(T_D)는 제4 반도체 칩 관통라인(TSV4)을 통해서 전송된다.The signal transfer unit 11 of the first semiconductor chip CHIP1 receives the plurality of transmission signals T_A, T_B, T_C, and T_D based on the repair information REPAIR_INFOR, and transmits the plurality of semiconductor chip through lines TSV1, TSV2, TSV3, TSV4. ) And a plurality of redundancy semiconductor chip through lines TSV_R1 and TSV_R2 respectively. When the defect of the semiconductor chip through line does not occur, the first transmission signal T_A is transmitted through the first semiconductor chip through line TSV1, and the second transmission signal T_B is transmitted through the second semiconductor chip through line TSV2. ), The third transmission signal T_C is transmitted through the third semiconductor chip through line TSV3, and the fourth transmission signal T_D is transmitted through the fourth semiconductor chip through line TSV4.

하지만, 도시한 바와 같이 제2 반도체 칩 관통라인(TSV2) 및 제3 반도체 칩 관통라인(TSV3)이 불량이라고 가정하면, 제1 전송신호(T_A)는 제1 반도체 칩 관통라인(TSV1)을 통해서 전송되고, 제2 전송신호(T_B)는 제1 리던던시 반도체 칩 관통라인(TSV_R1)을 통해서 전송되고, 제3 전송신호(T_C)는 제2 리던던시 반도체 칩 관통라인(TSV_R2) 을 통해서 전송되며, 제4 전송신호(T_D)는 제4 반도체 칩 관통라인(TSV4)을 통해서 전송된다.However, as shown in the drawing, if the second semiconductor chip through line TSV2 and the third semiconductor chip through line TSV3 are defective, the first transmission signal T_A is transmitted through the first semiconductor chip through line TSV1. The second transmission signal T_B is transmitted through the first redundancy semiconductor chip through line TSV_R1, and the third transmission signal T_C is transmitted through the second redundancy semiconductor chip through line TSV_R2. The fourth transmission signal T_D is transmitted through the fourth semiconductor chip through line TSV4.

한편, 복수의 반도체 칩 관통라인(TSV1,TSV2,TSV3,TSV4) 및 복수의 리던던시 반도체 칩 관통라인(TSV_R1,TSV_R2)과, 신호 전달부(11) 사이의 배선 라우팅을 살펴보면, 복수의 반도체 칩 관통라인(TSV1,TSV2,TSV3,TSV4)은 각각 하나의 전송라인과 연결되어 있지만, 복수의 리던던시 반도체 칩 관통라인(TSV_R1,TSV_R2)은 각각 4개의 전송라인과 연결되어 있다. 따라서 반도체 칩 관통라인이 포함된 신호전달경로의 로딩값이 서로 다를 수 있으므로, 각 반도체 칩 관통라인마다 신호의 전달속도가 달라진다.
Meanwhile, the wiring routing between the plurality of semiconductor chip through lines TSV1, TSV2, TSV3 and TSV4 and the plurality of redundant semiconductor chip through lines TSV_R1 and TSV_R2 and the signal transmission unit 11 will be described. The lines TSV1, TSV2, TSV3, and TSV4 are each connected to one transmission line, but the plurality of redundancy semiconductor chip through lines TSV_R1 and TSV_R2 are each connected to four transmission lines. Therefore, since the loading values of the signal transmission path including the semiconductor chip through line may be different from each other, the signal transmission speed is different for each semiconductor chip through line.

도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.2 is a block diagram illustrating a semiconductor device in accordance with an embodiment of the present invention.

본 실시예에 따른 반도체 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.The semiconductor device according to the present embodiment includes only a brief configuration for clearly describing the technical idea to be proposed.

도 2를 참조하면, 반도체 장치는 서로 수직으로 적층된 제1 반도체 칩(CHIP1)과, 제2 반도체 칩(CHIP2)으로 구성된다. 반도체 장치는 제1 반도체 칩(CHIP1)과 제2 반도체 칩(CHIP2) 사이에 신호를 전달하기 위해서 제1 반도체 칩 관통라인 그룹(TSV1,TSV2,TSV3,TSV4) 및 제2 반도체 칩 관통라인 그룹(TSV5,TSV6,TSV7,TSV8)을 포함하고 있다. 또한, 제1 및 제2 반도체 칩 관통라인 그룹에 각각 공유되는 복수의 리던던시 반도체 칩 관통라인(TSV_R1,TSV_R2,TSV_R3,TSV_R4,TSV_R5,TSV_R6)을 추가로 구비하고 있다. 복수의 리던던시 반도체 칩 관통라인(TSV_R1,TSV_R2,TSV_R3,TSV_R4,TSV_R5,TSV_R6)은 제1 및 제2 반도체 칩 관통라인 그룹 사이에 배치되거나, 제1 및 제2 반도체 칩 관통라인 그룹과 이웃하는 반도체 칩 관통라인 그룹 사이에 배치된다.
Referring to FIG. 2, a semiconductor device includes a first semiconductor chip CHIP1 and a second semiconductor chip CHIP2 stacked vertically on each other. The semiconductor device may include the first semiconductor chip through line group TSV1, TSV2, TSV3 and TSV4 and the second semiconductor chip through line group to transmit a signal between the first semiconductor chip CHIP1 and the second semiconductor chip CHIP2. TSV5, TSV6, TSV7, TSV8). In addition, a plurality of redundancy semiconductor chip through lines TSV_R1, TSV_R2, TSV_R3, TSV_R4, TSV_R5 and TSV_R6 are respectively provided to the first and second semiconductor chip through line groups. The plurality of redundancy semiconductor chip through lines TSV_R1, TSV_R2, TSV_R3, TSV_R4, TSV_R5, TSV_R6 may be disposed between the first and second semiconductor chip through line groups, or may be adjacent to the first and second semiconductor chip through line groups. It is disposed between the chip through line group.

도 2에서는 제1 반도체 칩(CHIP1)에서 전송되는 복수의 전송신호(T_A,T_B,T_C,T_D,T_E,T_F,T_G,T_H)가 제1 및 제2 반도체 칩 관통라인 그룹과 복수의 리던던시 반도체 칩 관통라인을 통해서 제2 반도체 칩(CHIP2)으로 전송되는 과정을 도시하고 있다. 제1 반도체 칩(CHIP1) 및 제2 반도체 칩(CHIP2)은 모두 동일한 구조로 구성되므로, 대표적으로 제1 반도체 칩(CHIP1)의 세부적인 구성 및 내부동작을 설명하기로 한다.In FIG. 2, a plurality of transmission signals T_A, T_B, T_C, T_D, T_E, T_F, T_G, T_H transmitted from the first semiconductor chip CHIP1 and the plurality of redundancy semiconductors are provided. A process of transferring the second semiconductor chip CHIP2 through the chip through line is illustrated. Since both the first semiconductor chip CHIP1 and the second semiconductor chip CHIP2 have the same structure, a detailed configuration and internal operation of the first semiconductor chip CHIP1 will be described.

우선, 제1 및 제2 반도체 칩 관통라인 그룹 중 제1 반도체 칩 관통라인(TSV1), 제4 반도체 칩 관통라인(TSV4), 제6 반도체 칩 관통라인(TSV6), 제3 리던던시 반도체 칩 관통라인(TSV_R3) 및 제5 리던던시 반도체 칩 관통라인(TSV_R5)에 불량이 발생했다고 가정한다.First, the first semiconductor chip through line TSV1, the fourth semiconductor chip through line TSV4, the sixth semiconductor chip through line TSV6, and the third redundancy semiconductor chip through line among the first and second semiconductor chip through line groups. It is assumed that a defect occurs in the TSV_R3 and the fifth redundancy semiconductor chip through line TSV_R5.

제1 반도체 칩(CHIP1)의 신호 전달부(110)는 리페어 정보(REPAIR_INFOR)를 토대로 복수의 전송신호(T_A,T_B,T_C,T_D,T_E,T_F,T_G,T_H)를 제1 및 제2 반도체 칩 관통라인 그룹과 복수의 리던던시 반도체 칩 관통라인 중 각각 선택된 어느 하나의 반도체 칩 관통라인으로 전달한다. 즉 신호 전달부(110)는 불량 반도체 칩 관통라인이 존재할 경우 리페어 정보(REPAIR_INFOR)에 따라 복수의 리던던시 반도체 칩 관통라인을 이용하여 인접한 반도체 칩 관통라인으로 전달경로를 각각 쉬프트 한다.The signal transmitter 110 of the first semiconductor chip CHIP1 receives the plurality of transmission signals T_A, T_B, T_C, T_D, T_E, T_F, T_G, and T_H based on the repair information REPAIR_INFOR. The chip is transferred to any one semiconductor chip through line selected from the group of chip through lines and the plurality of redundancy semiconductor chip through lines. That is, when the defective semiconductor chip through line exists, the signal transfer unit 110 shifts the transfer path to the adjacent semiconductor chip through line using a plurality of redundant semiconductor chip through lines according to the repair information REPAIR_INFOR.

반도체 칩 관통라인의 불량이 발생하지 않는 경우, 제1 전송신호(T_A)는 제1 반도체 칩 관통라인(TSV1)을 통해서 전송되고, 제2 전송신호(T_B)는 제2 반도체 칩 관통라인(TSV2)을 통해서 전송되고, 제3 전송신호(T_C)는 제3 반도체 칩 관통라인(TSV3)을 통해서 전송되고, 제4 전송신호(T_D)는 제4 반도체 칩 관통라인(TSV4)을 통해서 전송되고, 제5 전송신호(T_E)는 제5 반도체 칩 관통라인(TSV5)을 통해서 전송되고, 제6 전송신호(T_F)는 제6 반도체 칩 관통라인(TSV6)을 통해서 전송되고, 제7 전송신호(T_G)는 제7 반도체 칩 관통라인(TSV7)을 통해서 전송되며, 제8 전송신호(T_H)는 제8 반도체 칩 관통라인(TSV8)을 통해서 전송된다.When the defect of the semiconductor chip through line does not occur, the first transmission signal T_A is transmitted through the first semiconductor chip through line TSV1, and the second transmission signal T_B is transmitted through the second semiconductor chip through line TSV2. ), The third transmission signal T_C is transmitted through the third semiconductor chip through line TSV3, the fourth transmission signal T_D is transmitted through the fourth semiconductor chip through line TSV4, The fifth transmission signal T_E is transmitted through the fifth semiconductor chip through line TSV5, the sixth transmission signal T_F is transmitted through the sixth semiconductor chip through line TSV6, and the seventh transmission signal T_G. ) Is transmitted through the seventh semiconductor chip through line TSV7, and the eighth transmission signal T_H is transmitted through the eighth semiconductor chip through line TSV8.

하지만, 도시한 바와 같이 제1 반도체 칩 관통라인(TSV1), 제4 반도체 칩 관통라인(TSV4), 제6 반도체 칩 관통라인(TSV6), 제3 리던던시 반도체 칩 관통라인(TSV_R3) 및 제5 리던던시 반도체 칩 관통라인(TSV_R5)이 불량이라고 가정하면, 제1 전송신호(T_A)는 제2 리던던시 반도체 칩 관통라인(TSV_R2)을 통해서 전송되고, 제2 전송신호(T_B)는 제2 반도체 칩 관통라인(TSV2)을 통해서 전송되고, 제3 전송신호(T_C)는 제3 반도체 칩 관통라인(TSV3)을 통해서 전송되고, 제4 전송신호(T_D)는 제4 리던던시 반도체 칩 관통라인(TSV_R4)을 통해서 전송되고, 제5 전송신호(T_E)는 제5 반도체 칩 관통라인(TSV5)을 통해서 전송되고, 제6 전송신호(T_F)는 제7 반도체 칩 관통라인(TSV7)을 통해서 전송되고, 제7 전송신호(T_G)는 제8 반도체 칩 관통라인(TSV8)을 통해서 전송되며, 제8 전송신호(T_H)는 제6 리던던시 반도체 칩 관통라인(TSV_R6) 을 통해서 전송된다.However, as illustrated, the first semiconductor chip through line TSV1, the fourth semiconductor chip through line TSV4, the sixth semiconductor chip through line TSV6, the third redundancy semiconductor chip through line TSV_R3, and the fifth redundancy Assuming that the semiconductor chip through line TSV_R5 is defective, the first transmission signal T_A is transmitted through the second redundancy semiconductor chip through line TSV_R2, and the second transmission signal T_B is transmitted through the second semiconductor chip through line. The third transmission signal T_C is transmitted through the third semiconductor chip through line TSV3, and the fourth transmission signal T_D is transmitted through the fourth redundancy semiconductor chip through line TSV_R4. The fifth transmission signal T_E is transmitted through the fifth semiconductor chip through line TSV5, the sixth transmission signal T_F is transmitted through the seventh semiconductor chip through line TSV7, and the seventh transmission. The signal T_G is transmitted through the eighth semiconductor chip through line TSV8, and the eighth transmission signal T_H is sixth redundant. When transmitted through the semiconductor chip through line (TSV_R6).

한편, 제1 및 제2 반도체 칩 관통라인 그룹과 복수의 리던던시 반도체 칩 관통라인의 각 반도체 칩 관통라인은, 신호 전달부(110)와 복수의 전송라인으로 각각 연결됨에 있어서, 각각의 반도체 칩 관통라인은 동일한 수의 전송라인과 연결된다.Meanwhile, the semiconductor chip through lines of the first and second semiconductor chip through lines and the plurality of redundancy semiconductor chip through lines are connected to the signal transmission unit 110 and the plurality of transmission lines, respectively. The lines are connected with the same number of transmission lines.

즉, 한편, 제1 및 제2 반도체 칩 관통라인 그룹과 복수의 리던던시 반도체 칩 관통라인과, 신호 전달부(110) 사이의 배선 라우팅을 살펴보면, 각각의 반도체 칩 관통라인은 2개의 전송라인과 연결되어 있다. 따라서 반도체 칩 관통라인이 포함된 신호전달경로의 로딩값은 모두 동일하므로, 각 반도체 칩 관통라인마다 신호의 전달속도는 균일해진다. 또한, 각 반도체 칩 관통라인 그룹 사이에 복수의 리던던시 반도체 칩 관통라인이 배치되므로, 각 반도체 칩 관통라인 그룹이 서로 리던던시 반도체 칩 관통라인을 공유함으로써 리페어 효율성을 향상시킬 수 있다.
In other words, referring to the first and second semiconductor chip through line groups, the plurality of redundancy semiconductor chip through lines, and the wiring routing between the signal transmitter 110, each semiconductor chip through line is connected to two transmission lines. It is. Therefore, since the loading values of the signal transmission paths including the semiconductor chip through lines are the same, the signal transmission speed is uniform for each semiconductor chip through line. In addition, since a plurality of redundancy semiconductor chip through lines are disposed between each group of semiconductor chip through lines, repair efficiency can be improved by sharing the red semiconductor chip through lines with each group of semiconductor chip through lines.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

11,12,110,120 : 신호 전달부11,12,110,120: Signal transmission unit

Claims (3)

제1 및 제2 반도체 칩 사이에 신호를 전달하기 위한 제1 반도체 칩 관통라인 그룹;
상기 제1 및 제2 반도체 칩 사이에 신호를 전달하기 위한 제2 반도체 칩 관통라인 그룹;
상기 제1 및 제2 반도체 칩 관통라인 그룹에 각각 공유되는 복수의 리던던시 반도체 칩 관통라인; 및
상기 제1 반도체 칩에서 전송되는 복수의 전송신호를 반도체 칩 관통라인의 리페어 정보에 따라 상기 제1 및 제2 반도체 칩 관통라인 그룹 중 각각 선택된 어느 하나의 반도체 칩 관통라인으로 전달함에 있어서, 불량 반도체 칩 관통라인이 존재할 경우 상기 리페어 정보에 따라 상기 복수의 리던던시 반도체 칩 관통라인을 이용하여 인접한 반도체 칩 관통라인으로 전달경로를 각각 쉬프트 하는 신호 전달부;를 포함하며,
상기 제1 및 제2 반도체 칩 관통라인 그룹과 상기 복수의 리던던시 반도체 칩 관통라인의 각 반도체 칩 관통라인은, 상기 신호 전달부와 복수의 전송라인으로 각각 연결됨에 있어서, 각각의 반도체 칩 관통라인은 동일한 수의 전송라인과 연결되도록 구성되는 것을 특징으로 하는 반도체 장치.
A first semiconductor chip through line group for transferring signals between the first and second semiconductor chips;
A second semiconductor chip through line group for transmitting signals between the first and second semiconductor chips;
A plurality of redundancy semiconductor chip through lines shared by the first and second semiconductor chip through line groups, respectively; And
In the transfer of the plurality of transmission signals transmitted from the first semiconductor chip to any one of the semiconductor chip through line selected from the group of the first and second semiconductor chip through line according to the repair information of the semiconductor chip through line, And a signal transfer unit shifting a transfer path to an adjacent semiconductor chip through line using the plurality of redundant semiconductor chip through lines according to the repair information when the chip through line exists.
Each of the first and second semiconductor chip through line groups and each of the semiconductor chip through lines of the plurality of redundancy semiconductor chip through lines are connected to the signal transmission unit and a plurality of transmission lines, respectively. A semiconductor device, characterized in that configured to be connected to the same number of transmission lines.
제1항에 있어서,
상기 복수의 리던던시 반도체 칩 관통라인은 상기 제1 및 제2 반도체 칩 관통라인 그룹 사이에 배치되는 것을 특징으로 하는 반도체 장치.
The method of claim 1,
And the plurality of redundancy semiconductor chip through lines are arranged between the first and second semiconductor chip through line groups.
제1항에 있어서,
상기 복수의 리던던시 반도체 칩 관통라인은 상기 제1 및 제2 반도체 칩 관통라인 그룹과 이웃하는 반도체 칩 관통라인 그룹 사이에 배치되는 것을 특징으로 하는 반도체 장치.The method of claim 1,
And the plurality of redundancy semiconductor chip through lines are disposed between the first and second semiconductor chip through line groups and a neighboring semiconductor chip through line group.
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