KR20120054455A - Liquid crystal display device and its manufacturing method - Google Patents

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Abstract

PURPOSE: A liquid crystal display device and a manufacturing method thereof are provided to reduce the number of sputtering processes. CONSTITUTION: A gate electrode(110) includes first and second conductive materials which are different each other. A pixel electrode(130) and a data line(132) are simultaneously formed on the gate electrode. A semiconductor pattern and source/drain electrodes are successively formed on the gate electrode. A protecting layer is formed on a frontal side including the semiconductor pattern and the source/drain electrodes. A common electrode is formed on a protective layer of an area corresponding to the pixel electrode. A common line is formed on the protecting layer of an area corresponding to the data line.

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND ITS MANUFACTURING METHOD}Liquid crystal display and its manufacturing method {LIQUID CRYSTAL DISPLAY DEVICE AND ITS MANUFACTURING METHOD}

본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 특히 트랜지스터의 특성을 향상시키고, 화질을 향상시킬 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a method for manufacturing the same, and more particularly, to a liquid crystal display device and a method for manufacturing the same that can improve characteristics of a transistor and improve image quality.

일반적으로 널리 사용되고 있는 표시장치들 중의 하나인 CRT(cathode ray tube)는 TV를 비롯해서 계측기기, 정보 단말기기 등의 모니터에 주로 이용되고 있으나, CRT 자체의 무게와 크기로 인해 전자 제품의 소형화, 경량화의 대응에 적극적으로 대응할 수 없었다.A CRT (cathode ray tube), which is one of the widely used display devices, is mainly used for monitors such as a TV, a measurement device, and an information terminal device. However, due to the weight and size of the CRT itself, Could not respond positively to the response of

따라서 각종 전자제품의 소형, 경량화되는 추세에서 CRT는 무게나 크기 등에 있어서 일정한 한계를 가지고 있으며, 이를 대체할 것으로 예상되는 것으로 전계 광학적인 효과를 이용한 액정표시장치(LCD: Liquid Crystal Display), 가스방전을 이용한 플라즈마 표시소자(PDP: Plasma Display Panel) 및 전계 발광 효과를 이용한 EL 표시소자(ELD: Electro Luminescence Display) 등이 있으며, 그 중에서 액정표시장치에 대한 연구가 활발히 진행되고 있다.Therefore, in the trend of miniaturization and weight reduction of various electronic products, CRT has a certain limit in weight and size, and is expected to replace the liquid crystal display (LCD) and gas discharge using electro-optic effects. Plasma Display Panel (PDP) and Electro Luminescence Display (ELD) using the electroluminescent effect, and the like, among them, researches on liquid crystal displays are being actively conducted.

액정표시장치는 경량화, 박형화, 저소비 전력 구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이에 따라 액정표시장치는 사용자의 요구에 부응하여 대면적화, 박형화, 저소비전력화의 방향으로 진행되고 있다.BACKGROUND ART Liquid crystal display devices have tended to be gradually widened due to their light weight, thinness, and low power consumption. Accordingly, the liquid crystal display device is proceeding in the direction of large-sized, thin, and low power consumption in response to the demand of the user.

액정표시장치는 컬러필터 기판과 박막 트랜지스터 기판과 상기 컬러필터 기판 및 박막 트랜지스터 기판 사이에 형성된 액정층으로 구성된다.The liquid crystal display device includes a color filter substrate, a thin film transistor substrate, and a liquid crystal layer formed between the color filter substrate and the thin film transistor substrate.

일반적인 액정표시장치의 박막 트랜지스터 기판의 제조공정은 투명 기판 상에 포토리소그라피 공정을 이용하여 제조된다.A manufacturing process of a thin film transistor substrate of a general liquid crystal display device is manufactured by using a photolithography process on a transparent substrate.

박막 트랜지스터 기판의 제조공정은 먼저, 투명 기판상에 도전성 물질을 증착하고, 제1 마스크를 이용한 포토리소그라피 공정으로 게이트 라인, 게이트 전극이 형성된다.In the manufacturing process of a thin film transistor substrate, first, a conductive material is deposited on a transparent substrate, and a gate line and a gate electrode are formed by a photolithography process using a first mask.

상기 게이트 라인 및 게이트 전극을 포함한 투명 기판상에는 게이트 절연막이 형성된다.A gate insulating film is formed on the transparent substrate including the gate line and the gate electrode.

상기 게이트 절연막 상에는 반도체층과 도전성 물질을 순차적으로 형성하고, 제2 마스크를 이용한 포토리소그라피 공정을 통해 박막 트랜지스터의 반도체 패턴 및 소스/드레인 전극과, 데이터 라인이 형성된다.A semiconductor layer and a conductive material are sequentially formed on the gate insulating layer, and a semiconductor pattern, a source / drain electrode, and a data line of the thin film transistor are formed through a photolithography process using a second mask.

상기 소스/드레인 전극 및 데이터 라인을 포함한 게이트 절연막상에 투명한 도전성 물질을 증착하고 제3 마스크를 이용한 포토리소그라피 공정을 통해 반도체 패턴이 노출되도록 소스/드레인 전극이 분리되고, 상기 드레인 전극과 접속되는 화소 전극이 형성된다.A pixel is formed by depositing a transparent conductive material on the gate insulating layer including the source / drain electrode and the data line, and separating the source / drain electrode to expose a semiconductor pattern through a photolithography process using a third mask and connecting the drain electrode. An electrode is formed.

상기 소스/드레인 전극 및 화소전극을 포함한 투명 기판 전면에 보호층을 증착하고, 4 마스크를 이용한 포토리소그라피 공정을 통해 보호층의 일부를 제거하여 게이트 패드 및 데이터 패드의 게이트 패드 전극 및 데이터 패드 전극이 노출된다.A protective layer is deposited on the entire surface of the transparent substrate including the source / drain electrodes and the pixel electrode, and a portion of the protective layer is removed through a photolithography process using four masks to form the gate pad electrode and the data pad electrode of the gate pad and the data pad. Exposed.

상기 보호층을 포함한 투명 기판 전면에 투명한 도전성 물질을 증착하고, 5 마스크를 이용한 포토리소그라피 공정을 통해 공통라인, 공통전극 및 상기 게이트 패드 전극 및 데이터 패드 전극과 접속되는 게이트 링크 패턴 및 데이터 링크 패턴이 형성된다.A transparent conductive material is deposited on the entire surface of the transparent substrate including the protective layer, and a gate link pattern and a data link pattern connected to the common line, the common electrode, the gate pad electrode, and the data pad electrode are formed through a photolithography process using 5 masks. Is formed.

이상에서와 같은 일반적인 박막 트랜지스터 기판은 제3 마스크를 이용한 포토리소그라피 공정을 통해 반도체 패턴이 노출되고, 노출된 반도체 패턴 상에 투명한 도전성 물질이 증착되고, 식각공정을 통해 노출된 반도체 패턴 상의 투명 도전성 물질이 식각되는 과정에서 완전히 제거되지 않는 투명 도전성 물질의 알갱이가 남아 박막 트랜지스터의 특성을 저하시키는 문제가 있었다.In the general thin film transistor substrate as described above, a semiconductor pattern is exposed through a photolithography process using a third mask, a transparent conductive material is deposited on the exposed semiconductor pattern, and a transparent conductive material on the semiconductor pattern exposed through an etching process. In this etching process, the grains of the transparent conductive material, which are not completely removed, remain, thereby deteriorating the characteristics of the thin film transistor.

또한, 일반적인 박막 트랜지스터 기판은 도전성 물질을 증착하는 스퍼터링 공정이 각각의 도전성 물질마다 수행되므로 스퍼터링 공정의 부하가 증가되는 문제가 있었다.In addition, the conventional thin film transistor substrate has a problem in that the load of the sputtering process is increased because the sputtering process for depositing a conductive material is performed for each conductive material.

또한, 일반적인 박막 트랜지스터 기판은 데이터 라인과 공통라인 사이의 기생용량을 줄이기 위해 데이터 라인과 공통라인의 간격을 일정하게 유지하기 위해 보호층의 두께를 일정 기준 이상으로 형성함으로써, 보호층의 증착 두께를 위해 공정시간이 늘어나는 문제가 있었다.
In addition, in the general thin film transistor substrate, the thickness of the protective layer is formed to be greater than or equal to a predetermined standard to maintain a constant gap between the data line and the common line in order to reduce the parasitic capacitance between the data line and the common line. There was a problem that the process time is increased.

본 발명은 트랜지스터의 특성을 향상시키고, 화질을 향상시킬 수 있는 액정표시장치 및 그 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a liquid crystal display and a method of manufacturing the same, which can improve the characteristics of a transistor and improve image quality.

본 발명의 일 실시예에 따른 액정표시장치는,Liquid crystal display device according to an embodiment of the present invention,

서로 상이한 제1 및 제2 도전성 물질을 포함하는 게이트 전극; 상기 게이트 전극과 동시에 형성되는 화소전극; 상기 게이트 전극과 동시에 형성되는 데이터 라인; 상기 게이트 전극 상에 순차적으로 형성되는 반도체 패턴 및 소스/드레인 전극; 상기 반도체 패턴 및 소스/드레인 전극을 포함한 기판 전면에 형성된 보호층; 상기 화소전극과 대응되는 영역의 상기 보호층 상에 형성된 공통전극; 및 상기 데이터 라인과 대응되는 영역의 상기 보호층 상에 상기 공통전극과 동시에 형성되는 공통라인을 포함하는 것을 특징으로 한다.A gate electrode including first and second conductive materials different from each other; A pixel electrode formed at the same time as the gate electrode; A data line formed simultaneously with the gate electrode; A semiconductor pattern and a source / drain electrode sequentially formed on the gate electrode; A protective layer formed on an entire surface of the substrate including the semiconductor pattern and a source / drain electrode; A common electrode formed on the passivation layer in a region corresponding to the pixel electrode; And a common line formed simultaneously with the common electrode on the passivation layer in a region corresponding to the data line.

본 발명의 다른 실시예에 따른 액정표시장치의 제조방법은,Method of manufacturing a liquid crystal display device according to another embodiment of the present invention,

제1 마스크 공정을 통해 서로 상이한 제1 및 제2 도전성 물질을 포함하는 게이트 전극, 화소전극 및 데이터 라인을 형성하는 단계; 제2 마스크 공정을 통해 상기 게이트 전극 상에 반도체 패턴을 형성하는 단계; 제3 마스크 공정을 통해 상기 반도체 패턴이 노출되도록 소스/드레인 전극을 형성하는 단계; 제4 마스크 공정을 통해 보호층으로부터 게이트 패드 전극 및 데이터 패드 연결 패턴이 노출되는 단계; 및 제5 마스크 공정을 통해 상기 보호층 상에 공통전극 및 공통라인이 형성되는 단계를 포함하는 것을 특징으로 한다.Forming a gate electrode, a pixel electrode, and a data line including first and second conductive materials different from each other through a first mask process; Forming a semiconductor pattern on the gate electrode through a second mask process; Forming a source / drain electrode to expose the semiconductor pattern through a third mask process; Exposing the gate pad electrode and the data pad connection pattern from the protective layer through a fourth mask process; And forming a common electrode and a common line on the passivation layer through a fifth mask process.

본 발명의 일 실시예에 따른 박막 트랜지스터는 게이트 전극 형성시에 화소전극, 데이터 라인 및 데이터 패드 전극이 동시에 형성되어 도전성 물질을 증착하기 위한 스퍼터링 공정을 일반적인 박막 트랜지스터와 대비하여 스퍼터링 공정 수를 줄일 수 있는 장점을 가진다.In the thin film transistor according to the exemplary embodiment of the present invention, the pixel electrode, the data line, and the data pad electrode are simultaneously formed at the time of forming the gate electrode, thereby reducing the number of sputtering processes compared to the general thin film transistor. Has the advantage.

또한, 본 발명은 반도체 패턴 상에 보호층이 증착된 이후에 투명 도전성 물질이 증착되고 패터닝되어 공통전극, 공통라인, 게이트 링크 패턴 및 데이터 링크 패턴을 형성함으로써, 반도체 패턴이 보호층에 의해 보호되어 일반적인 박막 트랜지스터 기판에서 발생하는 박막 트랜지스터 특성 저하를 방지할 수 있다.In addition, after the protective layer is deposited on the semiconductor pattern, a transparent conductive material is deposited and patterned to form a common electrode, a common line, a gate link pattern, and a data link pattern, whereby the semiconductor pattern is protected by the protective layer. Degradation of thin film transistor characteristics occurring in a general thin film transistor substrate can be prevented.

또한, 본 발명은 데이터 라인 상에 게이트 절연층 및 보호층이 형성되어 일반적인 박막 트랜지스터 기판의 보호층 두께와 대비하여 보호층의 두께를 50%로 줄여 공정시간을 줄일 수 있는 장점을 가진다.In addition, the present invention has the advantage that the gate insulating layer and the protective layer is formed on the data line to reduce the process time by reducing the thickness of the protective layer to 50% compared to the protective layer thickness of the general thin film transistor substrate.

또한, 본 발명은 공통전극 및 공통 라인이 투명한 도전성 물질(ITO)을 패터닝하여 동시에 형성됨으로써, 일반적으로 소스/드레인 전극 형성시에 형성되는 공통 라인과 대비하여 물질에 따른 저항차이로 인한 공통전압의 영역별 불균형에 의한 잔상 및 플리커(Flicker) 현상을 최소화할 수 있는 장점을 가진다.In addition, in the present invention, the common electrode and the common line are simultaneously formed by patterning a transparent conductive material (ITO), so that the common voltage due to the difference in resistance according to the material is generally compared with the common line formed at the time of source / drain electrode formation. It has an advantage of minimizing afterimage and flicker due to unbalance by region.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 일부를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'라인을 따라 절단한 박막 트랜지스터 기판을 도시한 단면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조공정을 순차적으로 나타낸 단면도이다.1 is a plan view illustrating a portion of a thin film transistor substrate according to an exemplary embodiment of the present invention.
FIG. 2 is a cross-sectional view illustrating a thin film transistor substrate cut along lines II ′, II-II ′, III-III ′, and IV-IV ′ of FIG. 1.
3A to 3I are cross-sectional views sequentially illustrating a manufacturing process of a thin film transistor substrate according to an exemplary embodiment of the present invention.

첨부한 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명하도록 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to the accompanying drawings, embodiments of the present invention will be described in detail.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 일부를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'라인을 따라 절단한 박막 트랜지스터 기판을 도시한 단면도이다.1 is a plan view showing a portion of a thin film transistor substrate according to an embodiment of the present invention, Figure 2 is a line along the lines I-I ', II-II', III-III ', IV-IV' of FIG. It is sectional drawing which shows the cut thin film transistor substrate.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 다수의 게이트 라인(141)과 다수의 데이터 라인(132)에 의해 정의되는 각각의 화소영역에 박막 트랜지스터(TFT)가 형성되고, 상기 박막 트랜지스터(TFT)와 접속된 액정 캐패시터가 형성된다. 액정 캐패시터는 박막 트랜지스터(TFT)와 접속된 화소전극(130)과, 상기 화소전극(130)과 인접하게 형성된 공통전극(160)으로 구성된다.As shown in FIGS. 1 and 2, a thin film transistor substrate according to an exemplary embodiment of the present invention may include a thin film transistor in each pixel region defined by a plurality of gate lines 141 and a plurality of data lines 132. TFT is formed, and a liquid crystal capacitor connected with the thin film transistor TFT is formed. The liquid crystal capacitor includes a pixel electrode 130 connected to the thin film transistor TFT and a common electrode 160 formed adjacent to the pixel electrode 130.

박막 트랜지스터(TFT)는 게이트 라인들(141)로부터의 스캔신호에 응답하여 데이터 라인들(132)로부터의 데이터 신호를 화소전극(130)에 공급한다. 액정 캐패시터는 화소전극(130)에 공급된 데이터 신호와 공통전극(160)에 공급된 공통전압의 차전압을 충전하고, 상기 차전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다.The thin film transistor TFT supplies the data signals from the data lines 132 to the pixel electrode 130 in response to the scan signals from the gate lines 141. The liquid crystal capacitor charges the difference voltage between the data signal supplied to the pixel electrode 130 and the common voltage supplied to the common electrode 160, and adjusts the light transmittance by varying the arrangement of liquid crystal molecules according to the difference voltage. Implement

박막 트랜지스터(TFT)는 투명 기판(100) 상에 게이트 전극(110)과, 게이트 전극(110) 상에 게이트 절연층(120) 및 반도체 패턴(115)이 순차적으로 형성된다.In the thin film transistor TFT, a gate electrode 110 and a gate insulating layer 120 and a semiconductor pattern 115 are sequentially formed on the gate electrode 110.

여기서, 상기 게이트 전극(110)은 제1 도전성 패턴(111) 및 제2 도전성 패턴(112)을 포함한다.Here, the gate electrode 110 includes a first conductive pattern 111 and a second conductive pattern 112.

상기 제1 및 제2 도전성 패턴(111, 112)은 서로 상이한 물질로 이루어질 수 있다. 예를 들면, 제1 도전성 물질(111) 투명한 ITO(Indium Tin Oxide)로 이루어질 수 있고, 제2 도전성 물질(112)은 구리(Cu)로 이루어질 수 있다. 제2 도전성 물질(112)은 구리(Cu) 뿐만 아니라 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo) 등을 포함할 수 있다.The first and second conductive patterns 111 and 112 may be made of different materials from each other. For example, the first conductive material 111 may be made of transparent indium tin oxide (ITO), and the second conductive material 112 may be made of copper (Cu). The second conductive material 112 may include not only copper (Cu) but also aluminum (Al), aluminum alloy (AlNd), tungsten (W), chromium (Cr), molybdenum (Mo), and the like.

상기 반도체 패턴(115)을 포함하여 게이트 절연층(120) 상에는 소스/드레인 전극(116, 117)이 형성된다.Source / drain electrodes 116 and 117 are formed on the gate insulating layer 120 including the semiconductor pattern 115.

상기 소스/드레인 전극(116, 117)은 몰리브덴(Mo)으로 이루어질 수 있다.The source / drain electrodes 116 and 117 may be made of molybdenum (Mo).

상기 화소전극(130)은 상기 게이트 전극(110) 형성시에 동시에 형성된다. 즉, 화소전극(130)은 제1 및 제2 도전성 패턴(111, 112)을 포함한다.The pixel electrode 130 is formed at the same time when the gate electrode 110 is formed. That is, the pixel electrode 130 includes first and second conductive patterns 111 and 112.

화소전극(130)은 상기 드레인 전극(117)과 전기적으로 접속된다.The pixel electrode 130 is electrically connected to the drain electrode 117.

상기 박막 트랜지스터(TFT) 및 화소전극(130)을 포함한 기판 전면에 보호층(150)이 형성된다.The passivation layer 150 is formed on the entire surface of the substrate including the thin film transistor TFT and the pixel electrode 130.

상기 화소전극(130)이 형성된 영역과 대응되는 상기 보호층(150) 상에는 투명한 도전성 물질로 이루어진 공통전극(160)이 형성된다.The common electrode 160 made of a transparent conductive material is formed on the passivation layer 150 corresponding to the region where the pixel electrode 130 is formed.

본 발명의 데이터 라인(132)은 상기 게이트 전극(110) 및 화소전극(130) 형성시에 동시에 형성된다.The data line 132 of the present invention is formed at the same time when the gate electrode 110 and the pixel electrode 130 are formed.

즉, 데이터 라인(132)은 제1 및 제2 도전성 패턴(111, 112)을 포함한다.That is, the data line 132 includes first and second conductive patterns 111 and 112.

데이터 라인(132) 상에는 게이트 절연층(120) 및 보호층(150)이 순차적으로 증착된다.The gate insulating layer 120 and the protective layer 150 are sequentially deposited on the data line 132.

상기 데이터 라인(132)이 형성된 영역의 보호층(150) 상에는 공통라인(162)이 형성된다.The common line 162 is formed on the passivation layer 150 in the region where the data line 132 is formed.

상기 공통라인(162)은 상기 공통전극(160) 형성시에 동시에 형성된다.The common line 162 is formed at the same time when the common electrode 160 is formed.

상기 게이트 라인(141)의 일측에는 게이트 패드(GP)가 형성되고, 데이터 라인(132)의 일측에는 데이터 패드(DP)가 형성된다.The gate pad GP is formed at one side of the gate line 141, and the data pad DP is formed at one side of the data line 132.

상기 게이트 패드(GP)는 게이트 절연층(120) 상에 게이트 패드 전극(140)이 형성된다.The gate pad electrode 140 is formed on the gate pad GP.

상기 게이트 패드 전극(140)은 상기 소스/드레인 전극(116, 117) 형성시에 동시에 형성된다.The gate pad electrode 140 is simultaneously formed when the source / drain electrodes 116 and 117 are formed.

상기 게이트 패드 전극(140) 및 게이트 절연층(120) 상에는 보호층(150)이 형성되고, 콘택홀에 의해 보호층(150)으로부터 게이트 패드 전극(140)이 노출된다.A passivation layer 150 is formed on the gate pad electrode 140 and the gate insulating layer 120, and the gate pad electrode 140 is exposed from the passivation layer 150 by a contact hole.

노출된 게이트 패드 전극(140) 상에는 게이트 링크 패턴(164)이 형성된다.The gate link pattern 164 is formed on the exposed gate pad electrode 140.

상기 게이트 링크 패턴(164)은 상기 공통전극(160) 형성시에 동시에 형성된다.The gate link pattern 164 is formed at the same time when the common electrode 160 is formed.

상기 데이터 패드(DP)는 제1 및 제2 도전성 패턴(111, 112)을 포함하는 데이터 패드 전극(134)이 형성된다.The data pad DP includes a data pad electrode 134 including first and second conductive patterns 111 and 112.

즉, 데이터 패드 전극(134)은 상기 게이트 전극(110), 화소전극(130) 및 데이터 라인(132) 형성 시에 동시에 형성된다.That is, the data pad electrode 134 is formed at the same time when the gate electrode 110, the pixel electrode 130, and the data line 132 are formed.

데이터 패드 전극(134) 상에는 게이트 절연층(120)이 형성되고, 콘택홀에 의해 게이트 절연층(120)으로부터 상기 데이터 패드 전극(134)이 노출된다. 노출된 데이터 패드 전극(134) 상에는 소스/드레인 전극(116, 117) 형성시에 동시에 형성되는 데이터 패드 연결 패턴(142)이 형성된다.A gate insulating layer 120 is formed on the data pad electrode 134, and the data pad electrode 134 is exposed from the gate insulating layer 120 by a contact hole. A data pad connection pattern 142 is formed on the exposed data pad electrode 134 which is formed at the same time when the source / drain electrodes 116 and 117 are formed.

상기 데이터 패드 연결 패턴(142)을 포함하여 게이트 절연층(120) 상에는 보호층(150)이 형성되고, 콘택홀을 통해 데이터 패드 연결 패턴(142)이 보호층(150)으로부터 노출된다.The passivation layer 150 is formed on the gate insulating layer 120 including the data pad connection pattern 142, and the data pad connection pattern 142 is exposed from the passivation layer 150 through a contact hole.

노출된 데이터 패드 연결 패턴(142) 상에는 데이터 링크 패턴(166)이 형성된다.The data link pattern 166 is formed on the exposed data pad connection pattern 142.

상기 데이터 링크 패턴(166)은 상기 공통전극(160) 형성시에 동시에 형성된다.The data link pattern 166 is formed at the same time when the common electrode 160 is formed.

본 발명의 일 실시예에 따른 박막 트랜지스터는 게이트 전극(110) 형성시에 화소전극(130), 데이터 라인(132) 및 데이터 패드 전극(134)이 동시에 형성되어 도전성 물질을 증착하기 위한 스퍼터링 공정을 일반적인 박막 트랜지스터와 대비하여 스퍼터링 공정 수를 줄일 수 있는 장점을 가진다.In the thin film transistor according to the exemplary embodiment, the pixel electrode 130, the data line 132, and the data pad electrode 134 are simultaneously formed at the time of forming the gate electrode 110 to perform a sputtering process for depositing a conductive material. Compared with the general thin film transistor, the number of sputtering processes can be reduced.

또한, 본 발명은 반도체 패턴(115) 상에 보호층(150)이 증착된 이후에 투명 도전성 물질이 증착되고 패터닝되어 공통전극(160), 공통라인(162), 게이트 링크 패턴(164) 및 데이터 링크 패턴(166)을 형성함으로써, 반도체 패턴(115)이 보호층(150)에 의해 보호되어 일반적인 박막 트랜지스터 기판에서 발생하는 박막 트랜지스터 특성 저하를 방지할 수 있다.In addition, after the protective layer 150 is deposited on the semiconductor pattern 115, the transparent conductive material is deposited and patterned to form the common electrode 160, the common line 162, the gate link pattern 164, and the data. By forming the link pattern 166, the semiconductor pattern 115 may be protected by the protective layer 150, thereby preventing deterioration of thin film transistor characteristics occurring in a general thin film transistor substrate.

또한, 본 발명은 데이터 라인(132) 상에 게이트 절연층(120) 및 보호층(150)이 형성된 구조로써, 게이트 절연층(120) 및 보호층(150)에 의해 일반적인 박막 트랜지스터 기판의 보호층 두께와 대비하여 보호층의 두께를 50%로 줄여 공정시간을 줄일 수 있는 장점을 가진다.In addition, the present invention is a structure in which the gate insulating layer 120 and the protective layer 150 is formed on the data line 132, the protective layer of a general thin film transistor substrate by the gate insulating layer 120 and the protective layer 150. Compared with the thickness, the protective layer has the advantage of reducing the process time by reducing the thickness to 50%.

또한, 본 발명은 공통전극(160) 및 공통 라인(162)이 투명한 도전성 물질(ITO)을 패터닝하여 동시에 형성됨으로써, 일반적으로 소스/드레인 전극 형성시에 형성되는 공통 라인과 대비하여 물질에 따른 저항차이로 인한 공통전압의 영역별 불균형에 의한 잔상 및 플리커(Flicker) 현상을 최소화할 수 있는 장점을 가진다.In addition, in the present invention, the common electrode 160 and the common line 162 are simultaneously formed by patterning a transparent conductive material (ITO), so that the resistance according to the material is generally compared with the common line formed at the time of source / drain electrode formation. Afterimage and flicker due to the unbalance of the common voltage due to the difference can be minimized.

도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조공정을 순차적으로 나타낸 단면도이다.3A to 3I are cross-sectional views sequentially illustrating a manufacturing process of a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 3a를 참조하면, 투명 기판(100) 상에 투명한 도전성 물질 및 도전성 물질을 순차적으로 증착하고 제1 마스크를 이용한 포토리소그라피 공정을 통해 제1 및 제2 도전성 패턴(111, 112)을 포함하는 게이트 전극(10), 화소전극(130), 데이터 라인(132) 및 데이터 패드 전극(134)이 형성된다.Referring to FIG. 3A, a gate including first and second conductive patterns 111 and 112 may be sequentially deposited on the transparent substrate 100 and a photolithography process using a first mask. The electrode 10, the pixel electrode 130, the data line 132, and the data pad electrode 134 are formed.

도 3b 및 도 3c를 참조하면, 게이트 전극(110), 화소전극(130), 데이터 라인(132) 및 데이터 패드 전극(134)을 포함한 투명 기판(100) 전면에 게이트 절연층(120)과 반도체물질(115a)을 순차적으로 증착하고, 포토레지스트층(180)을 증착하고, 제2 하프톤 마스크를 이용한 포토리소그라피 공정을 통해 게이트 전극(110) 상에 반도체 패턴(115)이 형성된다.Referring to FIGS. 3B and 3C, the gate insulating layer 120 and the semiconductor are disposed on the entire surface of the transparent substrate 100 including the gate electrode 110, the pixel electrode 130, the data line 132, and the data pad electrode 134. The semiconductor pattern 115 is formed on the gate electrode 110 by sequentially depositing the material 115a, depositing the photoresist layer 180, and performing a photolithography process using a second halftone mask.

여기서, 화소영역에는 게이트 절연층(120)이 제거되어 화소전극(130)이 노출된다.Here, the gate insulating layer 120 is removed in the pixel region to expose the pixel electrode 130.

또한, 데이터 패드 전극(134) 상에는 게이트 절연층(120)이 제거되는 제1 콘택홀(190a)에 의해 데이터 패드 전극(134)이 노출된다.In addition, the data pad electrode 134 is exposed on the data pad electrode 134 by the first contact hole 190a from which the gate insulating layer 120 is removed.

도 3d 및 도 3e를 참조하면, 반도체 패턴(115), 화소전극(130), 데이터 패드 전극(134)을 포함한 게이트 절연층(120) 상에 도전성 물질(140a)이 증착되고, 상기 도전성 물질(140a) 상에 포토레지스트층(180)을 증착하고, 제3 마스크를 이용한 포토리소그라피 공정을 통해 소스/드레인 전극(116, 117), 게이트 패드 전극(140) 및 데이터 패드 연결 패턴(142)이 형성된다.3D and 3E, a conductive material 140a is deposited on the gate insulating layer 120 including the semiconductor pattern 115, the pixel electrode 130, and the data pad electrode 134. The photoresist layer 180 is deposited on the layer 140a, and the source / drain electrodes 116 and 117, the gate pad electrode 140, and the data pad connection pattern 142 are formed through a photolithography process using a third mask. do.

소스/드레인 전극(116, 117) 사이에는 제2 콘택홀(190b)에 의해 반도체 패턴(115)이 노출된다.The semiconductor pattern 115 is exposed between the source / drain electrodes 116 and 117 by the second contact hole 190b.

드레인 전극(117)은 화소전극(130)의 일부와 중첩되어 전기적으로 접속된다.The drain electrode 117 overlaps a part of the pixel electrode 130 and is electrically connected to the drain electrode 117.

여기서, 화소영역에는 식각 공정을 통해 도전성 물질이 제거됨과 동시에 제2 도전성 패턴(112)의 일부가 제거된다.Here, the conductive material is removed through the etching process and a part of the second conductive pattern 112 is removed in the pixel region.

상기 제거된 제2 도전성 패턴은 상기 드레인 전극(117)과 중첩되지 않는 영역으로 정의할 수 있다.The removed second conductive pattern may be defined as a region that does not overlap the drain electrode 117.

도 3f 및 도 3g를 참조하면, 소스/드레인 전극(116, 117), 화소전극(130)의 제1 도전성 패턴(111), 게이트 패드 전극(140) 및 데이터 패드 연결 패턴(142)을 포함한 기판 전면에 보호층(150)이 형성되고, 상기 보호층(150) 상에 포토레지스트층(180)이 형성되고, 제4 마스크를 이용한 포토리소그라피 공정을 통해 제3 및 제4 콘택홀(190c, 190d)이 형성되어 게이트 패드 전극(140) 및 데이터 패드 연결 패턴(142)이 노출된다.Referring to FIGS. 3F and 3G, a substrate including source / drain electrodes 116 and 117, a first conductive pattern 111 of the pixel electrode 130, a gate pad electrode 140, and a data pad connection pattern 142. The protective layer 150 is formed on the entire surface, the photoresist layer 180 is formed on the protective layer 150, and the third and fourth contact holes 190c and 190d are formed through a photolithography process using a fourth mask. ) Is formed to expose the gate pad electrode 140 and the data pad connection pattern 142.

도 3h 및 도 3i를 참조하면, 게이트 패드 전극(140) 및 데이터 패드 연결 패턴(142)을 포함한 보호층(150) 상에 투명한 도전성 물질(160a)을 증착하고, 상기 도전성 물질(160a) 상에 포토레지스트층(180)이 형성되고, 제5 마스크를 이용한 포토리소그라피 공정을 통해 공통전극(160), 공통라인(162), 게이트 링크 패턴(164) 및 데이터 링크 패턴(166)이 형성된다.3H and 3I, a transparent conductive material 160a is deposited on the passivation layer 150 including the gate pad electrode 140 and the data pad connection pattern 142, and on the conductive material 160a. The photoresist layer 180 is formed, and a common electrode 160, a common line 162, a gate link pattern 164, and a data link pattern 166 are formed through a photolithography process using a fifth mask.

상기 공통전극(160)은 상기 화소전극(130) 상의 보호층(150) 상에 형성된다.The common electrode 160 is formed on the passivation layer 150 on the pixel electrode 130.

상기 공통라인(162)은 상기 데이터 라인(132), 게이트 절연막(120) 및 보호층(150) 상에 형성된다.The common line 162 is formed on the data line 132, the gate insulating layer 120, and the protective layer 150.

상기 게이트 링크 패턴(164)은 상기 게이트 패드 전극(140) 상에 형성되고, 상기 게이트 패드 전극(140)과 전기적으로 접속된다.The gate link pattern 164 is formed on the gate pad electrode 140 and is electrically connected to the gate pad electrode 140.

상기 데이터 링크 패턴(166)은 상기 데이터 패드 연결 패턴(142) 상에 형성되고, 상기 데이터 패드 연결 패턴(142) 및 데이터 패드 전극(134)과 전기적으로 접속된다.The data link pattern 166 is formed on the data pad connection pattern 142 and is electrically connected to the data pad connection pattern 142 and the data pad electrode 134.

이상에서와 같은 본 발명의 박막 트랜지스터는 게이트 전극(110) 형성시에 화소전극(130), 데이터 라인(132) 및 데이터 패드 전극(134)이 동시에 형성되어 도전성 물질을 증착하기 위한 스퍼터링 공정을 일반적인 박막 트랜지스터와 대비하여 스퍼터링 공정 수를 줄일 수 있는 장점을 가진다.In the thin film transistor of the present invention as described above, the pixel electrode 130, the data line 132, and the data pad electrode 134 are simultaneously formed at the time of forming the gate electrode 110 so that a sputtering process for depositing a conductive material is generally performed. Compared to the thin film transistor, the number of sputtering processes can be reduced.

또한, 본 발명은 반도체 패턴(115) 상에 보호층(150)이 증착된 이후에 투명 도전성 물질이 증착되고 패터닝되어 공통전극(160), 공통라인(162), 게이트 링크 패턴(164) 및 데이터 링크 패턴(166)을 형성함으로써, 반도체 패턴(115)이 보호층(150)에 의해 보호되어 일반적인 박막 트랜지스터 기판에서 발생하는 박막 트랜지스터 특성 저하를 방지할 수 있다.In addition, after the protective layer 150 is deposited on the semiconductor pattern 115, the transparent conductive material is deposited and patterned to form the common electrode 160, the common line 162, the gate link pattern 164, and the data. By forming the link pattern 166, the semiconductor pattern 115 may be protected by the protective layer 150, thereby preventing deterioration of thin film transistor characteristics occurring in a general thin film transistor substrate.

또한, 본 발명은 데이터 라인(132) 상에 게이트 절연층(120) 및 보호층(150)이 형성된 구조로써, 게이트 절연층(120) 및 보호층(150)의 두께에 의해 일반적인 박막 트랜지스터 기판의 보호층 두께와 대비하여 보호층의 두께를 50%로 줄여 공정시간을 줄일 수 있는 장점을 가진다.In addition, the present invention is a structure in which the gate insulating layer 120 and the protective layer 150 is formed on the data line 132, the thickness of the gate insulating layer 120 and the protective layer 150 of the general thin film transistor substrate Compared to the thickness of the protective layer has the advantage of reducing the process time by reducing the thickness of the protective layer to 50%.

또한, 본 발명은 공통전극(160) 및 공통 라인(162)이 투명한 도전성 물질(ITO)을 패터닝하여 동시에 형성됨으로써, 일반적으로 소스/드레인 전극 형성시에 형성되는 공통 라인과 대비하여 물질에 따른 저항차이로 인한 공통전압의 영역별 불균형에 의한 잔상 및 플리커(Flicker) 현상을 최소화할 수 있는 장점을 가진다.In addition, in the present invention, the common electrode 160 and the common line 162 are simultaneously formed by patterning a transparent conductive material (ITO), so that the resistance according to the material is generally compared with the common line formed at the time of source / drain electrode formation. Afterimage and flicker due to the unbalance of the common voltage due to the difference can be minimized.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

110: 게이트 전극 111: 제1 도전성 패턴
112: 제2 도전성 패턴 130: 화소전극
132: 데이터 라인 134: 데이터 패드 전극110: gate electrode 111: first conductive pattern
112: second conductive pattern 130: pixel electrode
132: data line 134: data pad electrode

Claims (12)

서로 상이한 제1 및 제2 도전성 물질을 포함하는 게이트 전극;
상기 게이트 전극과 동시에 형성되는 화소전극;
상기 게이트 전극과 동시에 형성되는 데이터 라인;
상기 게이트 전극 상에 순차적으로 형성되는 반도체 패턴 및 소스/드레인 전극;
상기 반도체 패턴 및 소스/드레인 전극을 포함한 기판 전면에 형성된 보호층;
상기 화소전극과 대응되는 영역의 상기 보호층 상에 형성된 공통전극; 및
상기 데이터 라인과 대응되는 영역의 상기 보호층 상에 상기 공통전극과 동시에 형성되는 공통라인을 포함하는 것을 특징으로 하는 액정표시장치.A gate electrode including first and second conductive materials different from each other;
A pixel electrode formed at the same time as the gate electrode;
A data line formed simultaneously with the gate electrode;
A semiconductor pattern and a source / drain electrode sequentially formed on the gate electrode;
A protective layer formed on an entire surface of the substrate including the semiconductor pattern and a source / drain electrode;
A common electrode formed on the passivation layer in a region corresponding to the pixel electrode; And
And a common line formed simultaneously with the common electrode on the passivation layer in a region corresponding to the data line. 제1 항에 있어서,
상기 제1 도전성 패턴 상에 제2 도전성 패턴이 형성되고, 상기 제1 도전성 패턴은 ITO(Indium Tin Oxide)인 것을 특징으로 하는 액정표시장치.The method according to claim 1,
A second conductive pattern is formed on the first conductive pattern, and the first conductive pattern is ITO (Indium Tin Oxide). 제1 항에 있어서,
상기 화소전극은 상기 드레인 전극과 중첩되지 않는 영역의 제2 도전성 패턴이 제거된 것을 특징으로 하는 액정표시장치.The method according to claim 1,
And the second conductive pattern of a region of the pixel electrode not overlapping the drain electrode is removed. 제1 항에 있어서,
상기 데이터 라인과 상기 공통전극 사이에는 게이트 절연막 및 상기 보호층이 순차적으로 형성된 것을 특징으로 하는 액정표시장치.The method according to claim 1,
And a gate insulating film and the protective layer are sequentially formed between the data line and the common electrode. 제1 항에 있어서,
상기 데이터 라인의 일측에는 데이터 패드가 형성되고, 데이터 패드는 상기 데이터 라인 형성시에 동시에 형성되는 데이터 패드 전극을 포함하는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
A data pad is formed at one side of the data line, and the data pad includes a data pad electrode formed at the same time when the data line is formed. 제1 항에 있어서,
상기 데이터 라인과 교차되는 게이트 라인을 더 포함하고, 상기 게이트 라인으 소스/드레인 전극 형성시에 동시에 형성되는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
And a gate line intersecting the data line, wherein the gate line is formed at the same time as the source / drain electrodes are formed. 제1 마스크 공정을 통해 서로 상이한 제1 및 제2 도전성 물질을 포함하는 게이트 전극, 화소전극 및 데이터 라인을 형성하는 단계;
제2 마스크 공정을 통해 상기 게이트 전극 상에 반도체 패턴을 형성하는 단계;
제3 마스크 공정을 통해 상기 반도체 패턴이 노출되도록 소스/드레인 전극을 형성하는 단계;
제4 마스크 공정을 통해 보호층으로부터 게이트 패드 전극 및 데이터 패드 연결 패턴이 노출되는 단계; 및
제5 마스크 공정을 통해 상기 보호층 상에 공통전극 및 공통라인이 형성되는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.Forming a gate electrode, a pixel electrode, and a data line including first and second conductive materials different from each other through a first mask process;
Forming a semiconductor pattern on the gate electrode through a second mask process;
Forming a source / drain electrode to expose the semiconductor pattern through a third mask process;
Exposing the gate pad electrode and the data pad connection pattern from the protective layer through a fourth mask process; And
And forming a common electrode and a common line on the passivation layer through a fifth mask process. 제7 항에 있어서,
상기 제1 마스크 공정을 통해 상기 게이트 전극 형성 시에 데이터 패드 전극을 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 7, wherein
And forming a data pad electrode at the time of forming the gate electrode through the first mask process. 제7 항에 있어서,
상기 제3 마스크 공정을 통해 상기 소스/드레인 형성 시에 게이트 라인을 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 7, wherein
And forming gate lines simultaneously when forming the source / drain through the third mask process. 제7 항에 있어서,
상기 제1 도전성 패턴 상에 제2 도전성 패턴이 형성되고, 상기 제1 도전성 패턴은 ITO(Indium Tin Oxide)인 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 7, wherein
A second conductive pattern is formed on the first conductive pattern, and the first conductive pattern is ITO (Indium Tin Oxide). 제7 항에 있어서,
상기 제3 마스크 공정을 통해 상기 화소전극은 상기 드레인 전극과 중첩되지 않는 영역의 상기 제2 도전성 패턴이 제거된 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 7, wherein
And the second conductive pattern in a region of the pixel electrode not overlapping with the drain electrode is removed through the third mask process. 제7 항에 있어서,
상기 데이터 라인과 상기 공통전극 사이에는 게이트 절연막 및 상기 보호층이 순차적으로 형성된 것을 특징으로 하는 액정표시장치의 제조방법.
The method of claim 7, wherein
And a gate insulating film and the protective layer are sequentially formed between the data line and the common electrode.
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