KR20120053571A - 복수의 메사 구조체를 갖는 발광 다이오드 칩 - Google Patents

복수의 메사 구조체를 갖는 발광 다이오드 칩 Download PDF

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Abstract

복수의 메사 구조체를 갖는 발광 다이오드 칩이 개시된다. 이 발광 다이오드 칩은, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 각각 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 복수의 메사 구조체; 적어도 일부가 상기 제1 도전형 반도체층에 대향하여 상기 제2 도전형 반도체층 상에 위치하는 제1 전극 패드; 상기 제1 전극 패드로부터 연장하여 상기 제1 도전형 반도체층에 접속된 제1 전극 연장부; 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극 패드; 및 상기 제1 전극 패드와 상기 제2 도전형 반도체층 사이에 개재된 절연층을 포함한다. 복수의 메사 구조체를 채택함으로써 전류 분산 성능을 개선할 수 있으며, 또한, 제1 전극 패드를 제2 도전형 반도체층 상에 배치함으로써 발광 면적을 증가시킬 수 있다.

Description

복수의 메사 구조체를 갖는 발광 다이오드 칩{LIGHT EMITTING DIODE CHIP HAVING PLURALITY OF MESA STRUCTURES}
본 발명은 발광 다이오드 칩에 관한 것으로, 더욱 상세하게는 복수의 메사 구조체를 갖는 발광 다이오드 칩에 관한 것이다.
GaN 계열의 LED는 현재 천연색 LED 표시소자, LED 교통 신호기, 백색 LED 등 다양한 응용에 사용되고 있다. 최근, 고효율 백색 LED는 형광 램프를 대체할 것으로 기대되고 있으며, 특히 백색 LED의 효율(efficiency)은 통상의 형광램프의 효율에 유사한 수준에 도달하고 있다.
질화갈륨 계열의 발광 다이오드는 일반적으로 사파이어와 같은 기판 상에 에피층들을 성장시키어 형성되며, n형 반도체층, p형 반도체층 및 이들 사이에 개재된 활성층을 포함한다. 한편, 상기 n형 반도체층 상에 n-전극 패드가 형성되고, 상기 p형 반도체층 상에 p-전극 패드가 형성된다. 상기 발광 다이오드는 상기 전극패드들을 통해 외부 전원에 전기적으로 연결되어 구동된다. 이때, 전류는 p-전극 패드에서 상기 반도체층들을 거쳐 n-전극 패드로 흐른다.
한편, 발광 다이오드 내의 전류 분산을 돕기 위해 전극 패드들로부터 연장된 연장부들이 사용되고 있다. 예컨대, 미국특허공보 제6,650,018호에는 전극 접촉부들, 즉 전극 패드들로부터 다수의 연장부들이 서로 반대 방향으로 연장하여 전류 분산을 강화하는 기술을 개시하고 있다. 전극 패드로부터 연장된 연장부를 이용함으로써, 전류를 분산시켜 발광다이오드의 효율을 높일 수 있다.
그러나, n-전극 패드 및 n-전극 연장부는 통상 p형 반도체층 및 활성층을 식각함으로써 노출된 n형 반도체층 상에 형성된다. 따라서, n-전극 패드 및 n-전극 연장부를 형성함에 따라 발광 면적이 감소되고, 이는 발광 효율의 감소를 초래한다.
한편, 전극 패드들 및 전극 연장부들은 금속으로 형성되기 때문에, 활성층에서 생성된 광이 전극 패드들 및 전극 연장부들에 흡수되어 손실된다. 더욱이, 전극 연장부들을 채택하여 전류를 분산시키더라도, 전극 연장부들에 인접한 영역에 주로 전류가 집중되기 때문에 전극 연장부들에 의한 광 손실이 증폭된다. 나아가, 전극 패드와 전극 연장부는 예컨대, Cr과 같이 반사 특성이 좋지 않은 재료를 하부층으로 사용하기 때문에, 전극 패드 및/또는 전극 연장부의 하부에서 광 흡수로 인한 광 손실이 크다.
나아가, 발광 다이오드의 크기가 대면적화함에 따라 발광 다이오드 내에 결함이 포함될 확률이 증가한다. 예컨대, 실전위(threading dislocation), 핀홀 등의 결함은 전류가 급격히 흐르는 통로를 제공하여 전류 분산을 방해한다.
더욱이, 약 1㎟ 정도의 대면적 발광 다이오드에서 약 200mA 이상의 구동 전류로 구동할 경우, 상기 결함들을 통해 또는 전류가 집중되는 특정 위치를 통해 전류가 집중되므로, 전류 밀도에 따른 외부양자효율 감소 즉, 드룹(Droop) 현상이 심각해진다.
미국특허공보 제6,650,018호
본 발명이 해결하려는 과제는, 전극 패드 및/또는 전극 연장부 형성에 따른 발광 면적 감소를 방지할 수 있는 발광 다이오드 칩을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 전극 패드 및 전극 연장부 주위에서 발생되는 전류집중을 완화하여 발광 다이오드 칩의 넓은 영역에 걸쳐 전류를 분산시킬 수 있는 발광 다이오드 칩을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 전극 패드 및 전극 연장부에 의한 광 손실을 방지할 수 있는 발광 다이오드 칩을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 고 전류하에서 구동할 때, 특정 위치에서 전류가 집중되는 것을 방지하여 외부 양자 효율을 향상시킬 수 있는 발광 다이오드 칩을 제공하는 것이다.
본 발명의 일 실시예에 따른 발광 다이오드 칩은, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 각각 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 복수의 메사 구조체; 적어도 일부가 상기 제1 도전형 반도체층에 대향하여 상기 제2 도전형 반도체층 상에 위치하는 제1 전극 패드; 상기 제1 전극 패드로부터 연장하여 상기 제1 도전형 반도체층에 접속된 제1 전극 연장부; 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극 패드; 및 상기 제1 전극 패드와 상기 제2 도전형 반도체층 사이에 개재된 절연층을 포함한다. 상기 제1 전극 패드가 제2 도전형 반도체층 상에 위치하므로, 제1 전극 패드 형성에 따른 발광 면적 감소를 방지할 수 있다. 또한, 복수의 메사 구조체를 채택하기 때문에, 복수의 메사 구조체에 전류를 분산시킬 수 있고, 따라서 발광 다이오드 칩의 특정 위치에서 전류 밀도가 급격히 증가되는 것을 방지하여 외부 양자 효율을 증가시킬 수 있다.
상기 발광 다이오드 칩은 기판을 더 포함할 수 있으며, 상기 제1 도전형 반도체층이 상기 기판 상에 위치할 수 있다. 이 경우, 상기 제1 도전형 반도체층이 상기 제2 도전형 반도체층보다 상기 기판에 더 가깝게 위치한다. 나아가, 상기 제2 전극 패드 또한, 상기 제2 도전형 반도체층 상에 위치할 수 있다.
한편, 상기 제2 전극 패드는 상기 복수의 메사 구조체들 상에 각각 위치하는 복수의 전극 패드들을 포함할 수 있다. 나아가, 상기 제1 전극 패드는 상기 복수의 메사 구조체들 상에 각각 위치하는 복수의 전극 패드들을 포함할 수 있다.
한편, 상기 복수의 메사 구조체들은 상기 제1 도전형 반도체층을 노출시키는 분리 영역에 의해 분리된다. 이에 따라, 상기 분리 영역 내에 제1 도전형 반도체층의 표면이 노출된다.
일 실시예에서, 상기 제1 전극 연장부는, 상기 분리 영역 내에서 상기 제1 도전형 반도체층에 접속하는 전극 연장부를 포함할 수 있다. 나아가, 도트 패턴이 상기 분리 영역 내의 전극 연장부를 따라 상기 전극 연장부와 상기 제1 도전형 반도체층 사이에 개재되어 상기 전극 연장부를 상기 제1 도전형 반도체층으로부터 부분적으로 이격시킬 수 있다. 상기 도트 패턴은 절연물질로 형성될 수 있으며, 분포 브래그 반사기를 포함할 수 있다. 상기 도트 패턴에 의해 상기 전극 연장부 주위에 전류가 집중되는 것을 완화할 수 있으며, 전류를 더 넓게 분산시킬 수 있다.
한편, 상기 제1 전극 패드와 상기 제2 도전형 반도체층 사이에 개재된 절연층은 분포 브래그 반사기를 포함할 수 있다. 또한, 상기 절연층과 상기 제2 도전형 반도체층 사이에 반사기가 개재될 수 있다. 상기 반사기는 분포 브래그 반사기 또는 금속 반사기일 수 있다.
또한, 상기 제1 전극패드는 상기 분리 영역 내에 일부가 위치하는 전극 패드를 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 절연층과 상기 제2 도전형 반도체층 사이에 투명 도전층이 개재될 수 있다. 상기 절연층 아래의 투명 도전층은 상기 절연층 아래 영역의 활성층으로 전류를 공급하는 것을 돕는다. 이와 달리, 상기 제1 전극 패드 아래 영역에서 반사기가 직접 제2 도전형 반도체층에 접할 수 있으며, 따라서 투명 도전층에 의한 광 손실을 줄일 수 있다.
한편, 상기 메사 구조체들은 각각 상기 제2 도전형 반도체층 및 활성층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 복수의 관통홀들을 포함할 수 있다. 또한, 상기 제1 전극 연장부는 상기 복수의 관통홀들을 통해 상기 제1 도전형 반도체층에 접속하는 전극 연장부를 포함할 수 있다. 상기 복수의 관통홀들은 상기 전극 연장부를 따라 배치된다. 상기 전극 연장부가 상기 관통홀들을 통해 제1 도전형 반도체층에 접속하기 때문에, 상기 전극 연장부 주위에 전류가 집중되는 것을 완화하여 전류를 더 넓게 분산시킬 수 있다.
나아가, 절연층이 상기 복수의 관통홀들을 통해 상기 제1 도전형 반도체층에 접속하는 전극 연장부와 상기 제2 도전형 반도체층 사이에 개재된다. 상기 절연층에 의해 상기 전극 연장부가 상기 제2 도전형 반도체층으로부터 절연될 수 있다.
더욱이, 상기 전극 연장부와 제2 도전형 반도체층 사이에 개재된 절연층은 분포 브래그 반사기를 포함할 수 있다. 이에 따라, 메사 구조체 내부에서 생성된 광이 상기 전극 연장부에 의해 손실되는 것을 방지할 수 있다.
또한, 상기 전극 연장부와 제2 도전형 반도체층 사이에 개재된 절연층은 상기 관통홀들의 측벽으로 연장하여 상기 제1 전극 연장부를 상기 관통홀의 측벽으로부터 절연시킬 수 있다.
나아가, 투명 도전층이 상기 전극 연장부 아래의 절연층과 상기 제2 도전형 반도체층 사이에 개재될 수 있다. 상기 투명 도전층에 의해 상기 전극 연장부 아래의 활성층으로 전류를 공급할 수 있다. 이와 달리, 상기 전극 연장부 아래에서 상기 절연층이 직접 제2 도전형 반도체층에 접할 수 있다. 즉, 상기 전극 연장부 아래에서 투명 도전층은 배제되며, 따라서, 투명 도전층에 의한 광 손실을 방지할 수 있다.
한편, 상기 발광 다이오드 칩은 상기 제2 전극 패드에서 연장하는 제2 전극 연장부; 및 상기 제2 도전형 반도체층 상에 위치하는 투명 도전층을 더 포함할 수 있다. 상기 제2 전극 패드 및 상기 제2 전극 연장부는 상기 투명 도전층을 통해 상기 제2 도전형 반도체층에 전기적으로 접속할 수 있다.
몇몇 실시예들에 있어서, 전류블록층이 상기 제2 전극 연장부를 따라 상기 투명 도전층과 상기 제2 도전형 반도체층 사이에 개재될 수 있다. 상기 전류블록층은 라인 형상 또는 도트 패턴으로 배치될 수 있다. 이에 따라, 상기 제2 전극 연장부 주위에 전류가 집중되는 것을 완화할 수 있다. 이 전류블록층은 또한 상기 제2 전극 패드 아래에도 배치될 수 있다.
나아가, 상기 전류블록층은 반사기, 예컨대 분포 브래그 반사기를 포함할 수 있다. 따라서, 상기 제2 전극 연장부로 향하는 광이 제2 전극 연장부에 흡수되어 손실되는 것을 방지할 수 있다.
다른 실시예들에 있어서, 전류블록층이 상기 제2 전극 연장부를 따라 상기 투명 도전층과 상기 제2 전극 연장부 사이에 도트 패턴으로 배열될 수 있다. 상기 제2 전극 연장부는 상기 도트 패턴들 사이의 영역들에서 상기 투명 도전층을 통해 상기 제2 도전형 반도체층에 접속한다.
본 발명에 따르면, 메사 구조체 상에 제1 전극 패드를 배치함으로써 종래의 전극 패드 형성에 따른 발광 면적 감소를 방지할 수 있는 발광 다이오드 칩을 제공할 수 있다. 나아가, 관통홀들을 통해 전극 연장부를 반도체층에 접속함으로써 전극 연장부 형성에 따른 발광 면적 감소를 방지할 수 있으며, 전류를 넓게 분산시킬 수 있다. 더욱이, 전극 패드 및 전극 연장부와 반도체 적층 구조체 사이에 반사기를 배치함으로써 전극 패드 및 전극 연장부에 의한 광 손실을 방지할 수 있다. 나아가, 발광 영역을 복수의 메사 구조체로 분리함으로써, 특정 위치에 전류가 밀집되어 고전류하에서 외부양자효율이 감소하는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 2a, 2b, 2c 및 2d는 각각 도 1의 절취선 A-A, B-B, C-C 및 D-D를 따라 취해진 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 4a, 4b, 4c 및 4d는 각각 도 3의 절취선 A-A, B-B, C-C 및 D-D를 따라 취해진 단면도들이다.
도 5a, 5b 및 5c는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도들이다.
도 6a, 6b 및 6c는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도들이다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 9(a) 및 (b)는 본 발명의 또 다른 실시예들에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도들이다.
도 10은 복수의 메사 구조체를 채택함에 따른 발광 특성 향상을 설명하기 위해 실제 측정한 발광 패턴을 예시하는 평면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이고, 도 2a, 2b, 2c 및 2d는 각각 도 1의 절취선 A-A, B-B, C-C 및 D-D를 따라 취해진 단면도들이다.
도 1, 도 2a, 2b, 2c 및 2d를 참조하면, 상기 발광 다이오드 칩은 반도체 적층 구조체(30), 복수의 메사 구조체(M1, M2), 분리 영역(SR), 제1 전극 패드(37), 제2 전극 패드(39), 제1 전극 연장부(37a, 37b, 37c), 제2 전극 연장부(39a), 보호 절연층(35)을 포함할 수 있다. 또한, 상기 발광 다이오드 칩은, 기판(21), 버퍼층(23), 제1 기능층(31a), 제2 기능층(31b), 투명 도전층(33), 하부 반사기(45) 및 금속층(47)을 포함할 수 있다. 한편, 상기 반도체 적층 구조체(30)는 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함한다.
상기 기판(21)은, 예컨대 사파이어 기판, 탄화실리콘 기판 또는 실리콘 기판일 수 있으나, 이에 한정되는 것은 아니다. 상기 기판(21)은 질화갈륨계 화합물 반도체층을 성장시키기 위한 성장기판일 수 있다.
제1 도전형 반도체층(25)이 상기 기판(21) 상에 위치하고, 상기 1 도전형 반도체층(25) 상에 제2 도전형 반도체층(29)이 위치하고, 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 활성층(27)이 개재된다. 상기 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)은 질화갈륨 계열의 화합물 반도체 물질 즉, (Al, In, Ga)N으로 형성될 수 있다. 상기 활성층(27)은 요구되는 파장의 광, 예컨대 자외선 또는 가시광을 방출하도록 조성 원소 및 조성비가 결정된다.
상기 제1 도전형 반도체층(25)은 n형 질화물 반도체층일 수 있으며, 제2 도전형 반도체층(29)은 p형 질화물 반도체층일 수 있으며, 그 반대일 수도 있다.
상기 제1 도전형 반도체층(25) 및/또는 제2 도전형 반도체층(29)은, 도시한 바와 같이, 단일층으로 형성될 수 있으나, 다층 구조로 형성될 수도 있다. 또한, 활성층(27)은 단일 양자웰 또는 다중 양자웰 구조를 가질 수 있다. 또한, 상기 기판(21)과 제1 도전형 반도체층(25) 사이에 GaN 또는 AlN와 같은 버퍼층(23)이 개재될 수 있다. 상기 반도체층들(25, 27, 29)은 MOCVD 또는 MBE 기술을 사용하여 형성될 수 있다.
한편, 상기 반도체 적층 구조체(30)는 분리 영역(SR)에 의해 분리된 복수의 메사 구조체(M1, M2)를 포함한다. 상기 메사 구조체들(M1, M2)은 각각 상기 제2 도전형 반도체층(29), 및 상기 제1 도전형 반도체층(25)과 상기 제2 도전형 반도체층(29) 사이에 개재된 활성층(27)을 포함한다. 즉, 상기 제2 도전형 반도체층(29) 및 활성층(27)이 분리 영역(SR)에 의해 분할되어 복수의 메사 구조체들(M1, M2)이 형성된다. 상기 분리 영역(SR)에 의해 제1 도전형 반도체층(25)의 상부면이 노출된다.
상기 복수의 메사 구조체들(M1, M2)은 서로 동일한 형상을 가질 수 있다. 예컨대, 도 1에 도시된 바와 같이, 두개의 메사 구조체들(M1, M2)이 분리영역(SR)에 대해 대칭 구조를 가질 수 있다. 본 실시예에서, 두개의 메사 구조체들(M1, M2)이 예시되어 있지만, 본 발명은 이에 한정되는 것은 아니며, 두개 이상의 메사 구조체들을 포함할 수 있다.
한편, 상기 메사 구조체들(M1, M2)는 각각 제2 도전형 반도체층(29) 및 활성층(27)을 관통하여 제1 도전형 반도체층(25)을 노출시키는 복수의 관통홀들(30a)을 갖는다. 상기 복수의 관통홀들(30a)은, 도 1에 도시한 바와 같이 제1 전극 연장부들(37a)을 따라 선형으로 배열된다.
한편, 상기 제2 도전형 반도체층(29) 상에 투명 도전층(33)이 위치할 수 있다. 투명도전층(33)은, ITO와 같은 투명 산화물 또는 Ni/Au로 형성될 수 있으며, 제2 도전형 반도체층(29)에 오믹콘택된다.
한편, 도 2a에 잘 도시된 바와 같이, 제1 전극 패드(37)는 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 상에 위치한다. 상기 제1 전극 패드(37)는 메사 구조체들(M1, M2) 상에 각각 위치하는 복수의 전극 패드들(37)을 포함할 수 있다. 이들 전극 패드들은, 예컨대 전극 연장부(37c)에 의해 서로 연결될 수 있다. 한편, 상기 제1 전극 패드(37)로부터 제1 전극 연장부들(37a)이 연장한다. 상기 제1 전극 패드(37)는 반도체 적층 구조체(30)로부터 절연되며, 제1 전극 연장부들(37a)을 통해 제1 도전형 반도체층(25)에 전기적으로 접속한다. 상기 제1 전극 연장부들(37a)은 복수의 관통홀들(30a)을 통해 노출된 제1 도전형 반도체층(25)에 접속된다.
한편, 상기 분리 영역(SR)에 노출된 제1 도전형 반도체층(25) 상에 제1 전극 연장부(37b)가 접속할 수 있다. 제1 전극 연장부(37b)는 제1 전극 패드(37)에 전기적으로 연결된다.
도 2d에 잘 도시된 바와 같이, 분리 영역(SR)에 의해 제1 도전형 반도체층(25)이 노출되며 제1 전극 연장부(37b)은 상기 분리 영역(SR) 내에서 제1 도전형 반도체층(25)에 접속한다. 한편, 절연물질로 형성된 도트 패턴(31c)이 상기 제1 도전형 반도체층(25)과 제1 전극 연장부(37b) 사이에 위치하여 제1 전극 연장부(37b)를 부분적으로 제1 도전형 반도체층(25)으로부터 이격시킨다. 상기 도트 패턴(31c)에 의해 제1 전극 연장부(37b)가 제1 도전형 반도체층(25)에 연속적으로 접속하지 않고, 서로 이격된 복수의 도트 영역들에서 접속하므로, 제1 전극 연장부(37b) 주위에 전류가 집중되는 것을 완화할 수 있다.
한편, 제2 전극 패드(39)는 투명 도전층(33) 상에 위치할 수 있다. 상기 제2 전극 패드(39)는 메사 구조체들(M1, M2) 상에 각각 위치하는 복수의 전극 패드들(39)을 포함할 수 있다. 또한, 상기 제2 전극 패드(39)로부터 제2 전극 연장부들(39a)이 연장할 수 있다. 상기 제2 전극 패드(39) 및 제2 전극 연장부들(39a)은 투명 도전층(33)에 접속될 수 있다.
한편, 보호 절연층(35)이 반도체 적층 구조체(30) 상부에 위치하여 반도체 적층 구조체(30)를 덮는다. 상기 보호 절연층(35)은 투명 도전층(33)을 덮을 수 있다. 나아가, 상기 보호 절연층(35)은 제1 전극 패드(37)와 제2 도전형 반도체층(29) 사이에 개재되어 제1 전극 패드(37)를 제2 도전형 반도체층(29)으로부터 이격시킬 수 있으며, 또한, 제1 전극 연장부들(37a)과 제2 도전형 반도체층(29) 사이에 개재되어 제1 전극 연장부들(37a)을 제2 도전형 반도체층(29)으로부터 이격시킬 수 있다. 또한, 상기 보호 절연층(35)은 상기 복수의 관통홀들(30a)의 측벽을 덮어 상기 측벽으로부터 제1 전극 연장부들(37a)을 절연시킨다. 상기 보호 절연층(35)은 또한 상기 제1 전극 연장부(37b)를 제2 도전형 반도체층(29)으로부터 이격시킬 수 있다.
한편, 제1 기능층(31a)이 도트 패턴 형태로 상기 제1 전극 패드(37) 및 제1 전극 연장부들(37a) 아래에서 상기 보호 절연층(35)과 제2 도전형 반도체층(29) 사이에 개재될 수 있다. 상기 제1 기능층(31a)은 50% 이상의 반사율을 갖는 반사기일 수 있으며, 예컨대 분포 브래그 반사기일 수 있다. 상기 분포 브래그 반사기는 굴절률이 서로 다른 절연층들 예컨대, SiO2/TiO2 또는 SiO2/Nb2O5를 교대로 적층하여 형성될 수 있다. 상기 제1 기능층(31a)을 50% 이상의 반사율을 갖는 반사기로 형성함으로써 제1 전극 패드(37) 및 제1 전극 연장부들(37a)로 향하는 광을 반사시킬 수 있어 광 손실을 줄일 수 있다. 더욱이, 상기 제1 기능층(31a)을 분포 브래그 반사기로 형성함으로써, 상기 보호절연층(35)과 함께 상기 제1 기능층(31a)이 상기 제1 전극 패드(37)를 반도체 적층 구조체(30)로부터 절연시키는 기능을 수행할 수 있다.
또한, 제2 기능층(31b)이 투명 도전층(33)과 제2 도전형 반도체층(29) 사이에 위치할 수 있다. 제2 기능층(31b)은 제2 전극 패드(39) 및 제2 전극 연장부들(39a) 아래에 제한적으로 위치하며, 투명 도전층(33)은 제2 기능층(31b)을 덮으면서 제2 도전형 반도체층(29)에 접속한다.
제2 기능층(31b)은 전류 블록층 및/또는 반사기로서 기능할 수 있다. 예컨대, 상기 제2 기능층(31b)은 절연물질로 형성되어, 제2 전극 패드(39) 및 제2 전극 연장부들(39a)로부터 투명 도전층(33)을 통해 바로 아래의 제2 도전형 반도체층(29)으로 전류가 흐르는 것을 차단할 수 있다. 이에 따라, 제2 전극 패드(39) 및 제2 전극 연장부들(39a) 주위에서 전류가 집중되는 것을 완화하여 전류 분산 성능을 강화할 수 있다. 상기 제2 기능층(31b)은 또한 50% 이상의 반사율을 갖는 반사기로 형성될 수 있으며, 상기 반사기는 금속 반사기 또는 분포 브래그 반사기를 포함할 수 있다. 특히, 상기 제2 기능층(31b)이 굴절률이 서로 다른 절연층들을 교대로 적층한 분포 브래그 반사기인 경우, 전류 블록층으로서의 기능과 함께 반사기로서의 기능을 동시에 수행할 수 있다. 나아가, 상기 제2 기능층(31b)은 제1 기능층(31a)과 동일한 물질로 형성될 수 있다. 더욱이, 앞서 설명한 도트 패턴(31c) 또한 이들 기능층들(31a, 31b)과 동일한 물질로 형성될 수 있다.
한편, 상기 하부 반사기(45)는 분포 브래그 반사기일 수 있다. 상기 하부 분포 브래그 반사기(45)는 굴절률이 서로 다른 절연층들을 교대로 적층함으로써 형성되며, 청색 파장 영역의 광, 예컨대 활성층(27)에서 생성된 광뿐만 아니라, 황색 파장 영역의 광 혹은 녹색 및/또는 적색 파장 영역의 광에 대해서도 상대적으로 높은, 바람직하게 90% 이상의 반사율을 갖는다. 나아가, 상기 하부 분포 브래그 반사기(45)는 예컨대 400~700nm의 파장 범위에 걸쳐 전체적으로 90% 이상의 반사율을 가질 수도 있다.
넓은 파장 영역에 걸쳐 상대적으로 높은 반사율을 갖는 하부 분포 브래그 반사기(45)는 반복 적층되는 재료층들의 각 광학 두께를 제어함으로써 형성된다. 상기 하부 분포 브래그 반사기(45)는 예컨대, SiO2의 제1층과 TiO2의 제2층을 교대로 적층하여 형성되거나, SiO2의 제1층과 Nb2O5의 제2층을 교대로 적층하여 형성될 수 있다. TiO2에 비해 Nb2O5의 광 흡수율이 상대적으로 작기 때문에, SiO2의 제1층과 Nb2O5의 제2층을 교대로 적층하는 것이 더 바람직하다. 제1층과 제2층의 적층수가 증가할수록 분포 브래그 반사기(45)의 반사율이 더욱 안정적이며, 예컨대, 분포 브래그 반사기(40)의 적층수는 50층 이상, 즉 25쌍 이상일 수 있다.
교대로 적층되는 제1층들 또는 제2층들이 모두 동일한 두께를 가질 필요는 없으며, 활성층(27)에서 생성된 광의 파장뿐만 아니라 가시영역의 다른 파장에 대해서도 상대적으로 높은 반사율을 갖도록 제1층들 및 제2층들의 두께가 선택된다. 또한, 특정 파장 대역에 대해 반사율이 높은 복수의 분포 브래그 반사기들을 적층하여 상기 하부 분포 브래그 반사기(45)를 형성할 수도 있다.
상기 하부 분포 브래그 반사기(45)를 채택함으로써, 활성층(27)에서 생성된 광뿐만 아니라 외부에서 다시 기판(21)쪽으로 입사된 광을 다시 반사시켜 외부로 방출할 수 있다.
또한, 금속층(47)이 상기 하부 분포 브래그 반사기(45)의 하부에 위치할 수 있다. 상기 금속층(47)은 하부 분포 브래그 반사기(45)를 투과한 광을 반사시키기 위해 알루미늄과 같은 반사 금속으로 형성될 수 있으나, 반사 금속 이외의 금속으로 형성될 수도 있다. 더욱이, 금속층(47)은 적층 구조체(30)에서 생성된 열을 외부로 방출하는 것을 도와, 발광 다이오드 칩(102)의 열 방출 성능을 향상시킨다.
본 실시예에 따르면, 제1 전극 패드(37)가 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 상부에 위치한다. 따라서, 제1 전극 패드(37)를 형성하기 위해 제2 도전형 반도체층(29) 및 활성층(27)을 식각하여 제거할 필요가 없으며, 이에 따라 발광 면적 감소를 방지할 수 있다. 나아가, 제1 전극 연장부들(37a)이 복수의 관통홀들(30a)을 통해 제1 도전형 반도체층(25)에 접속하므로, 제1 전극 연장부들(37a) 형성에 따른 발광 면적 감소를 완화할 수 있다. 더욱이, 제1 전극 연장부들(37a)이 연속적으로 제1 도전형 반도체층(25)에 접속하지 않고 도트 패턴으로 접속하기 때문에, 제1 전극 연장부들(37a) 주위에 전류가 집중되는 것을 완화할 수 있다.
나아가, 본 실시예에 따르면, 복수의 메사 구조체들(M1, M2)이 서로 분리되어 제1 도전형 반도체층(25) 상에 위치한다. 따라서, 고전류하에서 발광 다이오드 칩을 구동할 경우, 전류는 각 메사 구조체들(M1, M2)로 분산되어 흐른다. 따라서, 반도체 적층 구조체(30)의 특정 위치에 전류가 집중되어 외부 양자 효율이 감소하는 것을 방지할 수 있다. 특히, 하나의 메사 구조체에 결함이 있어도, 이러한 결함을 통해 고전류가 흐르는 것을 완화할 수 있어 대면적 발광 다이오드 칩의 외부 양자 효율 감소를 방지할 수 있다.
이하, 상기 발광 다이오드 칩을 제조하는 방법을 간략히 설명한다.
우선, 기판(21) 상에 에피층들(25, 27, 29)이 성장된다. 에피층들을 성장하기 전에 버퍼층(23)이 형성될 수 있다. 이어서, 제2 도전형 반도체층(29) 및 활성층(27)을 패터닝하여 복수의 메사 구조체(M1, M2)를 갖는 반도체 적층 구조체(30)를 형성한다. 이때, 상기 복수의 관통홀들(30a)이 함께 형성되며, 분리 영역(SR)이 형성되어 메사 구조체들(M1, M2)이 분리된다.
그 후, 상기 제2 도전형 반도체층(29) 상에 제1 기능층(31a) 및 제2 기능층(31b)을 형성한다. 또한, 도트 패턴(31c)이 함께 형성될 수 있다. 또한, 상기 제1 기능층(31a)은 도트 패턴으로 형성될 수 있으며, 제1 전극 패드(37)가 형성될 영역과, 복수의 관통홀들(30a) 사이 영역들의 제2 도전형 반도체층(29) 상에 형성된다. 제2 기능층(31b)은 제2 전극 패드(39) 및 제2 전극 연장부들(39a)이 형성될 영역을 따라 형성된다. 상기 도트 패턴(31c)은 분리 영역(SR)에 노출된 제1 도전형 반도체층(25) 상에 형성된다. 상기 제1 기능층(31a) 및 제2 기능층(31b)은 절연물질 또는 반사물질로 함께 형성될 수 있으며 또한 분포 브래그 반사기로 형성될 수 있다. 제1 및 제2 기능층들(31a, 31b)은 상기 메사 구조의 반도체 적층 구조체(30)를 형성하기 전에 미리 형성될 수도 있다.
그 후, 상기 제2 도전형 반도체층(29) 상에 상기 제2 기능층(31b)을 덮고 제2 도전형 반도체층(29)에 접속하는 투명 도전층(33)이 형성된다. 이때, 상기 제1 기능층(31a)은 투명 도전층(33)으로 덮이지 않고 노출된다.
그 후, 상기 투명 도전층(33), 제1 기능층(31a) 및 복수의 관통홀들(30a)을 덮는 보호 절연층(35)이 형성된다. 한편, 복수의 관통홀들(30a) 내의 보호 절연층(35)이 식각되어 제1 도전형 반도체층(25)이 노출된다. 아울러, 상기 제2 기능층(31b) 상부의 보호 절연층(35)이 식각되어 투명 도전층(33)이 노출된다. 또한, 상기 보호 절연층(35)은 분리 영역(SR)의 양측에 위치하는 메사 구조체들(M1, M2)의 측벽을 덮을 수 있다.
이어서, 제1 전극 패드(37), 제2 전극 패드(39), 제1 전극 연장부들(37a, 37b, 37c) 및 제2 전극 연장부들(39a)이 형성된다. 제1 전극 패드(37)는 보호 절연층(35) 상에 형성되며, 제1 기능층(31a) 상부에 형성될 수 있다. 한편, 제1 전극 연장부들(37a)은 라인 형상으로 배열된 복수의 관통홀들(30a)을 덮어 제1 도전형 반도체층(25)에 접속한다. 한편, 제1 전극 연장부(37b)는 분리 영역(SR) 내에 형성되며, 상기 도트 패턴(31c)을 덮는다. 상기 제1 전극 연장부들(37a, 37b)은 제1 전극 연장부들(37c)을 통해 제1 전극 패드(37)에 연결될 수 있으며, 또한 복수의 제1 전극 패드들이 각각 메사 구조체들(M1, M2) 상에 위치하고, 이들 제1 전극 패드들(37)이 제1 전극 연장부들(37c)을 통해 서로 전기적으로 연결될 수 있다. 상기 제1 전극 연장부들(37c)은 메사 구조체(M1, M2)의 가장자리에 배치될 수 있으며, 이 경우, 제1 전극 연장부들(37c) 또한 제1 도전형 반도체층(25)에 부분적으로 접속할 수 있다. 제1 전극 연장부들(37c)은 관통홀들(30a) 대신 메사 구조체(M1, M2)의 가장자리에서 제2 도전형 반도체층(29) 및 활성층(27)이 제거된 부분들에서 제1 도전형 반도체층에 접속할 수 있다. 즉, 제1 전극 연장부들(37c)이 제1 도전형 반도체층(25)에 접속하는 관통홀(30a) 부분은 메사 구조체(M1, M2)의 외부로 개방된 형상을 가질 수 있다.
또한, 제2 전극 패드(39) 및 제2 전극 연장부들(39a)은 투명 도전층(33) 상에 형성되며, 제2 기능층(31b) 상부에 형성된다.
그 후, 상기 기판(21) 하부에 하부 반사기(45) 및 금속층(47)을 형성한 후 개별 발광 다이오드 칩들로 분할함으로써 발광 다이오드 칩이 완성된다.
본 실시예에 있어서, 도트 패턴(31c)이 제1 기능층(31a) 및 제2 기능층(31b)과 동일한 공정에 의해 형성되는 것으로 설명하였으나, 도트 패턴(31c)은 생략될 수도 있다. 이 경우, 분리 영역(SR)을 덮는 보호절연층(31c)을 형성한 후, 분리 영역(SR) 내의 보호 절연층(35)을 부분적으로 식각하여 제1 도전형 반도체층(25)을 노출시키는 복수의 개구부들을 형성함으로써, 제1 도전형 반도체층(25)으로부터 제1 전극 연장부(37b)를 부분적으로 이격시키는 절연 패턴을 형성할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이고, 도 4a, 4b, 4c 및 4d는 각각 도 3의 절취선 A-A, B-B, C-C 및 D-D를 따라 취해진 단면도들이다.
도 3, 도 4a, 4b, 4c 및 4d를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 앞서 설명한 발광 다이오드 칩과 대체로 유사하므로 동일한 사항에 대해서는 중복을 피하기 위해 상세한 설명을 생략하고 차이점에 대해서 상세히 설명한다.
우선, 도 4a에 도시된 바와 같이, 제1 전극 패드(37)는 제1 기능층(51a) 상에 직접 위치한다. 즉, 제1 전극 패드(37)와 제1 기능층(51a) 사이의 보호 절연층(35)은 제거된다. 또한, 제1 전극 연장부들(37a)과 반도체 적층 구조체(30) 사이의 보호 절연층(35)도 제거된다. 여기서, 상기 제1 기능층(51a)은 절연물질로 형성되며, 나아가 분포 브래그 반사기로 형성될 수 있다. 제2 기능층(31b) 또한 제1 기능층(51a)과 동일한 물질로 동일 공정에 의해 형성될 수 있다.
한편, 복수의 관통홀들(30a) 내에서 상기 제1 전극 연장부들(37a)은 상기 제1 기능층(51a)에 의해 관통홀들(30a) 내의 측벽으로부터 이격된다. 즉, 복수의 관통홀들(30a) 사이 영역들의 제2 도전형 반도체층(29) 상에 위치하는 제1 기능층(51a)이 복수의 관통홀들(30a) 내로 연장되어 측벽을 덮는다. 한편, 상기 측벽 중 일부, 즉, 복수의 관통홀들(30a) 내에서 상기 제1 전극 연장부(37a)의 양측에 위치하는 측벽들은 보호 절연층(35)으로 덮일 수 있다.
앞의 실시예에서는, 보호 절연층(35)에 형성되는 개구부들이 투명 도전층(33)을 노출시키는 영역과 복수의 관통홀들(30a) 및 분리 영역(SR) 내의 제1 도전형 반도체층(25)을 노출시키는 영역들을 포함한다. 이들 중, 투명 도전층(33)을 노출시키는 영역은 제2 전극 패드(39) 및 제2 전극 연장부들(39a)이 형성되는 영역과 대응하지만, 제1 도전형 반도체층(25)을 노출시키는 영역들은 제1 전극 패드(37) 및 제1 전극 연장부들(37a, 37b)과 대응하지 않는다. 따라서, 제1 및 제2 전극 패드(37, 39)와 제1 및 제2 전극 연장부들(37a, 37b, 37c, 39a)을 리프트 오프 기술을 사용하여 동시에 형성할 경우, 보호 절연층(35)에 포토마스크를 사용하여 개구부 패턴을 먼저 형성한 후, 다른 포토 마스크를 이용하여 제1 및 제2 전극 패드들(37, 39)과 제1 및 제2 전극 연장부들(37a, 37b, 37c, 39a)을 형성하게 된다.
그러나, 본 실시예에 따르면, 제1 및 제2 전극 패드들(37, 39)과 제1 및 제2 전극 연장부들(37a, 37b, 37c, 39a)의 형상이 보호 절연층(35)에 형성되는 개구부 패턴에 대응하기 때문에, 보호 절연층(35)을 패터닝하기 위한 포토마스크와 동일한 포토마스크를 이용하여 제1 및 제2 전극 패드들(37, 39)과 제1 및 제2 전극 연장부들(37a, 37b, 37c, 39a)을 형성할 수 있다. 나아가, 보호 절연층(35)에 포토 레지스트를 사용하여 개구부 패턴을 형성한 후, 연속적으로 상기 포토 레지스트를 이용하여 제1 및 제2 전극 패드들(37, 39)과 제1 및 제2 전극 연장부들(37a, 37b, 37c, 39a)을 형성할 수도 있다. 이에 따라, 발광 다이오드 칩 제조에 필요한 포토 마스크 수를 줄일 수 있으며, 더욱이, 포토레지스트 패턴을 형성하기 위한 사진 및 현상 공정 수를 줄일 수 있다.
도 5a, 5b 및 5c는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도들이다. 여기서, 각 도면들은 도 1의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도에 대응한다. 또한, 본 실시예에 있어서, 도 1의 절취선 D-D를 따라 취해진 단면도는 본 실시예의 대응 단면도와 동일하므로, 도면을 생략한다.
도 5a, 5b 및 5c를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 앞서 도 1 및 도 2를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 투명 도전층(33)이 제1 전극 패드(37)와 제2 도전형 반도체층(29) 사이의 영역 및 제1 전극 연장부(37a)와 제2 도전형 반도체층(29) 사이의 영역으로 연장되어 있는 것에 차이가 있다. 투명 도전층(33)은 제1 전극 연장부(37c)와 제2 도전형 반도체층(29) 사이의 영역으로도 연장될 수 있다.
즉, 앞의 실시예들에서는, 제1 전극 패드(37)와 제1 전극 연장부들(37a, 37c) 아래의 제2 도전형 반도체층(29) 영역 상에는 투명 도전층(33)이 형성되지 않지만, 본 실시예에서는 이 영역에도 투명 도전층(33)이 위치한다. 투명 도전층(33)이 제1 전극 패드(37)와 제1 전극 연장부들(37a, 37c) 아래의 제2 도전형 반도체층(29)에 접속하므로, 이 영역들에서도 전류가 반도체 적층 구조체(30) 내로 공급될 수 있다.
상기 제1 전극 패드(37) 및 제1 전극 연장부들(37a, 37c)은 보호 절연층(35)에 의해 투명 도전층(33)으로부터 절연되며, 나아가, 상기 보호 절연층(35)과 투명 도전층(33) 사이에 제1 기능층(61a)이 위치할 수 있다.
본 실시예에 있어서, 제1 기능층(61a)과 제2 기능층(31b)은 별개의 공정에 의해 형성된다. 즉, 제2 기능층(31b)을 덮도록 투명 도전층(33)이 형성된 후, 상기 투명 도전층(33) 상에 다시 제1 기능층(61a)이 형성된다.
도 6a, 6b 및 6c는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도들이다. 여기서, 각 도면들은 도 3의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도에 대응한다. 또한, 본 실시예에 있어서, 도 3의 절취선 D-D를 따라 취해진 단면도는 본 실시예의 대응 단면도와 동일하므로, 도면을 생략한다.
도 6a, 6b 및 6c를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 앞서 도 3 및 도 4를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 투명 도전층(33)이 제1 전극 패드(37)와 제2 도전형 반도체층(29) 사이의 영역 및 제1 전극 연장부(37a)와 제2 도전형 반도체층(29) 사이의 영역으로 연장되어 있는 것에 차이가 있다. 투명 도전층(33)은 제1 전극 연장부(37c)와 제2 도전형 반도체층(29) 사이의 영역으로도 연장될 수 있다.
즉, 도 3의 실시예에서는, 제1 전극 패드(37)와 제1 전극 연장부들(37a, 37c) 아래의 제2 도전형 반도체층(29) 영역 상에는 투명 도전층(33)이 형성되지 않지만, 본 실시예에서는 이 영역에도 투명 도전층(33)이 위치한다. 투명 도전층(33)이 제1 전극 패드(37)와 제1 전극 연장부들(37a, 37c) 아래의 제2 도전형 반도체층(29)에 접속하므로, 이 영역들에서도 전류가 반도체 적층 구조체(30) 내로 공급될 수 있다.
상기 제1 전극 패드(37) 및 제1 전극 연장부들(37a, 37c)은 제1 기능층(71a)에 의해 투명 도전층(33)으로부터 절연된다.
본 실시예에 있어서, 제1 기능층(61a)과 제2 기능층(31b)은 별개의 공정에 의해 형성된다. 즉, 제2 기능층(31b)을 덮도록 투명 도전층(33)이 형성된 후, 상기 투명 도전층(33) 상에 다시 제1 기능층(71a)이 형성된다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 7을 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 1 및 도 2를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 제2 기능층(71b)이 제2 전극 패드(39)와 제2 전극 연장부(39a)를 따라 도트 패턴으로 배열된 것에 차이가 있다.
즉, 제2 기능층(71b)은 연속적인 라인 형상이 아니라 도트 패턴으로 배열되어 있다. 한편, 투명 도전층(33)이 상기 제2 기능층(71b)을 덮으며, 도트들 사이의 영역에서도 제2 도전형 반도체층(29)에 접속된다.
제2 기능층(71b)을 도트 패턴으로 배열한 것은 도 1 및 도 2의 실시예에 한정되는 것은 아니며, 도 3 및 도 4의 실시예, 도 5의 실시예 및 도 6의 실시예에도 적용될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 8을 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 1 및 도 2를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 제2 기능층(81b)이 투명 도전층(33) 상에 제2 전극 패드(39)와 제2 전극 연장부(39a)를 따라 도트 패턴으로 배열된 것에 차이가 있다.
즉, 제2 기능층(81b)은 투명 도전층(33)과 제2 전극 패드(30) 사이 및 투명 도전층(33)과 제2 전극 연장부들(39a) 사이에서 도트 패턴으로 배열되어 있다. 상기 제2 전극 연장부들(39a)은 도트들 사이의 영역에서 투명 도전층(33)에 접속한다.
본 실시예에 따른 제2 기능층(81b)은 도 1 및 도 2의 실시예에 한정되는 것은 아니며, 도 3 및 도 4의 실시예, 도 5의 실시예 및 도 6의 실시예에도 적용될 수 있다. 더욱이, 도 5 및 도 6의 실시예들에 적용될 경우, 제1 기능층(61a, 71a)과 제2 기능층(81b)을 투명 도전층(33) 상에 동일 공정으로 형성할 수 있다.
도 9는 본 발명의 또 다른 실시예들에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도들이다.
도 9(a)를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 앞의 실시예들과 달리 제1 전극 패드들(37)이 서로 전기적으로 분리되어 있다. 즉, 앞의 실시예들에서는 메사 구조체(M1, M2)들 상에 각각 위치하는 제1 전극 패드들(37, 39)이 제1 전극 연장부(37c)에 의해 전기적으로 연결되어 있지만, 본 실시예에서는 제1 전극 패드들(37)이 서로 전기적으로 분리되어 있다.
도 9(b)를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 앞의 실시예들과 달리, 제1 전극 패드(37)의 일부가 분리 영역(SR) 내에 위치한다. 제1 전극 패드(37)의 나머지 부분은 메사 구조체들(M1, M2) 상에 위치한다. 본 실시예에 있어서, 두개의 메사 구조체들(M1, M2)이 제1 전극 패드(37)를 공유할 수 있으며, 따라서 제1 전극 패드(37)의 개수를 감소시킬 수 있다. 또한, 분리 영역(SR) 내의 제1 전극 연장부(37b)는 제1 전극 패드(37)에 직접 연결될 수 있다.
2개 이상의 복수의 메사 구조체(M1, M2)를 포함하는 다양한 실시예들 및 변형예들이 또한 가능하다. 이들 각 메사 구조체들 상에 각각 제1 전극 패드 및 제2 전극 패드가 위치하고, 제1 전극 패드들은 서로 전기적으로 연결되거나 분리될 수 있으며, 또한 제2 전극 패드들 또한 서로 전기적으로 연결되거나 분리될 수 있다.
도 10은 복수의 메사 구조체를 채택함에 따른 발광 특성 향상을 설명하기 위해 실제 측정한 발광 패턴을 예시하는 평면도들이다. 여기서, 도 10(a)는 단일의 메사 구조체에 제1 전극 연장부 및 제2 전극 연장부를 형성한 발광 다이오드 칩의 발광 패턴을 나타내고, 도 10(b)는 분리 영역(SR)에 의해 두개의 영역으로 완전히 분리된 메사 구조체들(M1, M2)을 갖는 발광 다이오드 칩(실시예)의 발광 패턴을 나타낸다. 또한, 붉은 색에 가까울수록 광 방출이 많은 영역을 나타내고, 청색에 가까울수록 광 방출이 적은 영역을 나타내며, 검은 색은 광 방출이 없는 영역을 나타낸다.
도 10(a)의 발광 다이오드 칩은 메사 구조체가 분리되어 있지 않고 단일의 메사 구조체이며, 도 10(b)의 발광 다이오드 칩은 메사 구조체들이 분리 영역(SR)에 의해 분리되어 있다. 전극 패드들(37, 39) 및 전극 연장부들(37a, 37b)은 이들 발광 다이오드 칩에 유사하게 배치되어 있지만, 두개의 메사 구조체들(M1, M2)로 완전히 분리한 도 10(b)의 발광 다이오드 칩이 도 10(a)의 발광 다이오드 칩에 비해 더 넓은 영역에서 균일한 발광 패턴을 나타내며, 또한 더 많은 광을 방출하는 것을 확인할 수 있다.
21: 기판, 23: 버퍼층, 25: 제1 도전형 반도체층,
27: 활성층, 29: 제2 도전형 반도체층, 30: 반도체 적층 구조체,
30a: 관통홀, 31a, 51a, 61a, 71a: 제1 기능층,
31b, 71b, 81b: 제2 기능층, 31c: 도트 패턴, 33: 투명 도전층,
35: 보호 절연층, 37: 제1 전극 패드,
37a, 37b, 37c: 제1 전극 연장부, 39: 제2 전극 패드,
39a: 제2 전극 연장부, 45: 하부 반사기, 47: 금속층,
M1, M2: 메사 구조체, SR: 분리 영역

Claims (20)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 위치하고, 각각 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 복수의 메사 구조체;
    적어도 일부가 상기 제1 도전형 반도체층에 대향하여 상기 제2 도전형 반도체층 상에 위치하는 제1 전극 패드;
    상기 제1 전극 패드로부터 연장하여 상기 제1 도전형 반도체층에 접속된 제1 전극 연장부;
    상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극 패드;
    상기 제1 전극 패드와 상기 제2 도전형 반도체층 사이에 개재된 절연층을 포함하는 발광 다이오드 칩.
  2. 청구항 1에 있어서,
    상기 제2 전극 패드는 상기 복수의 메사 구조체들 상에 각각 위치하는 복수의 전극 패드들을 포함하는 발광 다이오드 칩.
  3. 청구항 2에 있어서,
    상기 제1 전극 패드는 상기 복수의 메사 구조체들 상에 각각 위치하는 복수의 전극 패드들을 포함하는 발광 다이오드 칩.
  4. 청구항 1에 있어서,
    상기 복수의 메사 구조체들은 상기 제1 도전형 반도체층을 노출시키는 분리 영역에 의해 분리된 발광 다이오드 칩.
  5. 청구항 4에 있어서,
    상기 제1 전극 연장부는, 상기 분리 영역 내에서 상기 제1 도전형 반도체층에 접속하는 전극 연장부를 포함하는 발광 다이오드 칩.
  6. 청구항 5에 있어서,
    상기 분리 영역 내의 전극 연장부를 따라 상기 전극 연장부와 상기 제1 도전형 반도체층 사이에 개재되어 상기 전극 연장부를 상기 제1 도전형 반도체층으로부터 부분적으로 이격시키는 도트 패턴을 더 포함하는 발광 다이오드 칩.
  7. 청구항 6에 있어서,
    상기 도트 패턴은 절연물질로 형성된 발광 다이오드 칩.
  8. 청구항 6에 있어서,
    상기 도트 패턴은 분포 브래그 반사기를 포함하는 발광 다이오드 칩.
  9. 청구항 4에 있어서,
    상기 제1 전극패드는 상기 분리 영역 내에 일부가 위치하는 전극 패드를 포함하는 발광 다이오드 칩.
  10. 청구항 1에 있어서,
    상기 절연층은 분포 브래그 반사기를 포함하는 발광 다이오드 칩.
  11. 청구항 1에 있어서,
    상기 메사 구조체들은 각각 상기 제2 도전형 반도체층 및 활성층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 복수의 관통홀들을 포함하고,
    상기 제1 전극 연장부는 상기 복수의 관통홀들을 통해 상기 제1 도전형 반도체층에 접속하는 전극 연장부를 포함하는 발광 다이오드 칩.
  12. 청구항 11에 있어서,
    상기 복수의 관통홀들을 통해 상기 제1 도전형 반도체층에 접속하는 전극 연장부와 상기 제2 도전형 반도체층 사이에 개재된 절연층을 더 포함하는 발광 다이오드 칩.
  13. 청구항 12에 있어서,
    상기 전극 연장부와 제2 도전형 반도체층 사이에 개재된 절연층은 분포 브래그 반사기를 포함하는 발광 다이오드 칩.
  14. 청구항 12에 있어서,
    상기 전극 연장부와 제2 도전형 반도체층 사이에 개재된 절연층은 상기 관통홀들의 측벽으로 연장하여 상기 제1 전극 연장부를 상기 관통홀의 측벽으로부터 절연시키는 발광 다이오드 칩.
  15. 청구항 12에 있어서,
    상기 전극 연장부 아래의 절연층과 상기 제2 도전형 반도체층 사이에 개재된 투명 도전층을 더 포함하는 발광 다이오드 칩.
  16. 청구항 1에 있어서,
    상기 제2 전극 패드에서 연장하는 제2 전극 연장부; 및
    상기 제2 도전형 반도체층 상에 위치하는 투명 도전층을 더 포함하고,
    상기 제2 전극 패드 및 상기 제2 전극 연장부는 상기 투명 도전층을 통해 상기 제2 도전형 반도체층에 전기적으로 접속하는 발광 다이오드 칩.
  17. 청구항 16에 있어서,
    상기 제2 전극 연장부를 따라 상기 투명 도전층과 상기 제2 도전형 반도체층 사이에 라인 형상 또는 도트 패턴으로 배치된 전류블록층을 더 포함하는 발광 다이오드 칩.
  18. 청구항 17에 있어서,
    상기 전류블록층은 반사기를 포함하는 발광 다이오드 칩.
  19. 청구항 18에 있어서,
    상기 반사기는 분포 브래그 반사기인 발광 다이오드 칩.
  20. 청구항 16에 있어서,
    상기 제2 전극 연장부를 따라 상기 제2 전극 연장부와 상기 투명 도전층 사이에 도트 패턴으로 개재된 전류블록층을 더 포함하는 발광 다이오드 칩.
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