KR20120050962A - 증폭기용 회로, 그 회로를 포함하는 증폭기, 그 증폭기를 포함하는 휴대용 오디오 장치 및 증폭 방법 - Google Patents

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Abstract

증폭기(1)는 아날로그-디지털 변환기(ADC)(7) 및 절환식 캐패시터 출력 단(8)을 포함한다. ADC(7)는 아날로그 신호를 심볼 시퀀스를 포함하는 디지털 신호로 변환시킨다. 절환식 캐패시터 출력 단(8)은 출력(3)에서 충전 펄스를 생성하기 위해 캐패시터를 충전 및 방전시킨다. 방전 중에, 스위치는 반대 극성의 충전 펄스를 생성하기 위해 캐패시터를 출력(3)에 반대 방향으로 선택적으로 결합시킨다. 디지털 신호 내의 심볼의 값은 충전 펄스의 극성을 결정하기 위해 사용된다. 이러한 방식으로, 출력(3)에서 신호에 직류(DC) 성분을 도입하지 않으면서 증폭이 달성될 수 있다.

Description

증폭기용 회로, 그 회로를 포함하는 증폭기, 그 증폭기를 포함하는 휴대용 오디오 장치 및 증폭 방법{CIRCUIT FOR AN AMPLIFIER}
본 발명은 증폭기를 위한 회로에 관한 것이다. 특히, 본 발명은 휴대용 오디오 장치 내에서 사용하기 위한 증폭기에 관한 것이지만 오직 그에 한정되는 것은 아니다.
휴대용 오디오 장치에 사용되는 증폭기는 전형적으로 공급 전압(Vdd)을 제공하는 전력 소스에 의해 전력이 공급된다. 오디오 정보를 표현하는 아날로그 신호는 증폭기로 입력된다. 증폭기는 공급 전압(Vdd)과 접지 사이에 중간에서, 즉 Vdd/2에서 바이어스된 증폭 신호를 출력한다. 이런 방식으로, 증폭 신호는 이용 가능한 전체 전압 범위를 가로질러 또는 공급 전압(Vdd)으로부터 접지로 왜곡 없이 확장될 수 있다. 또한, 이러한 접근방법은 또한 입력 아날로그 신호 내의 양과 음의 변동이 증폭 신호 내에 표현되는 것을 보장한다.
증폭 신호는 휴대용 오디오 장치의 경우에 전형적으로 헤드폰 내에 포함되는 스피커로 출력된다. 스피커는 그 다음 접지에 접속된다. 따라서, 증폭 신호의 바이어스 전압은 Vdd/2인 스피커를 가로질러 평균 전압을 야기한다. 결과적으로, 스피커를 통해 계속 통과하는 증폭 신호 내의 직류(Direct Component(DC)) 성분이 있다. 이러한 것은 바람직하지 않은데, 왜냐하면 직류 성분이 스피커를 손상시킬 수 있기 때문이다.
스피커에 도달하는 DC 성분을 방지하기 위해, 증폭기의 출력과 스피커 사이에 직렬로 캐패시터(capacitor)를 결합시키는 것이 제안되었다. 캐패시터는 스피커로 진행되는 소정 주파수 미만의 신호를 방지하는 고역 통과 필터(high pass filter)로서 효과적으로 작용한다. 이러한 필터의 차단 주파수(cut-off frequency)는 캐패시터의 정전용량(capacitance)에 따라 결정되며, 스피커의 임피던스(impedance)에 따라 또한 결정된다. 실제로, 모든 청취 가능한 주파수가 헤드폰에 도달되면 큰 정전용량이 요구된다. 특정 실시예에서, 이러한 정전용량은 220 μF이다.
대략 수백 μF의 정전용량을 갖는 캐패시터는 대체로 비교적 큰 물리적 크기를 가지며 마이크로칩 내로 집적될 수 없다. 대신에, 증폭기는 마이크로칩 및 마이크로칩이 상부에 장착된 회로 보드 상에서 마이크로칩 외부에 제공된 대용량 캐패시터 상으로 집적될 수 있다. 휴대용 오디오 장치의 상황에서, 이러한 것은 소형화를 제한하며 장치에 대한 복잡성을 증가시킨다.
두 개의 동일하지만 반대극성의 공급 전압(Vdd 및 -Vdd)을 증폭기로 제공하는 것도 또한 제안되었다. 그런 다음, 증폭기에 의해 출력된 신호는 접지에 바이어스될 수 있다. 결과적으로, 출력 신호 내에 DC 성분이 없다.
이러한 시스템의 예는 국제(PCT) 특허 출원 공개 제WO 2006/031304호 내에 설명된다. 특히, 이 문서는 전력 소스에 의해 제공된 초기의 양의 공급 전압(Vdd)으로부터 음의 공급 전압(-Vdd)을 제공하기 위해 DC 전압 대 전압 변환기(DC voltage-to-voltage converter)의 사용을 설명한다.
그러나, DC 전압 대 전압 변환기는 마이크로칩 상에 집적될 수 없는 추가 캐패시터 및/또는 인덕터(inductor)를 요구한다. 특정 예에서, 두 개의 캐패시터가 요구되며, 각각의 캐패시터는 1 μF의 정전용량을 갖는다. 비록 이것이 전술된 직렬 캐패시터의 정전용량보다 상당히 낮기는 하지만, 캐패시터는 마이크로칩 상에 여전히 쉽게 집적될 수 없어서 직렬 캐패시터와 같이 마이크로칩 외부에 제공되어야 한다. 구체적으로, 이들 두 개의 캐패시터의 추가는 마이크로칩 상에 세 개의 추가 핀을 요구하는데, 하나의 캐패시터는 핀과 접지 사이에 접속되는 반면 나머지 캐패시터는 두 개의 별개인 핀 사이에 접속된다. 그러므로, 이러한 접근은 추가 공간을 차지하며 요구될 수 있는 범위까지 증폭기를 소형화시키지 못한다.
또한, 정확한 출력을 제공하기 위한 DC 전압 대 전압 변환기의 규정은 자명하지 않으며 신중하게 관리되어야 한다. 결과적으로 이러한 접근의 애플리케이션에는 비용이 연루되어 있으며, 또한 해당 규정이 만족되지 않으면 증폭기 내의 전압이 불안정하게 된다.
제 1 양태에 따라, 회로가 제공되며, 상기 회로는
아날로그 입력 신호를 수신하기 위한 입력부,
아날로그 입력 신호를 복수의 상이한 값 중 하나의 값을 각각 갖는 복수의 심볼을 포함하는 디지털 신호로 변환시키도록 동작 가능한 아날로그-디지털 변환 단, 및
아날로그-디지털 변환 단으로부터 디지털 신호를 수신하도록 결합된 제 1 출력 단을 포함하며,
제 1 출력 단은 제 1 에너지 스토리지 엘리먼트(energy storage element)를 포함하며, 출력 신호 내에 제 1 충전 펄스를 생성하기 위해 제 1 에너지 스토리지 엘리먼트를 방전시키도록 동작 가능하고,
제 1 충전 펄스의 극성은 아날로그-디지털 변환 단으로부터 수신된 심볼의 값에 따라 결정된다.
제 2 양태에 따라, 방법이 제공되며, 상기 방법은
아날로그 입력 신호를 수신하는 단계,
아날로그 입력 신호를 복수의 상이한 값 중 하나의 값을 각각 갖는 복수의 심볼을 포함하는 디지털 신호로 변환시키는 단계, 및
디지털 신호를 수신하며, 출력 신호 내에 제 1 충전 펄스를 생성하기 위해 제 1 에너지 스토리지 엘리먼트를 방전시키는 단계를 포함하며,
제 1 충전 펄스의 극성은 디지털 신호 내의 심볼의 값에 따라 결정된다.
이는 실질적으로 DC 성분을 포함하지 않는, 스피커를 위한 출력 신호를 제공할 수 있다. 따라서, DC 성분을 제거하기 위해 외부 캐패시터가 전혀 요구되지 않는다. 또한, 출력 신호 내에 DC 성분을 방지하기 위해 두 개의 카운터밸런싱 공급 전압(counterbalancing supply voltage)을 제공할 필요가 없다. 그러므로, 이러한 카운터밸런싱 구동 전압을 생성하거나 양의 공급 전압 및 음의 공급 전압을 초기에 제공하기 위해 추가 회로를 제공할 필요가 없다.
제 1 에너지 스토리지 엘리먼트는 바람직하게는 주기적으로 방전된다. 디지털 신호는 대체로 심볼 레이트(symbol rate)로 출력되며, 심볼 레이트는 단위 시간 당 디지털 신호 내의 심볼의 개수를 한정한다. 그런 다음, 제 1 에너지 스토리지 엘리먼트는 바람직하게는 심볼 레이트로 방전된다. 다시 말해서, 에너지 스토리지 엘리먼트는 각각의 심볼에 대해 한 번 방전된다. 대안적인 예에서, 에너지 스토리지 엘리먼트는 심볼 레이트보다 높거나 낮은 레이트로 방전될 수 있다.
심볼 레이트는 바람직하게는 적어도 20 MHz이다. 보다 바람직하게, 심볼 레이트는 대략 40MHz이다. 심볼이 아날로그 입력 신호에 의해 반송된 주파수와 간섭하지 않는 것을 보장하기 위해 비교적 큰 심볼 레이트를 갖는 것이 바람직하다. 예를 들어, 아날로그 입력 신호가 오디오 신호를 표현하면, 심볼이 아날로그 입력 신호에 의해 표현된 오디오 정보와의 간섭을 제공하지 않는 것이 유리하다.
바람직한 예에서, 제 1 에너지 스토리지 엘리먼트는 용량성 엘리먼트(capacitive element)이다. 그러나, 유도성 엘리먼트(inductive element)와 같은 대안적인 엘리먼트가 사용될 수 있다. 높은 심볼 레이트는 비록 제 1 에너지 스토리지 엘리먼트로서 사용된 용량성 엘리먼트가 단지 비교적 낮은 정전용량을 가질지라도 해당 용량성 엘리먼트가 유효하게 한다. 이는 용량성 엘리먼트의 소형화 및 전체적으로 회로의 소형화에 도움이 된다. 바람직한 예에서, 용량성 엘리먼트는 10nF 미만의 정전용량을 갖는다. 보다 구체적으로, 용량성 엘리먼트는 대략 1nF의 정전용량을 갖는다.
바람직하게, 상기 회로는 아날로그-디지털 변환 단으로부터 디지털 신호를 수신하도록 결합된 제 2 출력 단을 더 포함하고, 제 2 출력 단은 제 2 추가 에너지 스토리지 엘리먼트를 포함하고, 출력 신호 내에 제 2 충전 펄스를 생성하기 위해 제 2 에너지 스토리지 엘리먼트를 방전시키도록 동작 가능하며, 제 2 충전 펄스의 극성은 아날로그-디지털 변환 단으로부터 수신된 심볼의 값에 따라 결정된다. 마찬가지로, 상기 방법은 바람직하게는 출력 신호 내에 제 2 충전 펄스를 생성하기 위해 제 2 에너지 스토리지 엘리먼트를 방전시키는 단계를 포함하며, 제 2 충전 펄스의 극성은 디지털 신호 내의 심볼의 값에 따라 결정된다. 따라서, 제 2 충전 펄스는 제 1 충전 펄스에 추가하여 제공될 수 있다.
제 2 출력 단은 제 1 출력 단과 동일한 특징을 가질 수 있다. 마찬가지로, 제 2 충전 펄스는 제 1 충전 펄스와 동일한 방식으로 생성될 수 있다. 그러나, 제 1 및 제 2 충전 펄스는 바람직하게는 교대로 그리고 순차적으로 생성된다. 이런 방식으로, 제 1 및 제 2 충전 펄스는 서로 보완하며, 보다 높은 밀도의 충전 펄스를 갖는 출력 신호를 제공할 수 있다. 또한, 이는 제 2 에너지 스토리지 엘리먼트가 방전되는 동안 제 1 에너지 스토리지 엘리먼트가 충전되는 것을 허용하며, 그 반대도 또한 허용된다.
예를 들어, 심볼은 제 1 부분 및 제 2 부분을 포함하는 기간 내에 각각 수신될 수 있으며, 제 1 에너지 스토리지 엘리먼트는 제 1 부분 중에는 충전될 수 있으며 제 2 부분 중에는 제 1 충전 펄스 중 하나를 생성하기 위해 방전될 수 있다. 마찬가지로, 제 2 에너지 스토리지 엘리먼트는 제 2 부분 중에는 충전될 수 있으며 제 1 부분 중에는 제 2 충전 펄스 중 하나를 생성하기 위해 방전될 수 있다. 제 1 부분은 바람직하게는 제 2 부분에 선행한다.
바람직하게, 디지털 신호의 제 1 심볼을 뒤따르는 제 2 심볼에 대해, 제 2 에너지 스토리지 엘리먼트는 제 1 심볼이 수신되는 기간 중에는 충전되고 제 2 심볼이 수신되는 기간 중에는 제 2 충전 펄스 중 하나를 생성하기 위해 방전되며, 제 2 충전 펄스의 극성은 제 1 심볼의 값에 따라 결정된다. 이런 방식으로, 제 2 에너지 스토리지 엘리먼트는 제 2 심볼이 수신되는 기간 전에 충전될 수 있다. 이는 해당 기간이 시작되자마자 제 2 에너지 스토리지 엘리먼트가 방전되게 한다.
바람직하게, 제 2 에너지 스토리지 엘리먼트는 제 1 심볼이 수신되는 기간의 제 2 부분 중에는 충전되며 제 2 심볼이 수신되는 기간의 제 1 부분 중에는 제 2 충전 펄스 중 하나를 생성시키기 위해 방전되며, 제 2 충전 펄스의 극성은 제 1 심볼의 값에 따라 결정된다.
바람직하게, 제 1 에너지 스토리지 엘리먼트는, 제 2 심볼이 수신되는 기간 의 제 1 부분 중에는 충전되고, 제 2 심볼이 수신되는 기간의 제 2 부분 중에는 제 1 충전 펄스 중 하나를 생성하기 위해 방전되며, 제 1 충전 펄스의 극성은 제 1 심볼의 값에 따라 결정된다.
바람직하게, 디지털 신호의 제 1 심볼은 디지털 신호의 제 2 심볼에 바로 선행한다.
바람직하게, 아날로그-디지털 변환 단은 아날로그 입력 신호를 제 1 출력 단 및 제 2 출력 단에 의해 모두 수신된 디지털 신호로 변환시키도록 동작 가능한 아날로그-디지털 변환기를 포함한다. 이런 방식으로, 제 1 및 제 2 출력 단을 모두 제어하기 위해 단일 아날로그-디지털 변환기가 사용된다. 대안적으로, 아날로그-디지털 변환 단은 아날로그 신호를 제 1 출력 단에 의해 수신된 디지털 신호로 변환시키도록 동작 가능한 제 1 아날로그-디지털 변환기 및 아날로그 신호를 제 2 출력 단에 의해 수신된 디지털 신호로 변환시키도록 동작 가능한 제 2 아날로그-디지털 변환기를 포함할 수 있다.
아날로그-디지털 변환기는 1 비트일 수 있다. 예를 들어, 디지털 신호의 심볼은 두 개의 상이한 값 중에서 선택된 값을 가질 수 있으며, 충전 펄스는 해당 극성을 결정하는 심볼이 상기 값 중 하나의 값을 가질 때에는 하나의 극성을 가질 수 있고, 해당 심볼이 상기 값 중 나머지 값을 가질 때에는 반대 극성을 가질 수 있다. 이는 각각의 심볼이 단일 비트를 포함하며 심볼 레이트가 비트 레이트와 같은 경우에 상응한다.
다른 예에서, 아날로그-디지털 변환기는 n 비트일 수 있으며, n은 1.5 또는 1보다 큰 정수이다. 보다 일반적으로, 아날로그-디지털 변환기는 임의의 개수의 상이한 값 중에서 선택된 값을 갖는 심볼을 제공할 수 있다. 이들 예에서, 바람직하게, 각각의 충전 펄스의 레벨은 해당 충전 펄스의 극성을 결정하는 심볼의 값에 따라 결정된다. 예를 들어, 디지털 신호의 심볼은 0을 포함하는 세 개의 상이한 값 중에서 선택된 값을 가질 수 있으며, 충전 펄스는 해당 극성을 결정하는 심볼이 0이 아닌 값 중 하나의 값을 가질 때에는 하나의 극성을 가질 수 있으며 해당 심볼이 0이 아닌 값 중 나머지 값을 가질 때에는 반대 극성을 가질 수 있다. 대안적으로, 디지털 신호의 심볼은 네 개의 상이한 값 중에서 선택된 값을 가질 수 있으며, 충전 펄스는, 해당 극성을 결정하는 심볼이 상기 값 중 제 1 값을 가질 때에는 하나의 극성 및 제 1 레벨, 해당 극성을 결정하는 심볼이 상기 값 중 제 2 값을 가질 때에는 하나의 극성 및 제 2 레벨, 심볼이 상기 값 중 제 3 값을 가질 때에는 반대 극성 및 제 1 레벨, 및 심볼이 상기 값 중 제 4 값을 가질 때에는 반대 극성 및 제 2 레벨을 가질 수 있다.
바람직하게, 상기 회로는 입력과 아날로그-디지털 변환기 사이에 결합된 전치 증폭기를 더 포함한다. 마찬가지로, 상기 방법은 아날로그 입력 신호를 디지털 신호로 변환시키기 전에 아날로그 입력 신호를 증폭시키는 단계를 더 포함한다. 전치 증폭기는 상기 회로 및 상기 방법의 이득 특성을 개선하는데 효과적이다. 예를 들어, 전치 증폭기는 주파수 응답을 평탄화하고 상기 회로의 선형성을 개선하기 위해 사용될 수 있다.
바람직하게, 상기 회로는 제 1 출력 단의 출력과 상기 회로의 입력 사이에 결합된 피드백 경로를 더 포함한다. 마찬가지로, 상기 방법은 바람직하게는 아날로그 입력 신호와 합산하기 위해 출력 신호로부터 피드백 신호를 제공하는 단계를 더 포함한다. 이는 상기 회로 및 상기 방법의 이득을 제어하게 한다. 피드백 경로는 바람직하게는 저항 엘리먼트를 포함한다. 마찬가지로, 피드백 신호의 제공은 저항 엘리먼트를 통해 피드백 신호를 통과시키는 단계를 포함할 수 있다. 저항 엘리먼트는 가변 저항을 포함할 수 있다.
전술된 상기 회로를 포함하는 증폭기가 또한 제공된다. 즉, 상기 회로가 증폭기 내에 제공될 수 있다. 증폭기는 DC 성분을 갖지 않는 출력 신호를 제공할 수 있다. 이는 증폭기가 오디오 증폭기인 바람직한 예에서 특히 유리하다. 바람직하게, 증폭기는 단일 마이크로칩 상에 집적된다.
전술된 바와 같은 오디오 증폭기를 포함하는 휴대용 오디오 장치가 또한 제공된다. 즉, 증폭기는 휴대용 오디오 장치 내에 제공될 수 있다. 휴대용 오디오 장치는 비교적 큰 캐패시터에 대한 필요성이 없이 DC 성분을 갖지 않는 출력 신호가 제공된다는 사실로부터 유리한데, 왜냐하면 이러한 것은 플레이어의 소형화에 도움이 되기 때문이다.
이제 첨부 도면을 참조하여 바람직한 실시예가 단지 예로서 설명될 것이다.
도 1은 증폭기의 개략적인 표현이다.
도 2(a)는 1 비트 ADC와 함께 사용하기 위한 도 1에 도시된 증폭기의 절환식 캐패시터 출력 단의 개략적인 표현이다.
도 2(b)는 1.5 비트 ADC와 함께 사용하기 위한 도 1에 도시된 증폭기의 절환식 캐패시터 출력 단의 개략적인 표현이다.
도 2(c)는 2 비트 ADC와 함께 사용하기 위한 도 1에 도시된 증폭기의 절환식 캐패시터 출력 단의 개략적인 표현이다.
도 3(a)는 도 2(a)에 도시된 절환식 캐패시터 출력 단 내의 캐패시터의 충전 단계를 도시한다.
도 3(b)는 도 2(a)에 도시된 절환식 캐패시터 출력 단 내의 캐패시터의 방전 단계를 도시한다.
도 3(c)는 도 2(a)에 도시된 절환식 캐패시터 출력 단 내의 캐패시터의 대안적인 방전 단계를 도시한다.
도 4(a)는 도 1에 도시된 증폭기를 포함하는 집적 회로의 개략적인 표현이다.
도 4(b)는 도 1에 도시된 증폭기에 의해 출력된 신호를 도시한다.
도 5는 도 1에 도시된 증폭기의 회로의 개략적인 표현이다.
도 6은 도 1에 도시된 증폭기를 포함하는 휴대용 오디오 장치의 개략적인 표현이다.
도 7(a)는 추가 절환식 캐패시터 출력 단를 포함하는 증폭기의 개략적인 표현이다.
도 7(b)는 추가 절환식 캐패시터 출력 단 및 추가 ADC를 포함하는 증폭기의 개략적인 표현이다.
도 1을 참조하면, 증폭기(1)는 입력부(2) 및 출력부(3)를 포함한다. 입력부(2)는 제 1 저항 엘리먼트(5)를 통해 합산 단(4)에 결합된다. 합산 단(4)의 출력은 전치 증폭기(pre-amplifier)(6)의 입력에 결합되며, 전치 증폭기(6)의 출력은 아날로그-디지털 변환기(analogue to digital converter(ADC))(7)의 입력에 결합되고, ADC(7)의 출력은 절환식 캐패시터 출력 단(switched capacitor output stage)(8)의 입력에 결합되며, 절환식 캐패시터 출력 단(8)의 출력은 증폭기(1)의 출력부(3)에 결합된다. 피드백 경로(9)는 절환식 캐패시터 출력 단(8)의 출력으로부터 합산 단(4)의 또 다른 입력에 결합되며, 제 2 저항 엘리먼트(10)를 포함한다.
증폭기(1)에는 클럭 신호(11)가 제공된다. 보다 구체적으로, 클럭 신호(11)는 ADC(7) 및 절환식 캐패시터 출력 단(8)으로 제공된다. 요구된다면, 클럭 신호(11)는 전치 증폭기(6)에도 또한 제공될 수 있다. 클럭 신호(11)는 ADC(7)의 심볼 레이트(symbol rate)를 제어하기 위해 사용된다. 즉, 클럭 신호(11)는 ADC(7)에 의해 시간 단위 당 생성된 심볼의 개수를 제어하기 위해 사용된다. 이하에서 용어 "클럭 사이클"은 ADC(7)에 의해 심볼이 생성되는 기간을 지칭하기 위해 사용된다. 심볼은 복수의 엘리먼트, 예를 들어 비트를 포함할 수 있다. 그러므로, 일부 실시예에서, ADC(7)는 하나 이상의 클럭 사이클에 걸쳐 각각의 심볼을 생성하도록 동작 가능하며, 클럭 사이클 당 하나의 엘리먼트가 생성된다. 대안적으로, 각각의 클럭 사이클은 심볼의 각각의 엘리먼트가 생성되는 복수의 별개인 부분으로 분할될 수 있다.
ADC(7)는 절환식 캐패시터 출력 단(8)으로 디지털 신호를 제공한다. ADC(7)에 의한 출력과 절환식 캐패시터 출력 단(8)에 의한 입력 사이에 지연이 있을 수 있거나 있지 않을 수 있다. 디지털 신호 및 클럭 신호(11)는 절환식 캐패시터 출력 단(8) 내에 스위치를 구동시켜서 에너지 스토리지 엘리먼트를 적절히 충전 및 방전시킴으로써 출력 신호 내에 충전 펄스를 생성하기 위해 사용된다. 지연이 있는지 여부에 따라, 클럭 사이클 중에 생성된 충전 펄스는 해당 클럭 사이클 중에 생성된 심볼 또는 이전 클럭 사이클 중에 생성된 심볼에 상응할 수 있다.
하나의 바람직한 실시예에서, ADC(7)는 1 비트 ADC이다. 도 2(a)를 참조하면, 이러한 실시예에서, 절환식 캐패시터 출력 단(8)은 전압 공급원(18), 캐패시터(19)의 형태인 에너지 스토리지 엘리먼트, 캐패시터(19)의 충전을 제어하기 위한 충전 사이클 스위치(φ1), 및 캐패시터(19)의 방전을 제어하기 위한 방전 사이클 스위치(φ2+, φ2-)를 포함한다. 캐패시터(19)와 전압 공급원(18) 사이에서 캐패시터(19)의 각각의 측부 상에 하나씩 두 개의 충전 사이클 스위치(φ1)가 제공된다. 두 개의 충전 사이클 스위치(φ1) 중 어느 하나가 개방되면(또는 스위치 오프(off)되면), 캐패시터(19)는 전압 공급원(18)으로부터 결합 해제되며 충전되지 않는다. 두 개의 충전 사이클 스위치(φ1)가 모두 폐쇄되면(또는 스위치 온(on)되면), 전압 공급원(18)은 캐패시터(19)에 결합되며, 캐패시터(19)는 충전된다.
도 2(a)에 도시된 바와 같이, 방전 사이클 스위치(φ2+, φ2-)가 캐패시터(19)를 출력(3)에 선택적으로 결합시키도록 배열된다. 캐패시터(19)는 작은 거리만큼 분리된 제 1 및 제 2 플레이트로 구성된다고 간주될 수 있는데, 제 1 방전 사이클 스위치(φ2+)가 폐쇄되고 제 2 방전 사이클 스위치(φ2-)가 개방될 때, 캐패시터(19)의 제 1 플레이트는 출력(3)에 결합된다. 반면에, 제 2 방전 사이클 스위치(φ2-)가 폐쇄되고 제 1 방전 사이클 스위치(φ2+)가 개방될 때, 캐패시터(19)의 제 2 플레이트는 출력(3)에 결합된다. 방전 사이클 스위치(φ2+, φ2-)는 캐패시터(19)가 방전되게 하기 위해 출력에 접속되지 않은 캐패시터(19)의 해당 플레이트를 접지에 접속시키도록 배열된다.
절환식 캐패시터 출력 단(8)은 ADC(7)에 의해 제공된 디지털 신호 및 클럭 신호(11)에 의해 제어된다. 절환식 캐패시터 출력 단(8)의 동작을 위해, 각각의 클럭 사이클(각각의 클럭 사이클 중에 ADC(7)로부터 절환식 캐패시터 출력 단(8)에 의해 심볼이 수신됨)은 φ1 및 φ2로 각각 지칭된 제 1 및 제 2 부분을 포함하는 것으로 간주되는데, 왜냐하면 제 1 및 제 2 부분은 후술된 방식으로 스위치(φ1, φ2+, φ2-)에 상응하기 때문이다. 절환식 캐패시터 출력 단(8)의 출력은 ADC(7)로부터 수신된 디지털 신호 내의 심볼의 값에 따라 결정된다.
절환식 캐패시터 출력 단(8)은 충전 펄스를 주기적으로 제공하도록 배열된다. 이러한 특정 실시예에서, 절환식 캐패시터 출력 단(8)은 각각의 충전 사이클 중에 하나의 충전 펄스를 제공한다(즉, 절환식 캐패시터 출력 단(8)은 ADC(7)로부터 하나의 심볼이 수신되는 각각의 기간 중에 하나의 충전 펄스를 제공함). 그러나, 대안적인 실시예에서, 절환식 캐패시터 출력 단(8)은 클럭 사이클 당 하나 초과의 또는 하나 미만의 충전 사이클을 제공할 수 있다.
제 1 클럭 사이클 부분(φ1) 중에, 충전 사이클 스위치(φ1)는 폐쇄되는 반면 방전 사이클 스위치(φ2+, φ2-)는 개방된다. 이는 캐패시터(19)가 전압 공급원(18)으로부터 충전되게 한다. 반면에, 제 2 클럭 사이클 부분(φ2) 중에, 충전 사이클 스위치(φ1)는 개방된다. 또한, 제 1 방전 사이클 스위치(φ2+) 또는 제 2 방전 사이클 스위치(φ2-)는 ADC(7)에 의해 제공된 디지털 신호 내의 심볼의 값에 따라 결정되는 제 2 클럭 사이클 부분(φ2) 중에 폐쇄된다.
제 2 클럭 사이클 부분(φ2) 중에, 캐패시터(19)는 방전되지만 이러한 방전 중에 전류의 방향은 ADC(7)로부터 수신된 디지털 신호의 심볼의 값에 따라 결정된다. 이는 전술된 바와 같이 방전 사이클 스위치(φ2+, φ2-)가 캐패시터(19)의 출력(3)으로의 결합을 제어하기 때문이다. ADC(7)에 의해 제공된 디지털 신호는 제 1 방전 사이클 스위치(φ2+) 또는 제 2 방전 사이클 스위치(φ2-)가 폐쇄되는지 여부를 제어하며, 그에 따라 캐패시터(19)의 제 1 또는 제 2 플레이트가 출력(3)에 결합되는지 여부를 제어한다. 충전된 캐패시터의 플레이트가 반대 극성이므로, ADC(7)로부터 수신된 디지털 신호는 제 2 클럭 사이클 부분(φ2) 중에 출력 신호 내에 생성된 충전 펄스의 극성을 제어할 것이다.
도 2(a)는 1 비트 ADC(7)와 함께 사용하기 위한 절환식 캐패시터 출력 단(8)을 도시한다. 이는 ADC(7)가 대체로 1 및 0인 두 개의 가능한 값 중 하나의 값을 각각 갖는 심볼을 포함하는 디지털 신호를 제공한다는 것을 의미하는데, 두 개의 가능한 값에 따라 절환식 캐패시터 출력 단(8)은 하나의 극성 또는 반대 극성을 갖는 신호를 출력한다. 그러나, 대안적인 비트 레이팅(bit rating)을 갖는 ADC가 사용될 수 있다. 예를 들어, 임의의 n 비트 ADC가 사용될 수 있는데, n은 정수 또는 1.5이다. 보다 일반적으로, 임의의 개수의 상이한 값 중에서 선택된 값을 갖는 심볼을 제공하는 ADC가 사용될 수 있다.
도 2(b)는 1.5 비트 ADC(7)와 함께 사용하기 위한 절환식 캐패시터 출력 단(8)을 도시한다. 1.5 비트 ADC에 의해 출력된 디지털 신호 내의 심볼은 대체로 1, 0 및 -1인 세 개의 가능한 값을 갖는다. 따라서, 도 2(b)에 도시된 절환식 캐패시터 출력 단(8)은 제 2 클럭 사이클 부분(φ2) 중에 세 개의 가능한 값을 갖는 신호를 출력하도록 배열된다.
도 2(a)에 도시된 절환식 캐패시터 출력 단(8)에 비해, 도 2(b)에 도시된 절환식 캐패시터 출력 단(8)은 추가 방전 사이클 스위치(φ20)를 갖는다. 추가 방전 사이클 스위치(φ20)는 캐패시터(19)에 병렬로 접속된다. 사용할 때, 제 2 클럭 사이클 부분(φ2) 중에는, 제 1 방전 사이클 스위치(φ2+), 제 2 방전 사이클 스위치(φ2-) 또는 추가 방전 사이클 스위치(φ20)가 폐쇄된다. 이는 1.5 비트 ADC(7)에 의해 제공된 디지털 신호에 의해 제어된다.
제 2 클럭 사이클 부분(φ2) 중에 제 1 또는 제 2 방전 사이클 스위치(φ2+, φ2-)가 폐쇄되면, 도 2(a)와 관련하여 전술된 방식으로 충전 펄스가 생성된다. 그러나, 추가 방전 사이클 스위치(φ20)가 폐쇄될 때, 제 1 및 제 2 방전 사이클 스위치(φ2+, φ2-)는 개방되고 캐패시터(19)는 방전되지 않는데, 이는 출력(3)으로 제공된 신호가 0이라는 것을 의미한다. 그러므로, 절환식 캐패시터 출력 단(8)은 1.5 비트 ADC(7)에 의해 제공된 디지털 신호 내의 심볼의 세 개의 가능한 값에 따라 결정되는 (하나의 극성, 반대 극성 및 0인) 세 개의 대안 값을 갖는 신호를 제공한다.
이전에 표시된 바와 같이, 다른 바람직한 실시예에서, ADC(7)는 2 이상의 비트 레이팅을 가질 수 있다. 이러한 환경에서, 절환식 캐패시터 출력 단(8)은 ADC(7)에 의해 제공된 디지털 신호에 의해 표현될 수 있는 다양한 출력 값에 응답하도록 배열된다. 일반적으로, n 비트 ADC(7)에 의해 출력된 디지털 신호 내의 심볼은 n이 정수일 때 2n 개의 잠재적인 값(potential value)을 갖는다. 예를 들어, 2 비트 ADC에 의해 제공된 디지털 신호 내의 심볼은 대체로 0, 1, 2 및 3인 네 개의 가능한 값을 갖는다.
도 2(c)는 2 비트 ADC(7)와 함께 사용하기 위한 절환식 캐패시터 출력 단(8)을 도시한다. 도 2(c)에 도시된 절환식 캐패시터 출력 단(8)은 도 2(a)에 도시된 것과 유사하지만 추가 전압 공급원(26)을 포함한다. 추가 전압 공급원(26)은 제 1 전압 공급원(18)에 직렬 접속된다. 도 2(c)에 도시된 실시예에서, 제 1 전압 공급원(18)은 제 1 전압(Vref)을 제공하며 제 2 전압 공급원(26)은 제 1 전압 공급원(18)에 의해 제공된 제 1 전압의 두 배인 제 2 전압(2Vref)을 제공한다.
도 2(c)에 도시된 절환식 캐패시터 출력 단(8)의 충전 사이클 스위치(φ1)는 도 2(a)에 도시된 것과 상이하다. 특히, 세 개의 충전 사이클 스위치(φ1, φ1_1 Vref, φ1_3 Vref)가 제공된다. 제 1 충전 사이클 부분(φ1) 중에는, 충전 사이클 스위치(φ1, φ1_1 Vref, φ1_3 Vref) 중 두 개의 충전 사이클 스위치는 폐쇄되고, 제 3의 충전 사이클 스위치는 개방된다. 충전 사이클 스위치(φ1, φ1_1 Vref, φ1_3 Vref) 중 어느 충전 사이클 스위치가 폐쇄되는지에 대한 결정은 ADC(7)로부터 수신된 디지털 신호의 값에 따라 이루어진다.
도 2(c)에 도시된 절환식 캐패시터 출력 단(8) 내에 제공된 세 가지 유형의 충전 사이클 스위치(φ1, φ1_1 Vref, φ1_3 Vref)가 있다. 세 개의 충전 사이클 스위치(φ1, φ1_1 Vref, φ1_3 Vref)는 전압 공급원(18, 26)과 캐패시터(19) 사이에 결합된다. 제 1 충전 사이클 스위치(φ1)는 접지와 제 1 전압 공급원(18) 사이로부터 캐패시터(19)의 제 1 플레이트로 결합된다. 제 2 충전 사이클 스위치(φ1_1 Vref)는 제 1 전압 공급원(18)과 추가 전압 공급원(26) 사이로부터 캐패시터(19)의 제 2 플레이트로 결합된다. 제 3 충전 사이클 스위치(φ1_3 Vref)는 추가 전압 공급원(26)의 나머지 측부로부터 캐패시터(19)의 제 2 플레이트로 결합된다.
제 1 클럭 사이클 부분(φ1) 중에는, 제 1 충전 사이클 스위치(φ1)는 제 2 충전 사이클 스위치(φ1_1 Vref) 또는 제 3 충전 사이클 스위치(φ1_3 Vref)와 함께 폐쇄된다. 제 2 및 제 3 충전 사이클 스위치(φ1_1 Vref, φ1_3 Vref) 중 어느 충전 사이클 스위치가 폐쇄되는지에 대한 선택은 ADC(7)로부터 수신된 디지털 신호에 따라 이루어진다. 제 2 충전 사이클 스위치(φ1_1 Vref)가 폐쇄되면, 제 1 클럭 사이클 부분(φ1) 중에는 단지 제 1 전압 공급원(18)으로부터의 전압만이 캐패시터(19)로 인가된다. 대안적으로, 제 2 충전 사이클 스위치(φ1_1 Vref) 대신에 제 3 충전 사이클 스위치(φ1_3Vref)가 폐쇄되면, 제 1 전압 공급원(18) 및 추가 전압 공급원(26)으로부터의 전압이 캐패시터(19)로 인가된다. 통틀어서, 제 2 충전 사이클 스위치(φ1_1 Vref)가 폐쇄될 때 캐패시터(19)로 인가된 전압은 제 1 전압(Vref)인 반면, 제 3 충전 사이클 스위치(φ1_3 Vref)가 폐쇄될 때 캐패시터(19)로 인가된 전압은 제 1 전압(Vref)과 제 2 전압(2Vref)의 합이므로 제 1 전압(Vref)의 세 배인 제 3 전압(3Vref)이다. 결과적으로, 제 1 클럭 사이클 부분(φ1) 중에 캐패시터(19) 내에 저장된 에너지는 제 1 클럭 사이클 부분(φ1) 중에 제 2 충전 사이클 스위치(φ1_1 Vref) 및 제 3 충전 사이클 스위치(φ1_3 Vref) 중에서 어떤 충전 사이클 스위치가 폐쇄되는지에 따라 결정된다.
제 2 클럭 사이클 부분(φ2) 중에는, 도 2(c)에 도시된 절환식 캐패시터 출력 단(8)이 도 2(a)에 도시된 것과 유사하게 동작한다. 전술된 바와 같이, 방전 사이클 스위치(φ2)는 제공된 충전 펄스의 극성을 판단하기 위해 ADC(7)로부터 수신된 디지털 신호에 의해 제어된다. 그러나, 제 1 클럭 사이클 부분(φ1) 중에 캐패시터(19)로 인가될 수 있는 상이한 전압은 제 2 클럭 사이클 부분(φ2) 중에 제공된 충전 펄스의 레벨에 영향을 미친다. 두 개의 가능한 극성과 두 개의 가능한 충전 펄스 레벨이 있다. 결과적으로, 절환식 캐패시터 출력 단(8)의 네 개의 가능한 출력이 있다. 그러므로, 절환식 캐패시터 출력 단(8)은 2 비트 ADC(7)로부터 수신된 디지털 신호의 모든 가능한 값을 반영할 수 있다.
예를 들어, ADC(7)의 심볼 출력의 값이 0, 1, 2 및 3으로 표현되면, 0은 캐패시터(19)가 제 1 전압 공급원(18) 및 제 2 전압 공급원(26)에 의해 충전될 때 음의 극성의 펄스에 의해 표현될 수 있고, 1은 캐패시터(19)가 제 1 전압 공급원(18)에 의해서만 충전될 때 음의 극성의 펄스에 의해 표현될 수 있으며, 2는 캐패시터(19)가 제 1 전압 공급원(18)에 의해서만 충전될 때 양의 극성의 펄스에 의해 표현될 수 있고, 3은 캐패시터(19)가 제 1 전압 공급원(18) 및 제 2 전압 공급원(26)에 의해 충전될 때 양의 극성의 펄스에 의해 표현될 수 있다. 당업자라면 ADC(7)로부터 수신된 디지털 신호 내의 심볼의 값과 절환식 캐패시터 출력 단(8)에 의해 제공된 충전 펄스 사이의 대안적인 관계가 사용될 수 있다는 것을 인식할 것이다.
당업자라면 2 비트 ADC(7)의 출력의 복수의 값을 반영하기 위해 복수의 상이한 전압을 캐패시터(19)로 인가하는 원리가 보다 높은 비트 레이팅을 갖는 ADC로 확장될 수 있다는 것을 인식할 것이다. 예를 들어, 대안적인 배열에서, 절환식 캐패시터 출력 단은 다양한 출력 충전 펄스를 제공하기 위해 단일 전압 공급원에 의해 선택적으로 충전될 수 있는 복수의 캐패시터(19)를 포함할 수 있다. 일부 실시예에서, 복수 비트의 ADC의 상이한 출력을 반영하는 상이한 충전 펄스를 제공하기 위해 상이한 전압 공급원과 상이한 캐패시터의 조합이 사용될 수 있다.
도 2(a)에 도시된 절환식 캐패시터 출력 단(8)의 캐패시터(19)의 충전 및 방전 프로세스는 도 3(a) 내지 도 3(c)를 참조하여 보다 상세하게 설명된다. 도 3(a)는 제 1 클럭 사이클 부분(φ1) 중에 캐패시터(19)의 충전 프로세스를 도시한다. 전술된 바와 같이, 이러한 부분 중에는, 충전 사이클 스위치(φ1)는 폐쇄되고 방전 사이클 스위치(φ2+, φ2)는 개방된다. 결과적으로 절환식 캐패시터 출력 단(8)의 유효 회로는 도 3(a)에 도시된 바와 같다. 캐패시터(19)는 이러한 기간 중에 충전된다.
제 2 클럭 사이클 부분(φ2) 중에는, 양의 충전 펄스 또는 음의 충전 펄스가 스피커(20)로 전달될 수 있으며, 결과로서 생성된 유효 회로 및 이들이 스피커(20)와 어떻게 상호작용하는지는 도 3(b) 및 도 3(c)에 도시된다. 도 3(b)는 ADC(7)로부터 수신된 디지털 신호에 응답하여 제 1 방전 사이클 스위치(φ2+)가 폐쇄되는 반면 제 2 방전 사이클 스위치(φ2-)가 개방 유지될 때 제 2 클럭 사이클 부분(φ2) 중에 유효 회로를 도시한다. 전술된 바와 같이, 충전 사이클 스위치(φ1)는 클럭 사이클의 이러한 부분 중에 개방된다. 반면에, 도 3(c)는 제 2 값을 갖는 디지털 신호에 응답하여 제 2 충전 사이클 스위치(φ2-)가 폐쇄되는 반면 제 1 충전 사이클 스위치(φ2+)가 개방될 때 제 2 클럭 사이클 부분(φ2) 중에 유효 회로를 도시한다. 따라서, ADC(7)로부터 수신된 디지털 신호의 효과는 제 2 클럭 사이클 부분(φ2) 중에 스피커(20)로 인가된 충전 펄스의 극성을 판단하는 것이다.
그러므로, 도 1 내지 도 3에서 설명된 회로는 양의 충전 펄스 및 음의 충전 펄스를 포함하는 출력 신호를 스피커(20)로 제공한다. 스피커(20)는 0 바이어스 점(0 bias point) 주변에서 구동되며, 스피커(20)를 구동하기 위해 사용된 출력 신호에는 DC 성분이 없다. 또한, 높은 클럭 주파수에서, 캐패시터(19)는 마이크로칩 상으로 직접 포함되기 위해 충분히 낮은 정전용량을 가질 수 있다. 예를 들어, 대략 40 MHz와 같은 적어도 20 MHz의 클럭 주파수가 사용될 수 있다. 캐패시터(19)의 바람직한 정전용량은 요구된 출력 레벨, 스피커(20)의 임피던스 및 클럭 주파수와 같은 요인에 따라 결정된다. 바람직한 실시예에서, 캐패시터(19)의 정전용량은 10 nF 이하이고, 특히 바람직한 실시예에서, 캐패시터(19)의 정전용량은 대략 1 nF이다. 따라서, 채택된 기법은 DC 성분이 없는 출력을 제공하면서 마이크로칩 상에 임의의 추가 핀에 대한 요건을 배제할 수 있다.
도 4(a)는 증폭기(1)를 포함하는 집적 회로(21) 또는 마이크로칩의 개략적인 표현이다. 증폭기(1)는 비록 대안예가 사용될 수 있지만 도 1 내지 도 3(c)를 참조하여 전술된 종류이다. 도 4(a)는 마이크로칩(21) 내로 포함된 세 개의 입력/출력 포트(핀)(22, 23, 24)를 도시한다. 제 1 핀(22)은 증폭기(1)로 공급 전압(Vdd)을 제공하기 위해 사용되며, 제 2 핀(23)은 접지로의 접속을 제공하기 위해 사용되고, 제 3 핀(24)은 증폭기(1)로부터 스피커(20)로 출력 신호를 제공하기 위해 사용된다. 제 1 전압 공급원(18) 및 추가 전압 공급원(26)은 공급 전압(Vdd)에 의해 전력 공급될 수 있거나 추가 핀 또는 핀들(도시되지 않음)에 의해 마이크로칩에 접속된 대안적인 전압 소스 또는 소스들에 의해 전력 공급될 수 있다. 마이크로칩(21)은 또한 아날로그 입력 신호를 제공하기 위해 사용된 제 4 핀(도시되지 않음)을 포함할 수 있다.
도 4(b)는 도 2(a)에 도시된 절환식 캐패시터 출력 단(8)에 의해 출력된 신호의 파형의 예를 도시한다. 양의 충전 펄스(33) 및 음의 충전 펄스(34)가 제 1 클럭 사이클 부분(φ1)과 동일한 기간에 의해 분리되며 0 전압 축 상에 중심 설정된다. 도시된 예에서, 양의 충전 펄스(33) 및 음의 충전 펄스(34)는 동일한 진폭이지만, 당업자라면 실질적인 구현에서 이것이 반드시 사실일 필요가 없다는 것을 인식할 것이다. 전술된 바와 같이, 절환식 캐패시터 출력 단(8)에 의해 출력된 신호는 DC 성분을 갖지 않는다.
도 4(b)에 도시된 충전 펄스(33, 34)는 구형파 프로파일을 갖는다. 이것은 단지 표시 목적으로만 도시되며, 당업자라면 충전 펄스(33, 34)의 프로파일이 실제로는 도시된 것과 상이할 수 있다는 것을 인식할 것이다. 예를 들어, 충전 펄스의 프로파일은 출력 신호 내의 전류, 캐패시터의 정전용량 및 클럭 주파수를 포함하지만 그에 제한되지 않는 시스템의 다양한 특성에 따라 결정될 수 있다. 또한, 펄스의 프로파일은 스피커 내의 코일의 인덕턱스(inductance)에 의해 영향을 받을 것이며, 스피커 내의 코일은 전류에서의 변화에 저항하도록 작용할 것이다. 일부 환경에서 충전 펄스가 출력 양단의 전압이 충전 펄스 중에(즉, 제 2 클럭 사이클 부분(φ2) 중에) 반전되는 프로파일을 갖는 것이 가능하다. 당업자라면 본 명세서에서 충전 펄스의 극성에 대한 참조가 충전 펄스의 초기 극성을 지칭한다는 것을 이해할 것이다.
도 5는 도 1에 도시된 증폭기(1)를 구현하기 위해 사용될 수 있는 특정 회로의 개략적인 표현이다. 당업자라면 대안적인 구현이 가능하다는 것을 인식할 것이다.
도 5에 도시된 회로에서, 전치 증폭기(6)를 구현하기 위해 연산 증폭기(op-amp)(26)가 연산 증폭기에 병렬로 결합된 캐패시터 엘리먼트(27)와 함께 사용된다. ADC(7)는 비교기(29)에 의해 구현된 1 비트 ADC이다. 비교기(29)는 연산 증폭기(26)의 출력 및 클럭 신호(11)에 의해 구동된다. 당업자라면 전치 증폭기(6) 및 ADC(7)가 요건에 따라 다양한 대안적인 기법에 의해 구현될 수 있다는 것을 인식할 것이다.
도 5에 도시된 절환식 캐패시터 출력 단(8)은 도 2(a)에 도시된 것의 형태를 취한다. 절환식 캐패시터 출력 단(8)은 스피커(20)를 구동시키기 위해 사용된 출력 신호 내의 충전 펄스를 생성하기 위해, 전술된 바와 같이 충전 사이클 스위치(φ1) 및 방전 사이클 스위치(φ2+, φ2)를 조작하기 위해 비교기(29)에 의해 출력된 클럭 신호(11) 및 디지털 신호에 의해 구동된다.
도 6은 도 5에 도시된 것과 같은 회로를 포함하는 휴대용 오디오 장치(30)를 도시한다. 회로의 출력은 한 쌍의 헤드폰(32) 내에 포함된 스피커(20)로 와이어(31)를 거쳐 전달된다. 대안적인 실시예에서, 회로는 휴대용 오디오 장치(30)보다는 헤드폰(32)에 통합될 수 있다.
전술된 실시예는 단일 절환식 캐패시터 출력 단(8)을 이용한다. 그러나, 대안적인 실시예에서, 하나 이상의 추가 절환식 캐패시터 출력 단이 포함될 수 있다.
도 7(a) 및 도 7(b)는 추가 절환식 캐패시터 출력 단(38)을 포함하는 대안적인 실시예를 도시한다. 도 7(a)에 설명된 실시예를 참조하면, 추가 절환식 캐패시터 출력 단(38)은 ADC(7)로부터 출력(3)로 전술되어 있는 절환식 캐패시터 출력 단(8)에 병렬로 결합된다. 마찬가지로, 추가 절환식 캐패시터 출력 단(38)은 또한 클럭 신호(11)에 결합된다.
추가 절환식 캐패시터 출력 단(38)은 전술된 절환식 캐패시터 출력 단(8)과 대체로 동일한 구성이지만, 제 2 클럭 사이클 부분(φ2) 중에는 추가 에너지 스토리지 엘리먼트(도시되지 않음)를 충전시키며, 제 1 클럭 사이클 부분(φ1) 중에는 추가 에너지 스토리지 엘리먼트를 방전시키도록 배열된다. 결과적으로, 추가 절환식 캐패시터 출력 단(38)은 제 2 클럭 사이클 부분(φ2) 중에 절환식 캐패시터 출력 단(8)에 의해 생성된 것을 보완하기 위해 제 1 클럭 사이클 부분(φ1) 중에 충전 펄스를 제공한다. 추가 절환식 캐패시터 출력 단(38)에 의해 제공된 충전 펄스의 극성은 절환식 캐패시터 출력 단(8)에 대해 전술된 방식으로 ADC(7)에 의해 제공된 디지털 신호 내의 심볼의 값에 따라 결정된다. 비록 절환식 캐패시터 출력 단(8) 및 추가 절환식 캐패시터 출력 단(38)에 의해 제공된 펄스가 클럭 사이클 중에 상이한 부분에서 발생하지만, 그들은 ADC(7)로부터 수신된 디지털 신호 내의 동일한 심볼에 의해 제어될 수 있다.
일부 바람직한 실시예에서, ADC(7)로부터 수신된 심볼은 제 2 심볼에 바로 선행하는 제 1 심볼을 포함한다. 절환식 캐패시터 출력 단(8) 및 추가 절환식 캐패시터 출력 단은 제 2 심볼이 수신되는 기간 중에 충전 펄스를 생성하도록 배열될 수 있으며, 충전 펄스의 극성은 제 1 심볼에 따라 결정된다. ADC(7)로부터 제 1 및 제 2 심볼이 수신되는 기간은 전술된 바와 같이 두 개의 클럭 사이클 부분으로 분할된 클럭 사이클이다. ADC(7)로부터 제 1 심볼이 수신되는 제 1 클럭 사이클의 제 1 및 제 2 클럭 사이클 부분은 이하에서 α1 및 α2로 각각 지칭되는 반면, ADC(7)로부터 제 2 심볼이 수신되는 제 2 클럭 사이클의 제 1 및 제 2 클럭 사이클 부분은 이하에서 β1 및 β2로 각각 지칭될 것이다. 이들 클럭 사이클 부분(α1, α2, β1, β2)은 전술된 클럭 사이클 부분(φ1, φ2)과 같다.
절환식 캐패시터 출력 단(8)은 제 2 클럭 사이클의 제 1 클럭 사이클 부분(β1) 중에는 에너지 스토리지 엘리먼트(19)를 충전시키며, 제 2 클럭 사이클의 제 2 클럭 사이클 부분(β2) 중에는 에너지 스토리지 엘리먼트(19)를 방전시키도록 배열된다. 반면에, 추가 절환식 캐패시터 출력 단(38)은 제 1 클럭 사이클의 제 2 클럭 사이클 부분(α2) 중에는 추가 에너지 스토리지 엘리먼트를 충전시키며, 제 2 클럭 사이클의 제 1 클럭 사이클 부분(β1) 중에는 추가 에너지 스토리지 엘리먼트를 방전시키도록 배열된다. 따라서, 제 2 클럭 사이클 중에는 두 개의 충전 펄스가 출력 신호 내에 생성되는데, 즉 제 1 클럭 사이클 부분(β1) 중에는 추가 절환식 캐패시터 출력 단(38)에 의해 제 1 충전 펄스가 생성되며, 그런 다음 제 2 클럭 사이클 부분(β2) 중에는 절환식 캐패시터 출력 단(8)에 의해 제 2 충전 펄스가 생성된다. 제 1 및 제 2 충전 펄스는 제 1 클럭 사이클 중에 ADC(7)로부터 수신된 제 1 심볼의 값에 따라 결정되는 극성을 갖는다. 그런 다음, 프로세스는 제 1 심볼을 대신하는 제 2 심볼 및 제 2 심볼을 대신하는 후속 심볼에 의해 반복된다.
도 7(b)는 추가 ADC(37)를 포함하는 추가적인 대안 실시예를 도시한다. 추가 ADC(37)는 전치 증폭기로부터 추가 절환식 캐패시터 출력 단(38)으로 전술된 ADC(7)에 병렬로 결합된다. 도 7(b)에 도시된 실시예에서, 추가 ADC(37)의 출력은 추가 절환식 캐패시터 출력 단(38)의 출력을 판단하기 위해 사용된다.
당업자라면 도 7(a) 및 도 7(b)에 도시된 절환식 캐패시터 출력 단을 훨씬 뛰어넘는 보다 많은 절환식 캐패시터 출력 단이 포함될 수 있다는 것을 인식할 것이다. 예를 들어, 클럭 사이클은 (전술된 바와 같이 두 개보다는) 세 개 이상의 별개인 부분으로 분할될 수 있으며, 각각의 이들 부분 내에 충전 펄스를 생성하기 위해 별개인 절환식 캐패시터 출력 단이 제공될 수 있다. 또한, 추가 절환식 캐패시터 출력 단을 추가로 제어하기 위해 추가 ADC가 제공될 수 있다.
다른 변형 및 수정이 당업자에게 명백할 것이다. 이러한 변형 및 수정은 이미 공지되어 있으며 본 명세서에 설명된 특징 대신에 또는 해당 특징에 추가하여 사용될 수 있는 등가물 및 다른 특징을 포함할 수 있다. 별개인 실시예의 상황에서 설명된 특징은 단일 실시예와 결합하여 제공될 수 있다. 반대로, 단일 실시예의 상황에서 설명된 특징은 별개로 또는 임의의 적절한 서브 조합(sub-combination)으로 또한 제공될 수 있다.
용어 "포함하는"은 다른 엘리먼트 또는 단계를 배제하지 않으며, 용어 "하나" 또는 "하나의"는 복수를 배제하지 않고, 단일 특징은 특허청구범위 내에 인용된 몇 가지 특징의 기능을 충족시킬 수 있으며, 특허청구범위 내의 참조 부호는 특허청구범위의 범위를 제한하는 것으로 해석되지 않아야 한다는 것을 주목해야 한다. 도면은 반드시 일정한 축적으로 도시되지는 않으며, 그 대신 본 발명의 원리를 예시하고자 할 때 일반적으로 강조된다는 것을 또한 주목해야 한다.

Claims (30)

  1. 아날로그 입력 신호를 수신하는 입력부와,
    상기 아날로그 입력 신호를 복수의 상이한 값 중 하나의 값을 각각 갖는 복수의 심볼을 포함하는 디지털 신호로 변환시키도록 동작 가능한 아날로그-디지털 변환 단과,
    상기 아날로그-디지털 변환 단으로부터 상기 디지털 신호를 수신하도록 결합되고, 제 1 에너지 스토리지 엘리먼트를 포함하며, 출력 신호 내에 제 1 충전 펄스를 생성하기 위해 상기 제 1 에너지 스토리지 엘리먼트를 방전시키도록 동작 가능한 제 1 출력 단 － 상기 제 1 충전 펄스의 극성은 상기 아날로그-디지털 변환 단으로부터 수신된 상기 심볼의 값에 따라 결정됨 － 을 포함하는
    회로.
  2. 제 1 항에 있어서,
    상기 제 1 출력 단은 상기 제 1 에너지 스토리지 엘리먼트를 주기적으로 방전시키도록 동작 가능한
    회로.

  3. 제 1 항 또는 제 2 항에 있어서,
    상기 아날로그-디지털 변환 단은 심볼 레이트로 상기 디지털 신호를 출력하도록 동작 가능하며, 상기 심볼 레이트는 단위 시간 당 상기 디지털 신호 내의 심볼의 개수를 정의하는
    회로.
  4. 제 3 항에 있어서,
    상기 제 1 출력 단은 상기 심볼 레이트로 상기 제 1 에너지 스토리지 엘리먼트를 방전시키도록 동작 가능한
    회로.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 심볼 레이트는 적어도 20 MHz인
    회로.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 심볼 레이트는 대략 40 MHz인
    회로.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 에너지 스토리지 엘리먼트는 용량성 엘리먼트인
    회로.
  8. 제 7 항에 있어서,
    상기 용량성 엘리먼트는 10nF 미만의 정전용량을 갖는
    회로.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 용량성 엘리먼트는 대략 1nF의 정전용량을 갖는
    회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 심볼은 제 1 부분 및 제 2 부분을 포함하는 기간 내에 상기 아날로그-디지털 변환 단으로부터 각각 수신되며, 상기 제 1 출력 단은 상기 제 1 부분 동안에는 상기 제 1 에너지 스토리지 엘리먼트를 충전시키며 상기 제 2 부분 동안에는 상기 제 1 충전 펄스 중 하나를 생성하기 위해 상기 제 1 에너지 스토리지 엘리먼트를 방전시키도록 동작 가능한
    회로.
  11. 제 10 항에 있어서,
    상기 제 1 부분은 상기 제 2 부분에 선행하는
    회로.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 아날로그-디지털 변환 단으로부터 상기 디지털 신호를 수신하도록 결합되고, 제 2 에너지 스토리지 엘리먼트를 포함하며, 상기 출력 신호 내에 제 2 충전 펄스를 생성하기 위해 상기 제 2 에너지 스토리지 엘리먼트를 방전시키도록 동작 가능한 제 2 출력 단 － 상기 제 2 충전 펄스의 극성은 상기 아날로그-디지털 변환 단로부터 수신된 상기 심볼의 값에 따라 결정됨 － 을 더 포함하는
    회로.
  13. 제 12 항에 있어서,
    상기 제 1 충전 펄스 및 상기 제 2 충전 펄스는 교대로 그리고 순차적으로 생성되는
    회로.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 심볼은 각각 제 1 부분 및 제 2 부분을 포함하는 기간 내에 상기 아날로그-디지털 변환 단로부터 수신되며, 상기 제 2 출력 단은 상기 제 2 부분 동안에는 상기 제 2 에너지 스토리지 엘리먼트를 충전시키며 상기 제 1 부분 동안에는 상기 제 2 충전 펄스 중 하나를 생성하기 위해 상기 제 2 에너지 스토리지 엘리먼트를 방전시키도록 동작 가능한
    회로.
  15. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 디지털 신호의 제 1 심볼을 뒤따르는 제 2 심볼에 대해, 상기 제 2 출력 단은 상기 아날로그-디지털 변환 단으로부터 상기 제 1 심볼이 수신되는 기간 동안에는 상기 제 2 에너지 스토리지 엘리먼트를 충전시키며 상기 아날로그-디지털 변환 단으로부터 상기 제 2 심볼이 수신되는 기간 동안에는 극성이 상기 제 1 심볼의 값에 따라 결정되는 상기 제 2 충전 펄스 중 하나를 생성하기 위해 상기 제 2 에너지 스토리지 엘리먼트를 방전시키도록 동작 가능한
    회로.
  16. 제 15 항에 있어서,
    상기 제 2 출력 단은 상기 아날로그-디지털 변환 단으로부터 상기 제 1 심볼이 수신되는 기간의 제 2 부분 동안에는 상기 제 2 에너지 스토리지 엘리먼트를 충전시키며 상기 아날로그-디지털 변환 단으로부터 상기 제 2 심볼이 수신되는 기간의 제 1 부분 동안에는 극성이 상기 제 1 심볼의 값에 따라 결정되는 상기 제 2 충전 펄스 중 하나를 생성하기 위해 상기 제 2 에너지 스토리지 엘리먼트를 방전시키도록 동작 가능한
    회로.
  17. 제 16 항에 있어서,
    상기 제 1 출력 단은 상기 아날로그-디지털 변환 단으로부터 상기 제 2 심볼이 수신되는 기간의 제 1 부분 동안에는 상기 제 1 에너지 스토리지 엘리먼트를 충전시키며 상기 아날로그-디지털 변환 단으로부터 상기 제 2 심볼이 수신되는 기간의 제 2 부분 동안에는 극성이 상기 제 1 심볼의 값에 따라 결정되는 상기 제 1 충전 펄스 중 하나를 생성하기 위해 상기 제 1 에너지 스토리지 엘리먼트를 방전시키도록 동작 가능한
    회로.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 디지털 신호의 상기 제 1 심볼은 상기 디지털 신호의 상기 제 2 심볼에 바로 선행하는
    회로.
  19. 제 12 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 아날로그-디지털 변환 단은 상기 아날로그 입력 신호를 상기 제 1 출력 단 및 상기 제 2 출력 단에 의해 수신된 상기 디지털 신호로 변환시키도록 동작 가능한 아날로그-디지털 변환기를 포함하는
    회로.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    각각의 충전 펄스의 레벨은 상기 충전 펄스의 상기 극성을 결정하는 상기 심볼의 값에 따라 결정되는
    회로.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 디지털 신호의 상기 심볼은 0을 포함하는 세 개의 상이한 값 중에서 선택된 하나의 값을 가지며, 상기 충전 펄스는 상기 극성을 결정하는 상기 심볼이 0이 아닌 상기 값 중 하나의 값을 가질 때에는 하나의 극성을 가지며 상기 심볼이 0이 아닌 상기 값 중 나머지 값을 가질 때에는 반대 극성을 갖는
    회로.
  22. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 디지털 신호의 상기 심볼은 네 개의 상이한 값 중에서 선택된 하나의 값을 가지며, 상기 충전 펄스는 상기 극성을 결정하는 상기 심볼이 상기 값 중 제 1 값을 가질 때에는 하나의 극성 및 제 1 레벨을 갖고, 상기 극성을 결정하는 상기 심볼이 상기 값 중 제 2 값을 가질 때에는 상기 하나의 극성 및 제 2 레벨을 갖고, 상기 심볼이 상기 값 중 제 3 값을 가질 때에는 반대 극성 및 상기 제 1 레벨을 가지며, 상기 심볼이 상기 값 중 제 4 값을 가질 때에는 상기 반대 극성 및 상기 제 2 레벨을 갖는
    회로.
  23. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 디지털 신호의 상기 심볼은 두 개의 상이한 값 중에서 선택된 하나의 값을 가지며, 상기 충전 펄스는 상기 극성을 결정하는 상기 심볼이 상기 값 중 하나의 값을 가질 때에는 하나의 극성을 가지며 상기 심볼이 상기 값 중 나머지 값을 가질 때에는 반대 극성을 갖는
    회로.
  24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 입력부와 상기 아날로그-디지털 변환 단 사이에 결합된 전치 증폭기를 더 포함하는
    회로.
  25. 제 1 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 출력 단의 출력부와 상기 회로의 상기 입력부 사이에 결합된 피드백 경로를 더 포함하는
    회로.
  26. 제 1 항 내지 제 25 항 중 어느 한 항의 회로를 포함하는
    증폭기.
  27. 제 26 항에 있어서,
    상기 증폭기는 단일 마이크로칩 상에서 집적되는
    증폭기.
  28. 제 26 항 또는 제 27 항에 있어서,
    상기 증폭기는 오디오 증폭기인
    증폭기.
  29. 제 28 항의 증폭기를 포함하는
    휴대용 오디오 장치.
  30. 아날로그 입력 신호를 수신하는 단계와,
    상기 아날로그 입력 신호를 복수의 상이한 값 중 하나의 값을 각각 갖는 복수의 심볼을 포함하는 디지털 신호로 변환시키는 단계와,
    상기 디지털 신호를 수신하며 출력 신호 내에 제 1 충전 펄스를 생성하기 위해 제 1 에너지 스토리지 엘리먼트를 방전시키는 단계 － 상기 제 1 충전 펄스의 극성은 상기 디지털 신호 내의 상기 심볼의 값에 따라 결정됨 － 를 포함하는
    방법.
KR1020127000849A 2009-06-12 2010-06-11 증폭기용 회로, 그 회로를 포함하는 증폭기, 그 증폭기를 포함하는 휴대용 오디오 장치 및 증폭 방법 KR101741277B1 (ko)

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