KR20120047358A - Semiconductor device - Google Patents

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KR20120047358A
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    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors

Abstract

PURPOSE: A semiconductor device is provided to regularly maintain the CD(Critical Dimension) of resistance by arranging a dummy pattern to be contiguous to the resistance. CONSTITUTION: A first resistance(101A) comprises a first pattern(P11), a second pattern(P12), and a third pattern(P13). A fifth dummy pattern(102E) is arranged to be spaced as much as a first interval(W11) on a left side and a lower side of the first pattern. The third pattern and a first dummy pattern(102A) are arranged to be spaced as much as the first interval on a right side of the first pattern. A fifth dummy pattern is arranged to be spaced as much as the first interval on a left side and an upper side of the second pattern. Second resistance(101B) is arranged to be spaced as much as the first interval on a right side of the second pattern.

Description

반도체 소자{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자에 관한 것으로, 구체적으로 설명하면 목표한 저항값의 저항을 제조할 수 있는 반도체 소자에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and, more specifically, to a semiconductor device capable of producing a resistance having a desired resistance value.

반도체 소자는 인간의 기억, 기록능력을 전자적 수단에 의해 실현한 장치로서, 컴퓨터나 휴대전화, 방송기기, 교육 및 오락기기 등에서 저장매체로 사용된다. 반도체 소자가 시장에 출시된 것은 1971년이며, 이때의 메모리용량은 1Kbit였다. 이후, 반도체 소자의 메모리용량은 2~3년에 4배씩 증가하는 등, 경이적인 발전을 거듭하고 있다. A semiconductor device is a device that realizes the human memory and recording capability by electronic means, and is used as a storage medium in computers, mobile phones, broadcasting devices, education and entertainment devices, and the like. The semiconductor device was introduced to the market in 1971, when the memory capacity was 1Kbit. Since then, memory capacity of semiconductor devices has been phenomenal, such as increasing by four times in two to three years.

반도체 소자를 구성하는 요소들로는 크게 트랜지스터, 캐패시터 및 저항이 있다. 이중, 저항은 폴리실리콘막 저항, 웰(well) 저항 및 MOS 저항 등으로 나뉘며, 현재는 필요로 하는 저항값을 용이하게 획득할 수 있는 폴리실리콘막 저항이 가장 많이 사용된다. 폴리실리콘막 저항은 폴리실리콘막을 원하는 사이즈(size)로 패터닝한 후 불순물을 도핑하여 제조한다.The elements constituting the semiconductor device are largely transistors, capacitors and resistors. Among them, the resistance is divided into polysilicon film resistance, well resistance, MOS resistance, and the like. Currently, polysilicon film resistance that can easily obtain the required resistance value is most used. The polysilicon film resistance is prepared by patterning the polysilicon film to a desired size and then doping with impurities.

레이아웃(layout) 상에서 폴리실리콘막 저항의 저항값은 면저항값으로 표현된다. 면저항값은 저항의 레이아웃에서 서로 반대쪽 측면 사이의 저항값으로 정의되고, 수학식으로는 다음과 같이 표현된다.The resistance value of the polysilicon film resistance on the layout is expressed by the sheet resistance value. The sheet resistance value is defined as a resistance value between opposite sides of the resistance layout, and is expressed as follows.

Figure pat00001
Figure pat00001

여기서, R은 면저항값이고, ρ는 저항률이며, T는 폴리실리콘막 저항의 두께이다. 만약, 폴리실리콘막 저항의 두께(T)에 이어, 길이 및 폭이 주어진다면 면저항값은 다음과 같이 표현된다.Where R is the sheet resistance value, ρ is the resistivity, and T is the thickness of the polysilicon film resistance. If the length and width are given following the thickness T of the polysilicon film resistance, the sheet resistance value is expressed as follows.

Figure pat00002
Figure pat00002

여기서, R, ρ 및 T는 [수학식 1]의 R, ρ 및 T와 같고, L은 폴리실리콘막 저항의 길이이며, W는 폴리실리콘막 저항의 폭이다.Where R, ρ and T are the same as R, ρ and T in [Equation 1], L is the length of the polysilicon film resistance, and W is the width of the polysilicon film resistance.

[수학식 1]과 [수학식 2]에서 저항율(ρ)은 폴리실리콘막의 고유값이기 때문에 설계자가 변경하기 용이하지 않다. 하지만, 폴리실리콘막 저항의 두께(T), 길이(L) 및 폭(W)은 설계자가 변경하기 용이하며, 설계자는 위 3가지 인자(T, L, W)를 변경함으로써, 원하는 저항값을 얻는다.In Equations 1 and 2, the resistivity p is inherent in the polysilicon film and thus is not easily changed by the designer. However, the thickness (T), length (L) and width (W) of the polysilicon film resistance is easy for the designer to change, and the designer can change the three resistance factors (T, L, W) to obtain a desired resistance value. Get

그런데, 설계자가 레이아웃 설계시 폴리실리콘막 저항의 두께(T), 길이(L) 및 폭(W)을 필요로 하는 저항값에 맞게 설정하였다 하더라도, 폴리실리콘막을 패터닝하는 과정에서 폴리실리콘막의 CD(Critical Dimension)가 변경되면 필요로 하는 저항값을 얻을 수 없다. CD는 패턴과 패턴사이의 간격을 의미한다. 따라서, 폴리실리콘막 저항이 설정된 저항값과 다르기 때문에, 이를 포함하는 반도체 소자의 신뢰성은 열화될 수밖에 없다..
However, even if the designer sets the thickness (T), the length (L) and the width (W) of the polysilicon film resistance in the layout design, the CD of the polysilicon film in the process of patterning the polysilicon film, If the critical dimension is changed, the required resistance value cannot be obtained. CD stands for pattern and the space between patterns. Therefore, since the polysilicon film resistance is different from the set resistance value, the reliability of the semiconductor device including the same may deteriorate.

본 발명은 목표한 저항값의 저항을 제조할 수 있는 반도체 소자를 제공한다.
The present invention provides a semiconductor device capable of producing a resistor having a desired resistance value.

본 발명은 제1 방향으로 연장된 제1 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 패턴의 타측 끝단과 일측 끝단이 연결된 제2 패턴, 상기 제1 방향으로 연장되고 상기 제2 패턴의 타측 끝단과 일측 끝단이 연결되되, 상기 제1 패턴보다 길이가 짧은 제3 패턴을 포함하는 제1 저항패턴, 상기 제1 패턴과 평행하게 연장되되, 상기 제3 패턴의 타측 끝단과 제1 거리만큼 이격되고, 상기 제1 패턴의 측면과 자신의 측면이 상기 제1 거리만큼 이격되어 배치된 제1 더미패턴 및 상기 제1 거리만큼 이격되어 상기 제1 저항패턴과 상기 더미패턴을 감싸는 제2 더미패턴을 포함하는 반도체 소자를 제공한다.The present invention includes a first pattern extending in a first direction, a second pattern extending in a second direction crossing the first direction and connected to the other end and one end of the first pattern, and extending in the first direction. The other end and the one end of the second pattern is connected, the first resistance pattern including a third pattern having a shorter length than the first pattern, extends in parallel with the first pattern, and the other end of the third pattern A first dummy pattern spaced apart by a first distance, and a side surface of the first pattern and a side surface of the first pattern spaced apart by the first distance, and spaced apart by the first distance to surround the first resistance pattern and the dummy pattern Provided is a semiconductor device including a second dummy pattern.

또한, 본 발명은 제1 방향으로 연장된 제1 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 패턴의 타측 끝단과 일측 끝단이 연결된 제2 패턴을 포함하는 저항패턴, 상기 제1 패턴과 평행하게 연장되되, 상기 제2 패턴의 타측 끝단과 제1 거리만큼 이격되고, 상기 제1 패턴의 측면과 자신의 측면이 상기 제1 거리만큼 이격되어 배치된 제1 더미패턴 및 상기 제1 거리만큼 이격되어 상기 저항패턴과 상기 제1 더미패턴을 감싸는 제2 더미패턴을 포함하는 반도체 소자를 제공한다.In addition, the present invention is a resistance pattern including a first pattern extending in a first direction, a second pattern extending in a second direction crossing the first direction and the other end and one end of the first pattern are connected, A first dummy pattern extending in parallel with the first pattern and spaced apart from the other end of the second pattern by a first distance, and having a side surface of the first pattern and a side surface of the first pattern spaced apart by the first distance; A semiconductor device includes a second dummy pattern spaced apart by a first distance and surrounding the resistance pattern and the first dummy pattern.

또한, 본 발명은 꺽임면을 갖는 저항패턴 및 제1 간격만큼 이격되어 상기 저항패턴을 감싸는 더미패턴을 포함하는 반도체 소자를 제공한다.
In addition, the present invention provides a semiconductor device including a resistance pattern having a bent surface and a dummy pattern spaced apart by a first interval to surround the resistance pattern.

본 발명은 목표한 저항값의 저항을 제조하기 위해, 더미패턴을 저항과 인접하게 배치하여 저항의 CD를 일정하게 한다. 저항의 CD가 일정하면, 저항의 곳곳이 동일한 식각 조건 하에서 식각되기 때문에 저항은 목표한 선폭으로 패터닝된다. 결과적으로, 목표한 선폭의 저항, 즉 목표한 저항값의 저항을 제조함으로써, 신뢰성이 우수한 반도체 소자를 제조할 수 있다.
In the present invention, in order to manufacture a resistor having a desired resistance value, a dummy pattern is disposed adjacent to the resistor to make the CD of the resistor constant. If the CD of the resistor is constant, the resistor is patterned to the desired line width because the parts of the resistor are etched under the same etching conditions. As a result, a semiconductor device having excellent reliability can be manufactured by manufacturing the resistance of the target line width, that is, the resistance of the target resistance value.

도 1a는 본 발명의 설명을 위해 도시한 저항의 레이아웃 설계를 나타낸 도면이다.
도 1b는 도 1a에서 레이아웃 설계한 저항을 공정상으로 패터닝한 경우를 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 소자를 나타낸 평면도이다.1A is a view showing a layout design of a resistor shown for the purpose of explanation of the present invention.
FIG. 1B is a diagram illustrating a case where the resistor designed in FIG. 1A is patterned in a process.
2 is a plan view showing a semiconductor device according to an embodiment of the present invention.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1a는 본 발명의 설명을 위해 도시한 저항의 레이아웃 설계를 나타낸 도면이고, 도 1b는 도 1a에서 레이아웃 설계한 저항을 공정상으로 패터닝한 경우를 나타낸 도면이다.FIG. 1A is a diagram illustrating a layout design of a resistor illustrated for describing the present invention, and FIG. 1B is a diagram illustrating a process of patterning a resistor designed in FIG. 1A in a process.

도 1a에 도시된 바와 같이, 제1 저항(1A), 제2 저항(1B), 제3 저항(1C) 및 제4 저항(1D) 각각은 불순물이 도핑된 폴리실리콘막이며, 미리 설정된 저항값에 따라 길이가 서로 다르다. 제한된 공간에 형성되기 때문에 제1 저항(1A), 제2 저항(1C) 및 제3 저항(1D)은 굴곡면을 갖는다. 각 저항(1A, 1B, 1C, 1D)의 양측 끝단에는 콘택(2A, 2B, 2C, 2D, 2E, 2F, 2G, 2H)이 배치된다. As shown in FIG. 1A, each of the first resistor 1A, the second resistor 1B, the third resistor 1C, and the fourth resistor 1D is a polysilicon film doped with impurities, and has a predetermined resistance value. Different lengths. Since it is formed in a limited space, the first resistor 1A, the second resistor 1C, and the third resistor 1D have a curved surface. Contacts 2A, 2B, 2C, 2D, 2E, 2F, 2G, and 2H are disposed at both ends of each of the resistors 1A, 1B, 1C, and 1D.

도 1b에 도시된 바와 같이 도 1a에서 레이아웃 설계된 저항(1A, 1B, 1C, 1D)을 공정상으로 패터닝하면, 각 저항(1A, 1B, 1C, 1D)의 선폭이 일정하지 않게 된다. 그 이유는 각 저항(1A, 1B, 1C, 1D)이 동일한 식각 조건을 갖지 못하였기 때문이다. As shown in FIG. 1B, when the resistors 1A, 1B, 1C, and 1D designed in FIG. 1A are patterned in a process, the line widths of the resistors 1A, 1B, 1C, and 1D are not constant. The reason is that each of the resistors 1A, 1B, 1C, and 1D did not have the same etching condition.

제3 저항(1C)을 일례로써 위의 문제를 서술하면 다음과 같다. 제3 저항(1C)에서 목표 선폭과 동일한 영역(A)은 제2 저항(1B) 및 제4 저항(1D)과 인접하게 배치된데 반해, 목표 선폭 보다 좁아진 영역(B)은 제2 저항(1B) 및 제4 저항(1D)과 인접하지 않게 배치되어 있다. 즉, 제3 저항(1C)의 CD는 일정하지 않으며, 특히, CD가 큰 영역(B)에서의 선폭이 목표 선폭 보다 좁다. 이와 같은 이유로 제3 저항(1C)은 목표 저항값을 갖지 못한다. 다른 저항(1A, 1B, 1D)도 동일한 문제로 인해 선폭이 감소하여, 목표 저항값을 갖지 못한다.The above problem is described as an example with the third resistor 1C as follows. In the third resistor 1C, the region A equal to the target line width is disposed adjacent to the second resistor 1B and the fourth resistor 1D, whereas the region B narrower than the target line width is the second resistor ( 1B) and the 4th resistor 1D are arrange | positioned so that it may not adjoin. In other words, the CD of the third resistor 1C is not constant, and in particular, the line width in the region B where the CD is large is smaller than the target line width. For this reason, the third resistor 1C does not have a target resistance value. The other resistors 1A, 1B, and 1D also reduce the line width due to the same problem, and thus do not have the target resistance value.

그래서, 본 발명은 위와 같은 저항의 선폭 감소를 방지하는 방안을 제안한다.Thus, the present invention proposes a method for preventing the reduction in the line width of the above resistance.

도 2는 본 발명의 일실시예에 따른 반도체 소자를 나타낸 평면도이다.2 is a plan view showing a semiconductor device according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 반도체 소자는 제1 저항(101A), 제2 저항(101B), 제3 저항(101C) 및 제4 저항(101D)과 제1 더미패턴(102A), 제2 더미패턴(102B), 제3 더미패턴(102C), 제4 더미패턴(102D) 및 제5 더미패턴(102E)을 포함한다. 또한, 반도체 소자는 각 저항(101A, 101B, 101C, 101D)의 양측 끝단에 배치된 콘택들(103A, 103B, 103C, 103D, 103E, 103F, 103G, 103H)을 포함한다.As shown in FIG. 2, the semiconductor device may include a first resistor 101A, a second resistor 101B, a third resistor 101C, a fourth resistor 101D, a first dummy pattern 102A, and a second dummy. The pattern 102B, the third dummy pattern 102C, the fourth dummy pattern 102D, and the fifth dummy pattern 102E are included. The semiconductor device also includes contacts 103A, 103B, 103C, 103D, 103E, 103F, 103G, and 103H disposed at both ends of each of the resistors 101A, 101B, 101C, and 101D.

제1 저항(101A), 제2 저항(101B), 제3 저항(101C) 및 제4 저항(101D)은 설정된 저항값에 따라 길이가 서로 다르고, 제한된 공간에 형성되기 때문에 꺾임면을 갖는다. 각 저항(101A, 101B, 101C, 101D)은 불순물이 도핑된 실리콘막으로 형성된다.The first resistor 101A, the second resistor 101B, the third resistor 101C and the fourth resistor 101D have different lengths according to the set resistance value and are formed in a limited space, and thus have a curved surface. Each resistor 101A, 101B, 101C, 101D is formed of a silicon film doped with impurities.

제1 더미패턴(102A), 제2 더미패턴(102B), 제3 더미패턴(102C) 및 제4 더미패턴(102D)은 각 저항(101A, 101B, 101C, 101D) 사이에 배치되어 각 저항(101A, 101B, 101C, 101D)의 CD를 일정하게 한다. 또한, 제5 더미패턴(102E)는 각 저항(101A, 101B, 101C, 101D)과 각 더미패턴(102A, 102B, 102C, 102D)을 감싸며, 각 저항(101A, 101B, 101C, 101D)의 외곽 CD를 일정하게 한다. 각 더미패턴(102A, 102B, 102C, 102D, 102E)은 저항들(101A, 101B, 101C, 101D)과 동일한 박막으로 형성하며, 저항들(101A, 101B, 101C, 101D)이 불순물이 도핑된 실리콘막이면, 더미패턴들(102A, 102B, 102C, 102D, 102E)는 불순물이 도핑되지 않은 실리콘막일 수 있다.The first dummy pattern 102A, the second dummy pattern 102B, the third dummy pattern 102C, and the fourth dummy pattern 102D are disposed between the resistors 101A, 101B, 101C, and 101D so that each resistor ( CDs of 101A, 101B, 101C, and 101D are made constant. In addition, the fifth dummy pattern 102E surrounds each of the resistors 101A, 101B, 101C, and 101D and each of the dummy patterns 102A, 102B, 102C, and 102D, and surrounds the resistors 101A, 101B, 101C, and 101D. Make the CD constant. Each dummy pattern 102A, 102B, 102C, 102D, 102E is formed of the same thin film as the resistors 101A, 101B, 101C, and 101D, and the resistors 101A, 101B, 101C, and 101D are doped with impurities. If it is a film, the dummy patterns 102A, 102B, 102C, 102D, and 102E may be silicon films that are not doped with impurities.

이상과 같이 레이아웃 설계하고 실제 공정을 통해 저항을 제조하면, 레이아웃 설계와 동일한 저항을 제조할 수 있다. 즉, 레이아웃 설계에서 목표로 설정한 저항값으로 저항을 제조할 수 있다.By designing the layout as described above and manufacturing the resistor through the actual process, the same resistor as the layout design can be manufactured. That is, the resistor can be manufactured with the resistance value set as the target in the layout design.

제1 저항(101A)을 일례로 위의 내용을 설명하면 다음과 같다. 먼저, 레이아웃 설계상 제1 저항(101A)은 상하방향(Y)으로 연장된 제1 패턴(P11), 좌우방향(X)으로 연장되고 제1 패턴(P11)의 타측 끝단과 일측 끝단이 연결된 제2 패턴(P12), 상하방향(Y)으로 연장되고 제2 패턴(P12)의 타측 끝단과 일측 끝단이 연결되되, 제1 패턴(P11)보다 길이가 짧은 제3 패턴(P13)을 포함한다. 즉, 제1 저항(101A)은 좌우가 바뀐 숫자 '7'의 형상을 갖는다. 이때, 제1 저항(101A)의 제1 패턴(P11)의 좌측면과 하면에는 제1 간격(W11)만큼 이격되어 제5 더미패턴(102E)이 배치되고, 우측면에는 제1 간격(W11)만큼 이격되어 제3 패턴(P13)과 제1 더미패턴(102A)이 배치된다. 또한, 제1 저항(101A)의 제2 패턴(P12)의 좌측면과 상면에는 제1 간격(W11)만큼 이격되어 제5 더미패턴(102E)이 배치되고, 우측면에는 제1 간격(W11)만큼 이격되어 제2 저항(101B)이 배치된다. 또한, 제1 저항(101A)의 제3 패턴(P13)의 우측면에는 제1 간격(W11)만큼 이격되어 제2 저항(101B)이 배치되고, 하면에는 제1 더미패턴(102A)이 배치된다. 즉, 제1 저항(101A)은 제1 간격(W11)만큼 이격되어 제1 더미패턴(102A)과 제5 더미패턴(102E) 및 제2 저항(101B)에 의해 감싸진다. 다시 말해, 제1 저항(101A)은 레이아웃 설계상 일정한 CD를 갖는다. The above description will be described using the first resistor 101A as an example. First, in the layout design, the first resistor 101A includes a first pattern P11 extending in the vertical direction Y, a first pattern P11 extending in the left and right directions X, and the other end and one end of the first pattern P11 connected to each other. The second pattern P12 extends in the vertical direction Y, and the other end and one end of the second pattern P12 are connected to each other, and include a third pattern P13 having a shorter length than the first pattern P11. That is, the first resistor 101A has the shape of the number '7' in which the left and right are changed. At this time, the fifth dummy pattern 102E is disposed on the left side and the bottom surface of the first pattern P11 of the first resistor 101A by being spaced apart by the first interval W11, and on the right side thereof, the fifth dummy pattern 102E is disposed. The third pattern P13 and the first dummy pattern 102A are spaced apart from each other. In addition, a fifth dummy pattern 102E is disposed on the left side and the top surface of the second pattern P12 of the first resistor 101A by the first interval W11, and the first dummy surface W11 is disposed on the right side of the first resistor 101A. The second resistor 101B is disposed apart from one another. In addition, the second resistor 101B is disposed on the right side of the third pattern P13 of the first resistor 101A by being spaced apart by the first interval W11, and the first dummy pattern 102A is disposed on the bottom surface thereof. That is, the first resistor 101A is spaced apart by the first interval W11 and surrounded by the first dummy pattern 102A, the fifth dummy pattern 102E, and the second resistor 101B. In other words, the first resistor 101A has a constant CD in layout design.

이와 같은 레이아웃 설계를 실제 공정에 적용하여 패터닝하면, 제1 저항(101A)은 레이아웃 설계한 그대로 패터닝된다. 이는, 제1 저항(101A)의 CD가 제1 간격(W11)으로서 일정하기 때문이다. 즉, 제1 저항(101A)의 CD가 일정하기 때문에, 제1 저항(101A)이 전체적으로 동일한 식각 조건을 갖는다. 즉, 동일한 식각 정도를 갖는다. 따라서, 제1 저항(101A)은 레이아웃 설계한 그대로의 선폭으로 패터닝되어, 목표하는 저항값을 갖게 된다. 나머지 저항들(101B, 101C, 101D)도 제1 저항(101A)과 동일한 이유로 목표하는 저항값을 갖는다.If such a layout design is applied to the actual process and patterned, the first resistor 101A is patterned as it is. This is because the CD of the first resistor 101A is constant as the first interval W11. That is, since the CD of the first resistor 101A is constant, the first resistor 101A has the same etching condition as a whole. That is, it has the same etching degree. Therefore, the first resistor 101A is patterned with the line width as designed and has a target resistance value. The remaining resistors 101B, 101C, and 101D also have a target resistance value for the same reason as the first resistor 101A.

전술한 바와 같은 본 발명의 일실시예에 따른 반도체 소자의 내용을 정리해 보면, 저항들(101A, 101B, 101C, 101D)을 레이아웃 설계할 때, 저항들(101A, 101B, 101C, 101D)의 CD를 일정하게 유지시켜줄 더미패턴((102A, 102B, 102C, 102D, 102E)을 저항들(101A, 101B, 101C, 101D) 내, 외곽에 배치시킨다. 이렇게, 저항들(101A, 101B, 101C, 101D)의 CD를 일정하게 유지시키면, 저항들(101A, 101B, 101C, 101D)의 식각 정도가 동일하여 저항들(101A, 101B, 101C, 101D)의 선폭이 감소되거나, CD가 목표한 넓이보다 넓어지거나 좁아지지 않는다. 즉, 목표한 저항값으로 저항들(101A, 101B, 101C, 101D)을 제조할 수 있다. 따라서, 저항을 포함하는 반도체 소자의 신뢰성을 향상시킬 수 있다.The contents of the semiconductor device according to the embodiment of the present invention as described above are summarized as follows. When the layouts of the resistors 101A, 101B, 101C, and 101D are designed, the CD of the resistors 101A, 101B, 101C, and 101D is used. The dummy patterns 102A, 102B, 102C, 102D, and 102E, which are kept constant, are disposed in and outside the resistors 101A, 101B, 101C, and 101D. Thus, the resistors 101A, 101B, 101C, and 101D are disposed. If the CD of N is kept constant, the resistances of the resistors 101A, 101B, 101C, and 101D are the same, so that the line width of the resistors 101A, 101B, 101C, and 101D is reduced, or the CD is wider than the target width. That is, the resistors 101A, 101B, 101C, and 101D can be manufactured with a target resistance value, thereby improving the reliability of the semiconductor device including the resistor.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art.

101A, 101B, 101C, 101D: 저항
102A, 102B, 102C, 102D, 102E: 더미패턴101A, 101B, 101C, 101D: Resistor
102A, 102B, 102C, 102D, 102E: Dummy Pattern

Claims (9)

제1 방향으로 연장된 제1 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 패턴의 타측 끝단과 일측 끝단이 연결된 제2 패턴, 상기 제1 방향으로 연장되고 상기 제2 패턴의 타측 끝단과 일측 끝단이 연결되되, 상기 제1 패턴보다 길이가 짧은 제3 패턴을 포함하는 저항패턴;
상기 제1 패턴과 평행하게 연장되되, 상기 제3 패턴의 타측 끝단과 제1 거리만큼 이격되고, 상기 제1 패턴의 측면과 자신의 측면이 상기 제1 거리만큼 이격되어 배치된 제1 더미패턴; 및
상기 제1 거리만큼 이격되어 상기 저항패턴과 상기 제1 더미패턴을 감싸는 제2 더미패턴
을 포함하는 반도체 소자.
A first pattern extending in a first direction, a second pattern extending in a second direction crossing the first direction and connected with the other end and one end of the first pattern, extending in the first direction and the second pattern A resistance pattern having a third pattern having a length shorter than that of the first pattern, the other end of which is connected to one end;
A first dummy pattern extending in parallel with the first pattern and spaced apart from the other end of the third pattern by a first distance, and having a side surface of the first pattern and a side surface of the first pattern spaced apart by the first distance; And
A second dummy pattern spaced apart by the first distance to surround the resistance pattern and the first dummy pattern
Semiconductor device comprising a.
제 1 항에 있어서,
상기 저항패턴과 상기 제1 및 제2 더미패턴은 동일한 박막인 것을 특징으로 하는 반도체 소자.
The method of claim 1,
And the resistance pattern and the first and second dummy patterns are the same thin film.
제 1 항에 있어서,
상기 저항패턴은 불순물이 도핑된 실리콘막이고, 상기 제1 및 제2 더미패턴은 불순물이 도핑되지 않은 실리콘막인 것을 특징으로 하는 반도체 소자.
The method of claim 1,
Wherein the resistance pattern is a silicon film doped with an impurity, and the first and second dummy patterns are silicon films not doped with an impurity.
제1 방향으로 연장된 제1 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 패턴의 타측 끝단과 일측 끝단이 연결된 제2 패턴을 포함하는 저항패턴;
상기 제1 패턴과 평행하게 연장되되, 상기 제2 패턴의 타측 끝단과 제1 거리만큼 이격되고, 상기 제1 패턴의 측면과 자신의 측면이 상기 제1 거리만큼 이격되어 배치된 제1 더미패턴; 및
상기 제1 거리만큼 이격되어 상기 저항패턴과 상기 제1 더미패턴을 감싸는 제2 더미패턴
을 포함하는 반도체 소자.
A resistance pattern including a first pattern extending in a first direction and a second pattern extending in a second direction crossing the first direction and connected to the other end and one end of the first pattern;
A first dummy pattern extending in parallel with the first pattern and spaced apart from the other end of the second pattern by a first distance, and having a side surface of the first pattern and a side surface of the first pattern spaced apart by the first distance; And
A second dummy pattern spaced apart by the first distance to surround the resistance pattern and the first dummy pattern
Semiconductor device comprising a.
제 4 항에 있어서,
상기 저항패턴과 상기 제1 및 제2 더미패턴은 동일한 박막인 것을 특징으로 하는 반도체 소자.
The method of claim 4, wherein
And the resistance pattern and the first and second dummy patterns are the same thin film.
제 1 항에 있어서,
상기 저항패턴은 불순물이 도핑된 실리콘막이고, 상기 제1 및 제2 더미패턴은 불순물이 도핑되지 않은 실리콘막인 것을 특징으로 하는 반도체 소자.
The method of claim 1,
Wherein the resistance pattern is a silicon film doped with an impurity, and the first and second dummy patterns are silicon films not doped with an impurity.
꺽임면을 갖는 저항패턴; 및
제1 간격만큼 이격되어 상기 저항패턴을 감싸는 더미패턴
을 포함하는 반도체 소자.
A resistance pattern having a bent surface; And
Dummy patterns surrounding the resistance pattern spaced apart by a first interval
Semiconductor device comprising a.
제 7 항에 있어서,
상기 저항패턴과 상기 더미패턴은 동일한 박막인 것을 특징으로 하는 반도체 소자.
The method of claim 7, wherein
The resistive pattern and the dummy pattern is a semiconductor device, characterized in that the same thin film.
제 7 항에 있어서,
상기 저항패턴은 불순물이 도핑된 실리콘막이고, 상기 더미패턴은 불순물이 도핑되지 않은 실리콘막인 것을 특징으로 하는 반도체 소자.
The method of claim 7, wherein
Wherein the resistance pattern is a silicon film doped with an impurity, and the dummy pattern is a silicon film not doped with an impurity.
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