KR20120045402A - Semiconductor integrated circuit and method of fabricating the same - Google Patents

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KR20120045402A
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Abstract

PURPOSE: A semiconductor integrated circuit and a manufacturing method thereof are provided to additionally arrange a parasitic capacitor in series to a basic parasitic capacitor which is formed near a silicon via, thereby minimizing a self capacitance value. CONSTITUTION: A chip through via(220) penetrates a semiconductor chip. An insulating layer(230) insulates the semiconductor chip from the ship through via. A doped region(240) is formed between the semiconductor chip and the insulating layer. The doped region is doped with impurities which have a conductivity type different from the semiconductor chip.

Description

반도체 집적회로 및 그의 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF FABRICATING THE SAME}Semiconductor integrated circuit and manufacturing method therefor {SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF FABRICATING THE SAME}

본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 집적회로 및 그의 제조 방법에 관한 것이다.
The present invention relates to a semiconductor design technology, and more particularly, to a semiconductor integrated circuit and a method of manufacturing the same.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 패키지에 의하면, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.The term "stack" in the semiconductor industry refers to stacking at least two or more semiconductor chips or packages vertically. According to such a stack package, for example, in the case of a semiconductor memory device, a memory capacity of twice as much as a memory capacity that can be realized in a semiconductor integration process It can implement a product having. In addition, since stack packages have advantages in terms of increasing memory capacity and efficiency of mounting density and footprint area, research and development on stack packages are being accelerated.

스택 패키지는 크게 개별 반도체 칩들을 스택한 후 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하는 방법으로 제조할 수 있으며, 스택 패키지의 개별 반도체칩들은 금속 와이어 또는 관통 실리콘 비아(Through Silicon Via; TSV) 등을 통하여 전기적으로 연결된다. 특히, 관통 실리콘 비아를 이용한 스택 패키지는 반도체 칩 내에 관통 실리콘 비아를 형성해서 관통 실리콘 비아에 의해 수직으로 반도체 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이다.A stack package can be manufactured by stacking individual semiconductor chips, and then stacking stacked semiconductor chips at once, and stacking individual packaged semiconductor chips. The individual semiconductor chips of the stack package are formed of metal wires or through silicon vias. (Through Silicon Via; TSV), etc. are electrically connected. In particular, a stack package using through silicon vias is a structure in which through silicon vias are formed in a semiconductor chip so that physical and electrical connections between the semiconductor chips are made vertically by the through silicon vias.

도 1에는 관통 실리콘 비아가 형성된 반도체 집적회로의 구성이 사시도로 도시되어 있다.1 illustrates a perspective view of a semiconductor integrated circuit having through silicon vias formed therein.

본 명세서에서는 설명의 편의를 위해 하나의 반도체 칩과 그 반도체 칩을 관통하는 하나의 관통 실리콘 비아를 예로 들어 설명하기로 한다.In the present specification, for convenience of description, one semiconductor chip and one through silicon via penetrating the semiconductor chip will be described as an example.

도 1을 참조하면, 반도체 집적회로(100)는 반도체 칩(110)과, 반도체 칩(110)을 수직으로 관통하는 관통 실리콘 비아(120)와, 반도체 칩(110)과 관통 실리콘 비아(120) 사이를 절연하기 위한 절연층(130)를 포함한다.Referring to FIG. 1, the semiconductor integrated circuit 100 includes a semiconductor chip 110, a through silicon via 120 vertically penetrating through the semiconductor chip 110, a semiconductor chip 110 and a through silicon via 120. It includes an insulating layer 130 for insulating between.

반도체 칩(110)은 상부 표면에 각종 회로들이 형성된 활성 영역(Active Layer)을 구비한다.The semiconductor chip 110 includes an active layer on which various circuits are formed.

관통 실리콘 비아(120)는 각종 신호 및 전원을 인터페이스하기 위한 것으로, 금속으로 이루어지며, 통상적으로 전도성이 우수한 구리(Cu)로 이루어진다.The through silicon vias 120 are for interfacing various signals and power sources, and are made of metal, and are typically made of copper (Cu) having excellent conductivity.

절연층(130)은 반도체 칩(110)과 관통 실리콘 비아(120)를 전기적으로 분리시키는 역할을 한다.The insulating layer 130 serves to electrically separate the semiconductor chip 110 and the through silicon via 120.

이하, 상기와 같은 구성을 가지는 반도체 집적회로(100)의 제조 방법을 도 2를 참조하여 설명한다.Hereinafter, a manufacturing method of the semiconductor integrated circuit 100 having the above configuration will be described with reference to FIG. 2.

도 2에는 도 1에 도시된 반도체 집적회로(100)의 제조 방법을 설명하기 위한 단면도가 도시되어 있다.2 is a cross-sectional view illustrating a method of manufacturing the semiconductor integrated circuit 100 shown in FIG. 1.

도 2를 참조하면, 일단 반도체 칩(110)은 그 상부 표면에 활성 영역(Active Layer)이 형성된 상태일 수도 있고, 활성 영역(Active Layer)이 형성되지 않은 상태일 수도 있다(A). 이하의 공정 단계는 상기한 두 가지 상태 모두 적용 가능하다.Referring to FIG. 2, the semiconductor chip 110 may be in a state in which an active layer is formed on an upper surface thereof, or may be in a state in which an active layer is not formed (A). The following process steps are applicable to both of the above states.

이와 같은 반도체 칩(110)의 상부 표면에 관통 실리콘 비아(120)를 형성하기 위한 홈(H)을 형성한다(B).A groove H is formed in the upper surface of the semiconductor chip 110 to form the through silicon via 120 (B).

그리고, 반도체 칩(110)의 상부 표면 및 홈(H) 상부에 절연층(130)을 형성한 다음(C), 절연층(130) 상부에 절연층(130)과 관통 실리콘 비아(120) 간에 접착을 위한 시드층(Seed Layer)(140)을 형성한다(D).In addition, after the insulating layer 130 is formed on the upper surface of the semiconductor chip 110 and the groove H, (C), the insulating layer 130 and the through silicon via 120 are disposed on the insulating layer 130. A seed layer 140 for adhesion is formed (D).

시드층(140)이 형성되면, 홈(H) 상부에 관통 실리콘 비아(120)를 형성한다(E).When the seed layer 140 is formed, a through silicon via 120 is formed on the groove H (E).

이후 식각 공정을 통해 도 1과 같이 반도체 집적회로(100)로써 제조 완료한다.After that, the manufacturing process is completed as the semiconductor integrated circuit 100 as shown in FIG. 1.

그러나, 종래에 의한 반도체 집적회로(100)는 다음과 같은 문제점이 있다.However, the conventional semiconductor integrated circuit 100 has the following problems.

다시 도 1을 참조하면, 반도체 집적회로(100)에는 기생 캐패시터(Cpa)가 형성된다. 즉, 반도체 칩(110)과 관통 실리콘 비아(120)라는 도전체 사이에 절연층(130)이 구성되기 때문에, 기생 캐패시터(Cpa)가 형성되는 것이다. 여기서, 절연층(130)은 상당히 얇게 형성되기 때문에, 기생 캐패시터(Cpa)는 더욱 큰 캐패시턴스 값을 가지게 된다.Referring back to FIG. 1, a parasitic capacitor Cpa is formed in the semiconductor integrated circuit 100. That is, since the insulating layer 130 is formed between the semiconductor chip 110 and the conductor of the through silicon via 120, the parasitic capacitor Cpa is formed. Here, since the insulating layer 130 is formed to be considerably thin, the parasitic capacitor Cpa has a larger capacitance value.

이와 같은 기생 캐패시터(Cpa)는 관통 실리콘 비아(120)가 신호를 전달할 때 캐패시턴스에 의한 로딩(loadong)을 야기시켜, 신호 전달 지연 및 스위칭 전류(switching current)가 증가하는 문제점이 있다.
Such a parasitic capacitor Cpa causes a loading due to capacitance when the through silicon via 120 transmits a signal, thereby increasing a signal propagation delay and switching current.

본 발명은 관통 실리콘 비아를 통해 전달되는 신호의 지연 및 스위칭 전류를 최소화하기 위한 반도체 집적회로 및 그의 제조 방법을 제공하는데 그 목적이 있다.
It is an object of the present invention to provide a semiconductor integrated circuit and a method of manufacturing the same for minimizing delay and switching current of a signal transmitted through a through silicon via.

본 발명의 일 측면에 따르면, 본 발명은 반도체 칩; 반도체 칩을 관통하는 칩관통비아; 반도체 칩과 칩관통비아 사이를 절연하기 위한 절연층; 및 반도체 칩과 절연층 사이에 형성되며, 반도체 칩과 다른 도전형의 불순물로 도핑된 도핑영역을 포함한다. 이때, 칩관통비아는 관통 실리콘 비아(TSV : Through Silicon Via)를 말한다.According to an aspect of the invention, the present invention is a semiconductor chip; A chip through via penetrating the semiconductor chip; An insulating layer for insulating between the semiconductor chip and the chip through via; And a doped region formed between the semiconductor chip and the insulating layer and doped with impurities of a conductive type different from that of the semiconductor chip. In this case, the chip through via refers to a through silicon via (TSV).

본 발명의 다른 측면에 따르면, 본 발명은 제1 도전형 불순물로 도핑된 반도체 칩의 상부 표면에 칩관통비아를 형성하기 위한 홈을 형성하는 단계; 홈의 내면을 제2 도전형 불순물로 도핑하여 제1 도핑영역을 형성하는 단계; 홈의 내면에 절연층을 형성하는 단계; 및 절연층 상부에 칩관통비아를 형성하는 단계를 포함한다. 한편, 제1 도핑영역을 형성한 다음, 상기 제1 도핑영역 상에 제1 도전형 불순물을 도핑하여 제2 도핑영역을 형성하는 단계를 더 포함한다.According to another aspect of the invention, the present invention comprises the steps of forming a groove for forming a chip through via on the upper surface of the semiconductor chip doped with a first conductivity type impurity; Doping an inner surface of the groove with a second conductivity type impurity to form a first doped region; Forming an insulating layer on an inner surface of the groove; And forming a chip through via on the insulating layer. The method may further include forming a second doped region by forming a first doped region and then doping a first conductive dopant on the first doped region.

본 발명은 관통 실리콘 비아 주위에 형성된 기본 기생 캐패시터에 추가 기생 캐패시터를 직렬로 형성시킴으로써, 관통 실리콘 비아의 자체 캐패시턴스(self capacitance) 값을 최소화한다. 따라서, 관통 실리콘 비아를 통해 전달되는 신호의 지연 및 스위칭 전류를 최소화할 수 있는 효과가 있다.
The present invention minimizes the self capacitance value of through silicon vias by forming additional parasitic capacitors in series with the basic parasitic capacitors formed around the through silicon vias. Therefore, there is an effect of minimizing the delay and switching current of the signal transmitted through the through silicon via.

도 1은 종래에 의한 반도체 집적회로의 사시도.
도 2는 도 1에 도시된 반도체 집적회로의 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 의한 반도체 집적회로의 사시도.
도 4는 도 3에 도시된 반도체 집적회로의 제조 방법을 설명하기 위한 단면도.1 is a perspective view of a conventional semiconductor integrated circuit.
FIG. 2 is a cross-sectional view for describing a method for manufacturing the semiconductor integrated circuit illustrated in FIG. 1.
3 is a perspective view of a semiconductor integrated circuit according to an embodiment of the present invention.
4 is a cross-sectional view illustrating a method of manufacturing a semiconductor integrated circuit shown in FIG. 3.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the technical idea of the present invention.

본 발명의 실시예에 의한 반도체 집적회로는 설명의 편의를 위해 하나의 반도체 칩과 그 반도체 칩을 수직으로 관통하는 하나의 관통 실리콘 비아만을 예로 들어 설명하기로 한다.For convenience of description, the semiconductor integrated circuit according to the exemplary embodiment of the present invention will be described with reference to only one semiconductor chip and one through silicon via vertically penetrating the semiconductor chip.

도 3에는 본 발명의 실시예에 의한 반도체 집적회로가 사시도로 도시되어 있다.3 is a perspective view of a semiconductor integrated circuit according to an embodiment of the present invention.

도 3을 참조하면, 반도체 집적회로(200)는 반도체 칩(210)과, 반도체 칩(210)을 관통하는 칩관통비아(220)와, 반도체 칩(210)과 칩관통비아(220) 사이를 절연하기 위한 절연층(230)과, 반도체 칩(210)과 절연층(220) 사이에 형성되며 반도체 칩(210)과 다른 도전형의 불순물로 도핑된 도핑영역(240)을 포함한다.Referring to FIG. 3, the semiconductor integrated circuit 200 may include a semiconductor chip 210, a chip through via 220 penetrating through the semiconductor chip 210, and a gap between the semiconductor chip 210 and the chip through via 220. And an insulating layer 230 for insulating and a doped region 240 formed between the semiconductor chip 210 and the insulating layer 220 and doped with impurities of a conductive type different from that of the semiconductor chip 210.

반도체 칩(210)은 상부 표면에 각종 회로들이 형성된 활성 영역(Active Layer)을 구비한다.The semiconductor chip 210 includes an active layer on which various circuits are formed.

칩관통비아(220)는 관통 실리콘 비아(TSV : Through Silicon Via)를 말하며, 신호 또는 전원을 전달하는 역할을 수행한다. 이러한 칩관통비아(220)는 금속으로 이루어지며, 통상적으로 전도성이 우수한 구리(Cu)로 이루어진다.The chip through via 220 refers to a through silicon via (TSV), and serves to transmit a signal or power. The chip through via 220 is made of metal, and is typically made of copper (Cu) having excellent conductivity.

절연층(230)은 반도체 칩(210)과 칩관통비아(220)를 전기적으로 분리시키는 역할을 한다. 한편, 절연층(230)이 형성됨에 따라 반도체 칩(210)과 칩관통비아(220) 사이에는 제1 기생 캐패시터(C1)가 형성된다. 이는 도전체인 반도체 칩(210)과 칩관통비아(220) 사이에 절연층(230)이 형성된 구조이기 때문이다.The insulating layer 230 serves to electrically separate the semiconductor chip 210 and the chip through via 220. Meanwhile, as the insulating layer 230 is formed, a first parasitic capacitor C1 is formed between the semiconductor chip 210 and the chip through via 220. This is because the insulating layer 230 is formed between the semiconductor chip 210 and the chip through via 220 which are conductors.

도핑영역(240)은 반도체 칩(210)과 반대되는 도전형 불순물로 도핑되어, 반도체 칩(210)과 PN 접합을 형성한다. 이와 같이 형성된 PN 접합에 따라 반도체 칩(210)과 도핑영역(240) 사이에는 제2 기생 캐패시터(C2)가 형성된다. 여기서, 제2 기생 캐패시터(C2)의 캐패시턴스 값을 최소화하기 위해 도핑영역(240)을 저농도로 도핑하는 것이 좋다.The doped region 240 is doped with a conductive impurity opposite to the semiconductor chip 210 to form a PN junction with the semiconductor chip 210. According to the PN junction formed as described above, a second parasitic capacitor C2 is formed between the semiconductor chip 210 and the doped region 240. Here, in order to minimize the capacitance value of the second parasitic capacitor C2, the doped region 240 may be lightly doped.

한편, 제1 및 제2 기생 캐패시터(C1, C2)는 직렬로 형성되기 때문에, 칩관통비아(220)의 자체 캐패시턴스(self capacitance) 값은 감소하게 된다.On the other hand, since the first and second parasitic capacitors C1 and C2 are formed in series, the self capacitance value of the chip through via 220 is reduced.

이하, 상기와 같은 구성을 가지는 본 발명에 의한 반도체 집적회로의 제조 방법을 도 4를 참조하여 설명한다.Hereinafter, a method for manufacturing a semiconductor integrated circuit according to the present invention having the above configuration will be described with reference to FIG.

도 4에는 도 3에 도시된 반도체 집적회로의 제조 방법을 설명하기 위한 단면도가 도시되어 있다.4 is a cross-sectional view for describing a method of manufacturing the semiconductor integrated circuit illustrated in FIG. 3.

도 4를 참조하면, 일단 반도체 칩(210)은 그 상부 표면에 활성 영역(Active Layer) - 각종 회로가 형성된 영역임 - 이 형성된 상태(Via Last)일 수도 있고, 활성 영역(Active Layer)이 형성되다가 중간에 중단된 상태(Via Middle)일 수도 있고, 활성 영역(Active Layer)이 형성되지 않은 상태(Via First)일 수도 있다(A). 상기와 같은 세 가지 상태 모두 본 발명에 적용 가능하지만, 이하에서는 활성 영역(Active Layer)이 형성되지 않은 상태(Via First)를 예로 들어 설명하기로 한다.Referring to FIG. 4, once the semiconductor chip 210 has an active layer, which is an area where various circuits are formed, may be formed on a top surface thereof, or may be a Via Last, or an active layer is formed. It may be in the middle (Via Middle), or may be in the state (Via First) is not formed an active layer (A). Although all three states are applicable to the present invention, the following description will be given using Via First as an example where no active layer is formed.

반도체 칩(210)의 상부 표면에 칩관통비아(220)를 형성하기 위한 홈(H)을 형성한다(B).A groove H is formed in the upper surface of the semiconductor chip 210 to form the chip through via 220 (B).

그리고, 형성된 홈(H) 내면을 반도체 칩(210)과 다른 도전형 불순물로 도핑하여 도핑영역(240)을 형성한다(C). 예컨대, 반도체 칩(210)이 P형 기판(P-Substrate)이라면, 도핑영역(240)은 N형 불순물로 도핑되고, 반대로 반도체 칩(210)이 N형 기판(N-Substrate)이라면, 도핑영역(240)은 P형 불순물로 도핑된다. 이때, 도핑영역(240)은 저농도로 도핑되는 것이 좋다. 그 이유는 도핑영역(240)과 반도체 칩(210) 사이에는 PN 접합으로 인해 제2 기생 캐패시터(C2, 도 3 참조)가 형성되는데, 이렇게 형성된 제2 기생 캐패시터(C2)의 캐패시턴스 값을 최소화하기 위함이다. 한편, 도핑영역(240)을 형성하기 위한 도핑 공정을 수행할 때 공정의 간소화를 위해 반도체 칩(210)의 활성 영역(Active Layer)을 형성시 실시되는 도핑 공정도 함께 실시할 수 있다. 즉, 홈(H) 내면에 형성된 도핑영역(240)과 활성 영역(Active Layer)에 필요한 도핑영역(도면에 미도시)을 한 번의 도핑 공정으로 형성하는 것이다.In addition, the inner surface of the groove H may be doped with a conductive impurity different from the semiconductor chip 210 to form the doped region 240 (C). For example, if the semiconductor chip 210 is a P-substrate, the doped region 240 is doped with N-type impurities. If the semiconductor chip 210 is an N-substrate, the doped region is doped. 240 is doped with P-type impurities. In this case, the doped region 240 may be lightly doped. The reason for this is that a second parasitic capacitor C2 (see FIG. 3) is formed between the doped region 240 and the semiconductor chip 210 due to the PN junction, so as to minimize the capacitance value of the second parasitic capacitor C2 thus formed. For sake. Meanwhile, when the doping process for forming the doped region 240 is performed, a doping process performed when the active layer of the semiconductor chip 210 is formed may be performed to simplify the process. That is, the doping region 240 formed on the inner surface of the groove H and the doping region (not shown) required for the active layer are formed in one doping process.

계속해서, 도핑영역(240)이 형성되면, 홈(H)을 포함하여 반도체 칩(210)의 상부 표면에 절연층(230)을 형성한 다음(D), 절연층(230)과 칩관통비아(220) 간에 용이한 접착을 위해 시드층(Seed Layer)(250)을 형성한다(D). 여기서, 시드층(250)은 금속 재질이며, 칩관통비아(220)와 동일한 금속(예:구리)이 사용될 수 있다.Subsequently, when the doped region 240 is formed, the insulating layer 230 is formed on the upper surface of the semiconductor chip 210 including the groove H, and then the insulating layer 230 and the chip through via are formed. A seed layer 250 is formed to facilitate adhesion between the layers 220 (D). Here, the seed layer 250 is a metal material, and the same metal (eg, copper) as the chip through via 220 may be used.

시드층(140)이 형성되면, 홈(H)에 금속 페이스트를 채워 칩관통비아(220)를 형성한다(E).When the seed layer 140 is formed, a chip through via 220 is formed by filling a metal paste in the groove H (E).

이후 식각 공정을 통해 도 3과 같이 반도체 집적회로(200)로써 제조 완료한다.Thereafter, the manufacturing process is completed as the semiconductor integrated circuit 200 as shown in FIG. 3.

이와 같은 본 발명의 실시예에 따르면, 칩관통비아(220)의 자체 캐패시턴스(self capacitance) 값에 영향을 미치는 제1 및 제2 기생 캐패시터(C1, C2)를 직렬로 형성함에 따라 칩관통비아(220)의 자체 캐패시턴스(self capacitance) 값을 최소화함으로써, 칩관통비아(220)를 통해 전달되는 신호의 지연 및 스위칭 전류(switching current)를 최소화할 수 있는 이점이 있다.According to the embodiment of the present invention, as the first and second parasitic capacitors (C1, C2) affecting the self capacitance value of the chip through via 220 in series to form a chip through via ( By minimizing a self capacitance value of 220, there is an advantage of minimizing delay and switching current of a signal transmitted through the chip through via 220.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail with reference to the above embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

예컨대, 본 발명의 실시예에 도시된 도핑영역은 하나만이 구비되는 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니며, 세 개 이상의 기생 캐패시터가 직렬로 형성될 수 있도록 다수의 도핑영역을 형성할 수도 있다. 물론, 다수의 도핑영역은 저농도로 도핑되는 것이 좋으며, 인접한 도핑영역끼리는 서로 다른 도전형의 불순물로 도핑되어야 함은 당연하다.
For example, although only one doped region illustrated in the embodiment of the present invention has been described, the present invention is not limited thereto, and a plurality of doped regions may be formed so that three or more parasitic capacitors may be formed in series. Of course, it is preferable that a plurality of doped regions are lightly doped, and adjacent doped regions should be doped with impurities of different conductivity types.

200 : 반도체 집적회로 210 : 반도체 칩
220 : 칩관통비아 230 : 절연층
240 : 도핑영역 250 : 시드층
C1 : 제1 기생 캐패시터 C2 : 제2 기생 캐패시터200: semiconductor integrated circuit 210: semiconductor chip
220: chip through via 230: insulating layer
240: doped region 250: seed layer
C1: first parasitic capacitor C2: second parasitic capacitor

Claims (14)

반도체 칩;
상기 반도체 칩을 관통하는 칩관통비아;
상기 반도체 칩과 상기 칩관통비아 사이를 절연하기 위한 절연층; 및
상기 반도체 칩과 상기 절연층 사이에 형성되며, 상기 반도체 칩과 다른 도전형의 불순물로 도핑된 도핑영역
을 포함하는 반도체 집적회로.
Semiconductor chips;
A chip through via penetrating through the semiconductor chip;
An insulating layer for insulating between the semiconductor chip and the chip through via; And
A doped region formed between the semiconductor chip and the insulating layer and doped with impurities of a conductivity type different from that of the semiconductor chip
Semiconductor integrated circuit comprising a.
제1항에 있어서,
상기 도핑영역은 저농도로 도핑되는 반도체 집적회로.
The method of claim 1,
And the doped region is lightly doped.
제1항 또는 제2항에 있어서,
상기 반도체 칩은 P형 기판(P-Substrate)이고, 상기 도핑영역은 N형 불순물로 도핑된 반도체 집적회로.
The method according to claim 1 or 2,
The semiconductor chip is a P-substrate, and the doped region is doped with N-type impurities.
제1항 또는 제2항에 있어서,
상기 반도체 칩은 N형 기판(N-Substrate)이고, 상기 도핑영역은 P형 불순물로 도핑된 반도체 집적회로.
The method according to claim 1 or 2,
The semiconductor chip is an N-substrate, and the doped region is doped with a P-type impurity.
제1항 또는 제2항에 있어서,
상기 칩관통비아는 관통 실리콘 비아(TSV : Through Silicon Via)인 것을 특징으로 하는 반도체 집적회로.
The method according to claim 1 or 2,
And the chip through via is a through silicon via (TSV).
제1 도전형 반도체 칩의 상부 표면에 칩관통비아를 형성하기 위한 홈을 형성하는 단계;
상기 홈의 내면을 제2 도전형 불순물로 도핑하여 제1 도핑영역을 형성하는 단계;
상기 홈의 내면에 절연층을 형성하는 단계; 및
상기 절연층 상부에 상기 칩관통비아를 형성하는 단계
를 포함하는 반도체 집적회로의 제조 방법.
Forming grooves on the upper surface of the first conductivity type semiconductor chip for forming chip through vias;
Doping an inner surface of the groove with a second conductivity type impurity to form a first doped region;
Forming an insulating layer on an inner surface of the groove; And
Forming the chip through via on the insulating layer
Method of manufacturing a semiconductor integrated circuit comprising a.
제6항에 있어서,
상기 칩관통비아를 형성하기 이전에, 상기 절연층 상부에 접착을 위한 시드층을 형성하는 단계를 더 포함하는 반도체 집적회로의 제조 방법.
The method of claim 6,
Prior to forming the chip through via, forming a seed layer for adhesion on the insulating layer.
제6항 또는 제7항에 있어서,
상기 제1 도핑영역은 저농도로 도핑되는 반도체 집적회로의 제조 방법.
The method according to claim 6 or 7,
And wherein the first doped region is lightly doped.
제8항에 있어서,
상기 제1 도핑영역을 형성한 다음, 상기 제1 도핑영역 상에 상기 제1 도전형 불순물을 도핑하여 제2 도핑영역을 형성하는 단계를 더 포함하는 반도체 집적회로의 제조 방법.
The method of claim 8,
And forming a second doped region by forming the first doped region and then doping the first conductive dopant on the first doped region.
제9항에 있어서,
상기 제2 도핑영역은 저농도로 도핑되는 반도체 집적회로의 제조 방법.
10. The method of claim 9,
And the second doped region is lightly doped.
제6항에 있어서,
상기 반도체 칩의 상부 표면에는 각종 회로를 포함하는 활성 영역(Active Layer)이 미형성된 상태(Via First)인 반도체 집적회로의 제조 방법.The method of claim 6,
A method of manufacturing a semiconductor integrated circuit in which an active layer including various circuits is not formed on a top surface of the semiconductor chip. 제6항에 있어서,
상기 반도체 칩의 상부 표면에는 각종 회로를 포함하는 활성 영역(Active Layer)이 형성되다가 중간에 중단된 상태(Via Middle)인 반도체 집적회로의 제조 방법.
The method of claim 6,
A method of manufacturing a semiconductor integrated circuit in which an active layer including various circuits is formed on an upper surface of the semiconductor chip and is interrupted in the middle.
제11항 또는 제12항에 있어서,
상기 도핑 단계에서, 상기 제1 도핑영역을 형성할 때 상기 활성 영역(Active Layer)에 필요한 도핑영역을 함께 형성하는 반도체 집적회로의 제조 방법.
13. The method according to claim 11 or 12,
And forming a doped region required for the active layer when the first doped region is formed.
제6항에 있어서,
상기 반도체 칩의 상부 표면에는 각종 회로를 포함하는 활성 영역(Active Layer)이 형성된 상태(Via Last)인 반도체 집적회로의 제조 방법.The method of claim 6,
A method of manufacturing a semiconductor integrated circuit in a state in which an active layer including various circuits is formed on a top surface of the semiconductor chip.
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