KR20120043913A - Power line of semiconductor device - Google Patents

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KR20120043913A
KR20120043913A KR1020100105207A KR20100105207A KR20120043913A KR 20120043913 A KR20120043913 A KR 20120043913A KR 1020100105207 A KR1020100105207 A KR 1020100105207A KR 20100105207 A KR20100105207 A KR 20100105207A KR 20120043913 A KR20120043913 A KR 20120043913A
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박은영
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에스케이하이닉스 주식회사
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Abstract

PURPOSE: A power line of a semiconductor device is provided to secure the reliability of a semiconductor device by minimizing an overlapped area with a gate electrode. CONSTITUTION: A plurality of transistors are serially connected to a first power source, a second power source, and between the first power source and the second power sources. A plurality of gate electrodes are formed on an active area in parallel. A first power line(25) contacts a first junction of a transistor near the first power source. A second power line(26) is arranged on a second junction of a transistor near the first power source. The second junction is arranged between the plurality of gate electrodes. A connection unit(27) connects a part of the first power line and a part of the second power line.

Description

반도체 장치의 파워 라인 {POWER LINE OF SEMICONDUCTOR DEVICE}Power line of semiconductor device {POWER LINE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 메탈 라인에 관한 것으로, 상세하게는 반도체 장치의 파워 라인에 관한 것이다.
The present invention relates to a metal line of a semiconductor device, and more particularly, to a power line of a semiconductor device.

반도체 장치의 집적화에 따라, 파워 라인도 집적화되면서, 충분한 파워 공급을 위한 연구가 진행되고 있다. With the integration of semiconductor devices, power lines have also been integrated, and research for sufficient power supply has been conducted.

충분한 파워 공급을 위하여 반도체 장치의 설계에 있어서 여러 가지 방법론들이 제시되고 있다. 이하에서는 2-인풋 노어 게이트를 예시하며 종래기술이 소개된다. Various methodologies have been proposed in the design of semiconductor devices for sufficient power supply. The following illustrates a two-input NOR gate and introduces the prior art.

도 1은 종래기술에 따른 2-인풋 노어 게이트 회로도이다. 1 is a two-input NOR gate circuit diagram according to the prior art.

도 1에 도시한 바와 같이, 2-인풋 노어 게이트는 직렬연결된 2개의 PMOS 트랜지스터(이하, PMOS) 및 병렬연결된 2개의 NMOS 트랜지스터(이하, NMOS)를 포함한다. 상기 직렬 PMOS와 병렬 NMOS는 고전압단(HIGH POWER)과 저전압단(LOW POWER)단 사이에 접속되며, 각각의 게이트의 입력(A, B)의 제어를 통하여 OUTPUT으로 고전압(HIGH POWER) 또는 저전압(LOW POWER)이 전달된다.As shown in FIG. 1, the two-input NOR gate includes two PMOS transistors (hereinafter referred to as PMOS) connected in series and two NMOS transistors (hereinafter referred to as NMOS) connected in parallel. The series PMOS and the parallel NMOS are connected between a high voltage stage (HIGH POWER) and a low voltage stage (LOW POWER) stage, and the high voltage (HIGH POWER) or the low voltage ( LOW POWER) is delivered.

도 2a는 도 1의 2-인풋 노어 게이트 회로도의 기본적인 레이아웃 구조로서, 설명의 편의를 위하여 파워 라인을 중심으로 도시하였다.FIG. 2A is a basic layout structure of the two-input NOR gate circuit diagram of FIG. 1, and is shown around a power line for convenience of description.

도시한 바와 같이, PMOS 액티브(13)와 NMOS 액티브(14)가 정의된다. 상기 액티브는 각각 소스, 드레인 및 채널로 정의된다. 소스와 드레인에는 동일한 불순물이 도핑되며, 채널은 상부에 게이트 전극이 형성되는 영역이다. PMOS 액티브(13)의 경우 소스와 드레인에는 N형 불순물이 도핑되며, NMOS 액티브(14)에는 P형 불순물이 도핑된다.As shown, PMOS active 13 and NMOS active 14 are defined. The active is defined as source, drain and channel, respectively. The same impurities are doped in the source and the drain, and the channel is a region in which a gate electrode is formed. In the case of the PMOS active 13, N-type impurities are doped in the source and drain, and the P-type impurities are doped in the NMOS active 14.

PMOS 액티브(13)의 인접 영역에 고전압 전원부(11)가 정의된다. 여기서, 고전압은 저전압 전원부(12)의 저전압 대비 상대적인 고전압으로서, 반도체 장치를 구동시키기 위하여 필요한 전압 레벨들에 따라 상대적으로 달라질 수 있다. 고전압의 예로서, DRAM의 전원전압(VP), 코어로 입력되는 내부전압(Vcore), 프리차지전압(Vblp)이 있다. The high voltage power supply 11 is defined in the region adjacent to the PMOS active 13. Here, the high voltage is a high voltage relative to the low voltage of the low voltage power supply 12, and may vary according to voltage levels required to drive the semiconductor device. Examples of the high voltage include the power supply voltage VP of the DRAM, the internal voltage Vcore input to the core, and the precharge voltage Vblp.

NMOS 액티브(14)의 인접 영역에는 저전압 전원부(12)가 정의된다. 저전압의 예로서 접지전압(Vss)이 있다. In the adjacent region of the NMOS active 14, a low voltage power supply 12 is defined. An example of the low voltage is the ground voltage Vss.

여기서, 고전압 전원부(11)와 저전압 전원부(14)는 웰 바이어스 또는 웰 바이어스와 컨택된 상부 파워라인일 수 있다. Here, the high voltage power supply unit 11 and the low voltage power supply unit 14 may be well bias or upper power lines contacted with the well bias.

PMOS 액티브(13) 상에는 직렬 연결된 복수의 PMOS를 위해 두 개의 게이트 전극이 배치된다. 직렬연결된 복수의 PMOS 중 고전압 전원부(13)와 근접하는 PMOS에 대응하는 소스 상에 배치되는 제1파워라인(15) 및 컨택을 통하여 고전압 전원부(11)와 소스가 전기적으로 연결된다. 직렬 연결된 복수의 PMOS 중 나머지 PMOS에 대응하는 드레인 상에 배치되는 제2파워라인(18) 및 컨택을 통하여 OUTPUT 및 병렬 접속된 NMOS로 연결된다. On the PMOS active 13 two gate electrodes are arranged for a plurality of PMOS connected in series. The source is electrically connected to the high voltage power source unit 11 through a first power line 15 and a contact disposed on a source corresponding to the PMOS adjacent to the high voltage power source unit 13 among the plurality of PMOSs connected in series. A second power line 18 and a contact disposed on a drain corresponding to the remaining PMOS among the plurality of PMOS connected in series are connected to the OUTPUT and the NMOS connected in parallel.

NMOS 액티브(14) 상에도 병렬 접속된 복수의 NMOS를 위해 두 개의 게이트 전극이 배치되고, 중앙에 배치된 드레인이 공유된다. 드레인 및 대응 소스 각각은 제3파워라인(19A, 19B) 및 컨택을 통하여 저전압부(12)로 연결된다. On the NMOS active 14, two gate electrodes are arranged for a plurality of NMOSs connected in parallel, and the drain disposed in the center is shared. Each of the drain and the corresponding source is connected to the low voltage portion 12 through the third power lines 19A and 19B and the contact.

여기서, 도면에 도시된 바와 같이, 직렬 접속 구조로 PMOS를 배치하게 되면 도면부호 "X"로 표시한 바와 같이 파워 라인의 잉여영역이 있다. 즉, "X" 부분에는 파워공급을 위한 파워 라인이 배치되지 않음으로써 면적의 활용도가 떨어진다. 특히, 반도체 장치의 집적화에 따라 개별 파워 라인의 폭이 줄어드는 현실에서 이러한 잉여면적의 활용이 요망되고 있다.
Here, as shown in the figure, when the PMOS is arranged in a series connection structure, there is a surplus area of the power line as indicated by the symbol "X". That is, since the power line for power supply is not disposed in the "X" part, the utilization of the area is reduced. In particular, the use of such a surplus area is desired in the reality that the width of the individual power lines is reduced with the integration of semiconductor devices.

도 2b는 도 1의 2-인풋 노어 게이트 회로도의 또 따른 레이아웃으로서, 도 2a에 도시된 2-인풋 노어 게이트 회로의 파워라인을 보강하는 레이아웃이다. FIG. 2B is another layout of the two-input NOR gate circuit diagram of FIG. 1, which reinforces the power lines of the two-input NOR gate circuit shown in FIG. 2A.

도 2b에 도시한 바와 같이, 종래에는 상기 "X"부분과 같이 잉여 영역이 있는 경우, 파워라인의 폭을 늘림으로써, 부족한 파워 전달을 해소하고자 하였다. As shown in FIG. 2B, when there is a surplus region as in the " X " section, the power transmission is attempted to be eliminated by increasing the width of the power line.

즉, 직렬 접속된 PMOS의 파워라인을 레이아웃에 있어서, 잉여 영역("X")을 활용하여 파워라인(15')의 폭을 확장함으로써 파워라인을 보강하고자 하였다.That is, in the layout of the power lines of the PMOS connected in series, an excess area ("X") is utilized to reinforce the power line by extending the width of the power line 15 '.

즉, 파워라인(15')이 PMOS의 게이트 전면을 덮고, 대응하는 드레인까지 그 폭이 확장되도록 배치됨으로써 파워라인이 보강되었다. 이로써 부족한 파워 전달의 문제를 해소하였다. In other words, the power line 15 'covered the entire surface of the gate of the PMOS, and the power line was reinforced so that its width was extended to the corresponding drain. This solved the problem of insufficient power transmission.

그러나, 이러한 종래기술에 따르면, 동일 층에 형성되는 다른 파워 라인 패턴 형성에 부정적인 영향을 유발할 수 있다. 예를 들면, 인접한 파워라인(18, 19a, 19b)의 폭보다 넓게 형성된 파워라인(15')의 폭으로 인하여 파워라인 패턴의 불규칙성을 유발하게 되고, 이러한 불규칙성은 브리지(bridge) 현상, 즉 파워 라인간에 의도하지 않은 쇼트(short)로 인한 페일(fail)의 발생가능성을 높인다는 문제점이 있다. However, according to this prior art, it may cause a negative influence on the formation of other power line patterns formed on the same layer. For example, the width of the power line 15 'formed wider than the width of the adjacent power lines 18, 19a, 19b causes an irregularity in the power line pattern, which is a bridge phenomenon, that is, the power There is a problem that increases the possibility of a failure due to an unintended short between lines.

또한, 이러한 종래기술에 따르면, 파워라인(15')이 게이트 전면을 덮도록 배치됨으로써, 파워라인(15')과 게이트간에 오버랩되는 부분에 기생 커패시턴스(parastic capacitance)가 발생되는 문제점이 있다. 의도하지 않은 기생 커패시턴스는 원치 않은 간섭을 유발하게 되고 따라서 반도체 장치의 신뢰성을 보장할 수 없게 만든다.
In addition, according to the related art, since the power line 15 'is disposed to cover the entire gate, parasitic capacitance is generated in an overlapping portion between the power line 15' and the gate. Unintentional parasitic capacitances cause unwanted interference and thus cannot guarantee the reliability of semiconductor devices.

본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 레이아웃 면적을 효율적으로 활용하여 충분한 파워를 균형적으로 공급하는 한편, 기생 커패시턴스의 발생을 최소화할 수 있는 파워 라인 레이아웃 구조를 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and has a power line layout structure capable of efficiently supplying sufficient power by efficiently utilizing the layout area and minimizing the occurrence of parasitic capacitance. The purpose is to provide.

전술한 바와 같은 목적을 달성하기 위하여 본 발명은 제1전원부, 제2전원부 및 상기 제1전원부와 제2전원부 사이에 직렬 접속된 복수의 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 직렬 접속된 복수의 트랜지스터는 액티브; 상기 액티브 상에 형성되고, 상기 액티브를 가로지르며 평행하게 배치되며, 상기 복수의 트랜지스터 각각에 대응하는 복수의 게이트 전극; 상기 제1전원부에 근접한 트랜지스터의 제1정션과 컨택되는 제1파워라인; 상기 제1전원부에 근접한 트랜지스터의 제2정션 상에 배치되는 제2파워라인; -상기 제2정션은 상기 복수의 게이트 전극 사이에 배치됨- 및 상기 제1파워라인의 일부와 상기 제2파워라인의 일부를 연결하는 연결부를 포함하는 레이아웃 구조를 갖는 것을 특징으로 한다.
In order to achieve the above object, the present invention provides a semiconductor device including a first power supply unit, a second power supply unit, and a plurality of transistors connected in series between the first power supply unit and the second power supply unit. The transistor is active; A plurality of gate electrodes formed on the active, disposed parallel to the active, and corresponding to each of the plurality of transistors; A first power line in contact with a first junction of a transistor proximate to the first power source; A second power line disposed on a second junction of the transistor proximate to the first power supply unit; The second junction may be disposed between the plurality of gate electrodes. The layout may include a connection portion connecting a portion of the first power line and a portion of the second power line.

본 발명에 따른 반도체 장치의 파워 라인 레이아웃 구조는 종래의 잉여면적에 파워라인을 더 배치하여 보강함으로써, 레이아웃 면적을 효율적으로 활용하면서 충분한 파워를 공급할 수 있다. 또한, 보강된 파워라인은 게이트 전극과 오버랩되는 부분을 최소화함으로써 기생 커패시턴스의 발생을 최소화할 수 있어 반도체 장치의 신뢰성을 확보할 수 있다.
In the power line layout structure of the semiconductor device according to the present invention, by arranging and reinforcing a power line in a conventional surplus area, sufficient power can be supplied while utilizing the layout area efficiently. In addition, the reinforced power line may minimize the portion overlapping with the gate electrode to minimize the generation of parasitic capacitance, thereby ensuring the reliability of the semiconductor device.

도 1은 종래기술에 따른 2-인풋 노어 게이트 회로도
도 2a는 도 1의 2-인풋 노어 게이트 회로도의 기본적인 레이아웃
도 2b는 도 1의 2-인풋 노어 게이트 회로도의 또 따른 레이아웃
도 3은 본 발명의 일 실시 예에 따른 파워 라인 레이아웃 구조를 설명하기 위한 도면
도 4는 본 발명의 다른 실시 예에 따른 파워 라인 레이아웃 구조를 설명하기 위한 도면1 is a two-input NOR gate circuit diagram according to the prior art.
FIG. 2A is a basic layout of the two-input NOR gate circuit diagram of FIG. 1.
FIG. 2B is another layout of the two-input NOR gate circuit diagram of FIG.
3 is a view for explaining a power line layout structure according to an embodiment of the present invention;
4 is a view for explaining a power line layout structure according to another embodiment of the present invention.

이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
In the following, the most preferred embodiment of the present invention is described. In the drawings, the thickness and spacing are expressed for convenience of description and may be exaggerated compared to the actual physical thickness. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. In adding reference numerals to the components of each drawing, it should be noted that the same components as possible have the same number, even if displayed on different drawings.

본 발명의 일 실시 예에 따르면, 파워 라인의 레이아웃에 있어서, 엑티브의 잉여 면적을 효율적으로 활용함으로써, 파워 라인을 보강할 수 있다. 복수의 트랜지스터들이 직렬로 연결되는 경우에 발생하는 잉여면적을 활용하여 게이트 전극과의 간섭을 최소화시키면서 파워 라인을 배치할 수 있는 방안을 제시한다. 본 발명의 일 실시 예에 따르면 파워 라인의 폭을 증가시키지 않더라도 트랜지스터에 공급되는 파워가 보강됨으로써 원활한 파워 공급이 가능하다. According to an embodiment of the present invention, in the layout of the power line, the power line may be reinforced by efficiently utilizing the surplus area of the active. The present invention proposes a method for arranging a power line while minimizing interference with a gate electrode by utilizing a surplus area generated when a plurality of transistors are connected in series. According to an embodiment of the present invention, even if the width of the power line is not increased, the power supplied to the transistor is reinforced to enable smooth power supply.

본 발명에 따른 파워 라인 레이아웃은 직렬로 연결된 모든 트랜지스터에 적용이 가능하다. 이하에서는 설명의 편의를 위하여 PMOS 레이아웃을 기준으로 설명되나, 본 발명의 사상은 NMOS의 경우도 동일하게 적용될 수 있다. PMOS와 NMOS는 웰과 소스, 드레인에 도핑되는 불순물의 차이만 있을 뿐, 파워 배선의 배치는 동일하게 적용이 가능하다.
The power line layout according to the present invention is applicable to all transistors connected in series. Hereinafter, for the convenience of description, the PMOS layout is described as a reference. However, the inventive concept may be equally applicable to an NMOS. PMOS and NMOS only differ in impurities doped in wells, sources, and drains, and power wiring arrangements are equally applicable.

도 3은 본 발명의 일 실시 예에 따른 파워 라인 레이아웃 구조를 설명하기 위한 도면으로서, 도 1에 도시된 2-인풋 노어 게이트 회로의 파워 라인 레이아웃이 예시되었다. 본 명세서에서는 본 발명의 일 실시 예로서 2개의 PMOS가 직렬 접속된 예(2-인풋)가 개시되었으나 2개 이상의 PMOS 또는 NMOS가 직렬 접속된 경우에도 본 발명의 사상이 적용될 수 있다. FIG. 3 is a diagram for describing a power line layout structure according to an embodiment of the present invention, in which the power line layout of the two-input NOR gate circuit shown in FIG. 1 is illustrated. In the present specification, an example (two-input) in which two PMOSs are connected in series is disclosed as an embodiment of the present invention, but the idea of the present invention may be applied even when two or more PMOS or NMOSs are connected in series.

이하, 레이아웃 구조를 설명함에 있어서 본 발명의 특징을 중심으로 설명하기로 한다. Hereinafter, the layout structure will be described based on the features of the present invention.

도 3에 도시한 바와 같이, 본 발명의 일 실시 예에 따르면, 제1전원부(21), 제2전원부 및 상기 제1전원부와 제2전원부 사이에 직렬 접속된 복수의 PMOS(Q1,Q2)를 포함하는 반도체 장치는, 상기 직렬 접속된 복수의 PMOS(Q1,Q2)의 레이아웃은 액티브(23); 상기 액티브(23) 상에 형성되고, 상기 액티브(23)를 가로지르며 평행하게 배치되는 복수의 게이트 전극; 상기 복수의 PMOS(Q1,Q2) 중에서 상기 제1전원부(21)에 근접한 PMOS(Q1)에 대응하는 소스 상에 배치되고, 상기 소스와 컨택되는 제1파워라인(25); 상기 소스에 대응하는 드레인 상에 배치되는 제2파워라인(26); 및 상기 제1파워라인(25)과 상기 제2파워라인(26)을 연결하는 연결부(27)를 포함한다. As shown in FIG. 3, according to an embodiment of the present disclosure, a plurality of PMOSs Q1 and Q2 connected in series between the first power supply unit 21, the second power supply unit, and the first power supply unit and the second power supply unit may be provided. The semiconductor device includes: a layout of the plurality of serially connected PMOSs (Q1, Q2) active (23); A plurality of gate electrodes formed on the active 23 and disposed in parallel to the active 23; A first power line (25) disposed on a source corresponding to the PMOS (Q1) close to the first power supply unit (21) among the plurality of PMOS (Q1, Q2), and in contact with the source; A second power line 26 disposed on the drain corresponding to the source; And a connection part 27 connecting the first power line 25 and the second power line 26.

본 발명의 일 실시 예에 따르면, 제1전원부(21)는 고전압 전원부, 제2전원부는 저전압 전원부, 제1, 2파워 라인(25,27)은 파워 라인이다. According to an embodiment of the present invention, the first power supply unit 21 is a high voltage power supply unit, the second power supply unit is a low voltage power supply unit, and the first and second power lines 25 and 27 are power lines.

여기서, 제1전원부(21)에 근접한 PMOS(Q1)는 제1전원부(21)로 부터 전원을 최초로 공급받는다. 도 3에 도시된 예와 달리, 본 발명의 일 실시 예에 따르면, PMOS(Q1)는 제1전원부(21)와 직접 연결되지 않고, 다른 트랜지스터를 통하여 제1전원부(21)로 부터 전원을 공급받을 수도 있다. Here, the PMOS Q1 proximate to the first power supply 21 receives power from the first power supply 21 for the first time. Unlike the example shown in FIG. 3, according to an embodiment of the present invention, the PMOS Q1 is not directly connected to the first power supply 21, but supplies power from the first power supply 21 through another transistor. You can get it.

제1파워라인(25)은 제1전원부(21)에 근접한 PMOS(Q1)의 소스와 컨택되어 전원을 공급한다.The first power line 25 is in contact with the source of the PMOS Q1 adjacent to the first power supply unit 21 to supply power.

제2파워라인(26)은 제1전원부(21)에 근접한 PMOS(Q1)의 소스에 대응하는 드레인 상에 배치된다. The second power line 26 is disposed on the drain corresponding to the source of the PMOS Q1 proximate the first power supply 21.

제2파워라인(26)은 액티브(23)와 컨택되지 않고, 연결부(27)를 통하여 제1파워라인(25)과 전기적으로 연결된다. 본 발명의 일 실시 예에 따르면, 연결부(27)는 파워라인으로서, 다마신 공정을 통하여 형성될 수 있다. 바람직하게는 연결부(27)의 폭(W)은 제1파워라인(25) 또는 제2파워라인(27)과 동일한 디자인 룰에 따라 형성될 수 있다. The second power line 26 is not in contact with the active 23, but is electrically connected to the first power line 25 through the connecting portion 27. According to an embodiment of the present disclosure, the connection part 27 may be formed through a damascene process as a power line. Preferably, the width W of the connecting portion 27 may be formed according to the same design rule as the first power line 25 or the second power line 27.

도 3에 도시한 바와 같이, 제2전원부 방향으로는 제3파워라인(28)을 통하여 외부 트랜지스터와 연결된다. 즉, 직렬 연결된 복수의 PMOS 중 나머지 PMOS(Q2)에 대응하는 드레인 상에 배치되고, 상기 드레인과 컨택되는 제3파워라인(28)을 통하여 하부의 병렬 연결된 NMOS(Q3,Q4)와 연결된다. As shown in FIG. 3, the second power supply unit is connected to an external transistor through a third power line 28. That is, the plurality of PMOSs connected in series are disposed on drains corresponding to the remaining PMOSs Q2, and are connected to lower parallel-connected NMOSs Q3 and Q4 through third power lines 28 contacting the drains.

상기된 본 발명의 일 실시 예에 따르면 메쉬구조인 제1파워라인(25)-연결부(27)-제2파워라인(26)을 통하여 전원이 공급된다. 즉, 연결부(27) 및 제2파워라인(26)을 이용하여 제1전원부(21)와 컨택되는 파워라인을 보강함으로써, 반도체 장치에 충분한 전원을 공급할 수 있다. According to one embodiment of the present invention described above, power is supplied through the first power line 25-the connecting portion 27-the second power line 26 having a mesh structure. That is, by reinforcing a power line contacting the first power supply unit 21 by using the connection unit 27 and the second power line 26, sufficient power may be supplied to the semiconductor device.

또한, 상기된 본 발명의 일 실시 예에 따르면 제1파워라인(25), 연결부(27) 및 제2파워라인(26)에 동일한 디자인 룰을 적용함으로써, 브리지 현상을 배제시킬 수 있다. In addition, according to an embodiment of the present invention described above, by applying the same design rules to the first power line 25, the connection portion 27 and the second power line 26, it is possible to eliminate the bridge phenomenon.

또한, 상기된 본 발명의 일 실시 예에 따르면 게이트 전극과 오버랩되는 파워라인 즉 연결부(27)에 최소의 디자인 룰을 적용하여 형성함으로써, 기생 커패시턴스의 발생을 최소화할 수 있다.
In addition, according to the embodiment of the present invention described above by forming a minimum design rule applied to the power line, that is, the connection portion 27 overlapping the gate electrode, it is possible to minimize the generation of parasitic capacitance.

도 4는 본 발명의 다른 일 실시 예에 따른 파워 라인 레이아웃 구조를 설명하기 위한 도면이다. 4 is a diagram for describing a power line layout structure according to another exemplary embodiment.

도면에 도시된 바와 같이, 본 발명의 다른 일 실시 예에 따른 제1파워라인(35)과 제2파워라인(36)은 액티브 영역(33)을 가로지르며 확장되어 배치됨으로써, 연결부(37)는 게이트 전극과 오버랩되지 않는 레이아웃 구조를 갖는다. As shown in the figure, the first power line 35 and the second power line 36 according to another embodiment of the present invention is disposed to extend across the active region 33, so that the connection portion 37 It has a layout structure that does not overlap with the gate electrode.

즉, 제1파워라인(35)과 제2파워라인(36)은 액티브 영역(33) 밖에서 연결부(37)와 연결됨으로써, 게이트 전극과 오버랩되지 않는다. That is, the first power line 35 and the second power line 36 are connected to the connection portion 37 outside the active region 33, and thus do not overlap the gate electrode.

도 4에 도시된 본 발명의 다른 실시 예에 따르면, 파워 라인이 게이트 전극과 오버랩되지 않게 배치됨으로써, 기생 캐패시턴스를 더욱 줄일 수 있는 장점이 있다.
According to another embodiment of the present invention illustrated in FIG. 4, the power line is disposed not to overlap with the gate electrode, thereby further reducing parasitic capacitance.

본 발명은 상기에서 서술한 실시 예에 한정되는 것이 아니라 서로 다양한 형태로 구현될 수 있으며, 상기의 실시 예는 본 발명의 개시가 완전하도록 하여 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 함을 주의하여야 한다.
The present invention is not limited to the above-described embodiments, but can be implemented in various forms, and the above-described embodiments make the disclosure of the present invention complete so that those skilled in the art can fully understand the scope of the invention. It is provided to give. Therefore, it should be noted that the scope of the present invention should be understood by the claims of the present application.

13 : PMOS 액티브 14 : NMOS 액티브
15 : 제1파워라인 18 : 제2파워라인
25 : 제1파워라인 26 : 제2파워라인
27 : 연결부
28 : 제3파워라인13: PMOS active 14: NMOS active
15: 1st power line 18: 2nd power line
25: first power line 26: second power line
27 connection
28: 3rd power line

Claims (5)

제1전원부, 제2전원부 및 상기 제1전원부와 제2전원부 사이에 직렬 접속된 복수의 트랜지스터를 포함하는 반도체 장치에 있어서,
상기 직렬 접속된 복수의 트랜지스터는
액티브;
상기 액티브 상에 형성되고, 상기 액티브를 가로지르며 평행하게 배치되며, 상기 복수의 트랜지스터 각각에 대응하는 복수의 게이트 전극;
상기 제1전원부에 근접한 트랜지스터의 제1정션과 컨택되는 제1파워라인;
상기 제1전원부에 근접한 트랜지스터의 제2정션 상에 배치되는 제2파워라인; -상기 제2정션은 상기 복수의 게이트 전극 사이에 배치됨- 및
상기 제1파워라인의 일부와 상기 제2파워라인의 일부를 연결하는 연결부를 포함하는 레이아웃 구조를 갖는
반도체 장치의 파워 라인.
A semiconductor device comprising a first power supply section, a second power supply section, and a plurality of transistors connected in series between the first power supply section and the second power supply section.
The plurality of transistors connected in series
active;
A plurality of gate electrodes formed on the active, disposed parallel to the active, and corresponding to each of the plurality of transistors;
A first power line in contact with a first junction of a transistor proximate to the first power source;
A second power line disposed on a second junction of the transistor proximate to the first power supply unit; The second junction is disposed between the plurality of gate electrodes- and
Has a layout structure including a connecting portion for connecting a portion of the first power line and a portion of the second power line
Power line of semiconductor device.
제1항에 있어서,
상기 연결부는
상기 제1파워라인 또는 상기 제2파워라인의 폭과 동일한 폭을 갖는
반도체 장치의 파워 라인.The method of claim 1,
The connecting portion
Has a width equal to the width of the first power line or the second power line
Power line of semiconductor device. 제1항에 있어서,
상기 제1파워라인 및 상기 제2파워라인은 상기 제1전원부와 연결되는
반도체 장치의 파워 라인.
The method of claim 1,
The first power line and the second power line is connected to the first power supply unit
Power line of semiconductor device.
제1항에 있어서,
상기 제1전원부는 고전압 전원부이고,
상기 제2전원부는 저전압 전원부인
반도체 장치의 파워 라인.
The method of claim 1,
The first power supply is a high voltage power supply,
The second power supply is a low voltage power supply
Power line of semiconductor device.
제1항에 있어서,
상기 연결부는 상기 게이트 전극과 오버랩되지 않도록 배치되는
반도체 장치의 파워 라인.
The method of claim 1,
The connection portion is disposed so as not to overlap with the gate electrode.
Power line of semiconductor device.
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