KR20120042649A

KR20120042649A - Voltage regulator having soft starting function and method of controlling the voltage regulator

Info

Publication number: KR20120042649A
Application number: KR1020110096502A
Authority: KR
Inventors: 하이강 주
Original assignee: 삼성전자주식회사
Priority date: 2010-10-25
Filing date: 2011-09-23
Publication date: 2012-05-03
Also published as: CN102455728B; CN102455728A

Abstract

PURPOSE: A voltage regulator which has a soft starting function and a control method thereof are provided to perform a soft starting process without additional current consumption. CONSTITUTION: First and second power transistors(MOS_1,MOS_2) are connected between a first power source and an output terminal. A controller(110) turns on the first and second power transistors. The aspect ratio of the first power transistor is smaller than the aspect ratio of the second power transistor.

Description

VOLTAGE REGULATOR HAVING SOFT STARTING FUNCTION AND METHOD OF CONTROLLING THE VOLTAGE REGULATOR}

본 발명은 전압 레귤레이터, 특히 소프트 스타트 회로를 포함하는 전압 레귤레이터에 관한 것이다.
The present invention relates to a voltage regulator, in particular a voltage regulator comprising a soft start circuit.

컴퓨터, 텔레비전, 휴대용 기기 등 대부분의 전자 장치는 안정된 직류 전원을 공급하기 위한 전압 레귤레이터를 포함한다. 특히, 전자 장치들이 소형화되면서 수 볼트에서 수십 볼트에 이르는 저 전압을 공급하는 저 전압 레귤레이터가 사용되고 있다. LDO(low dropout) 전압 레귤레이터는 파워소스로부터 조절된(regulated) 전압을 제공하기 위해 사용되고 있다.
Most electronic devices such as computers, televisions and portable devices include voltage regulators for supplying a stable DC power supply. In particular, as electronic devices become smaller, low voltage regulators that supply low voltages ranging from several volts to several tens of volts are being used. Low dropout voltage regulators are used to provide regulated voltages from power sources.

본 발명의 목적은 추가적인 전류 소모 없이 소프트 스타팅을 수행하는 전압 레귤레이터를 제공하는 것이다.It is an object of the present invention to provide a voltage regulator which performs soft starting without additional current consumption.

본 발명의 다른 목적은 돌입전류(inrush)의 과도한 흐름을 제한하는 전압 레귤에이터 회로를 제공하는 것이다.Another object of the present invention is to provide a voltage regulator circuit that limits the excessive flow of inrush.

상기 목적을 해결하기 위한 본 발명에 따른 전압 레귤레이터 장치는, 제1 파워소스 및 출력단 사이에 병렬로 연결된 제1 파워 트랜지스터 및 제2 파워 트랜지스터; 및 상기 제1 파워 트랜지스터 및 제2 파워 트랜지스터를 턴온 시키는 제어부를 포함하고, 상기 제1 파워 트랜지스터의 외형비(aspect ratio)는 상기 제2 파워 트랜지스터의 외형비 보다 작고, 상기 제어부는 상기 제1 파워 트랜지스터가 턴온 된 후 소정의 시간 후에, 상기 제2 파워 트랜지스터가 턴온 되도록 하는 것을 특징으로 한다.
According to an aspect of the present invention, a voltage regulator device includes: a first power transistor and a second power transistor connected in parallel between a first power source and an output terminal; And a controller configured to turn on the first power transistor and the second power transistor, wherein an aspect ratio of the first power transistor is smaller than that of the second power transistor, and the controller is configured to control the first power transistor. The second power transistor is turned on after a predetermined time after the transistor is turned on.

바람직하게는, 상기 제1 파워 트랜지스터를 통해 흐를 수 있는 최대 전류가 상기 제1 파워소스의 규격전류보다 작도록 상기 제1 트랜지스터의 외형비가 선택된다.
Preferably, the aspect ratio of the first transistor is selected such that the maximum current that can flow through the first power transistor is smaller than the standard current of the first power source.

바람직하게는, 상기 제1 파워 트랜지스터 및 상기 제2 파워 트랜지스터를 통해 흐를 수 있는 전류 합의 최대값이 상기 제1 파워소스의 규격전류와 같도록 상기 제1 트랜지스터의 외형비 및 상기 제2 트랜지스터의 외형비가 선택된다.
Preferably, the outer ratio of the first transistor and the outer shape of the second transistor are such that a maximum value of a current sum that can flow through the first power transistor and the second power transistor is equal to a standard current of the first power source. Ratio is selected.

바람직하게는, 상기 전압 레귤레이터 장치는 출력단의 전압에 대응하는 피드백 전압과 참조 전압을 비교한 것을 기초로 상기 제1 파워 트랜지스터 및 상기 제2 파워 트랜지스터 각각을 제어하도록 연결된 증폭기를 더 포함하고, 상기 제1 파워 트랜지스터 및 상기 제2 파워 트랜지스터는 상기 증폭기에 의하여 제어되어서 출력단에 일정한 레벨의 전압이 출력되도록 한다.
Advantageously, the voltage regulator device further comprises an amplifier coupled to control each of said first power transistor and said second power transistor based on a comparison of a reference voltage and a reference voltage corresponding to a voltage at an output terminal. The first power transistor and the second power transistor are controlled by the amplifier so that a constant level of voltage is output to the output terminal.

바람직하게는, 상기 소정의 시간은 상기 전압 레귤레이터의 출력단의 전압이 미리 정해진 출력 전압과 동일하게 되는 시간보다 길거나 같다. Preferably, the predetermined time is longer or equal to a time at which the voltage at the output terminal of the voltage regulator becomes equal to a predetermined output voltage.

바람직하게는, 상기 인에이블 신호는 상기 제1 파워소스를 통하여 제공된다.
Advantageously, said enable signal is provided through said first power source.

바람직하게는, 상기 전압 레귤레이터 장치는 인에이블 신호를 통하여 상기 제1 파워 트랜지스터를 턴오프 시키는 제1 스위칭부; 및 딜레이된 인에이블 신호를 통하여 상기 제2 파워 트랜지스터를 상기 제1 스위칭부와 동시에 턴오프 시키는 제2 스위칭부를 더 포함한다.
Preferably, the voltage regulator device includes a first switching unit for turning off the first power transistor through an enable signal; And a second switching unit which simultaneously turns off the second power transistor together with the first switching unit through a delayed enable signal.

상기 목적을 해결하기 위한 본 발명의 다른 실시예에 따른 전압 레귤레이터 회로는, 제1 파워소스에 연결된 제1 전극 및 출력단에 연결된 제2 전극을 포함하는 제1 파워 트랜지스터; 상기 제1 파워소스에 연결된 제3 전극 및 상기 출력단에 연결된 제4 전극을 포함하는 제2 파워 트랜지스터; 및 제어기를 포함하고, 상기 제1 파워 트랜지스터의 외형비는 상기 제2 파워 트랜지스터의 외형비보다 작고, 상기 제어기는 상기 제1 파워 트랜지스터의 제어 전극 및 상기 제2 파워 트랜지스터의 제어 전극에 연결되고, 상기 제어기는 수신된 인에이블 신호에 반응하여 순차적으로 상기 제1 파워 트랜지스터 및 상기 제2 파워 트랜지스터를 턴온시키고, 상기 제어기가 상기 인에이블 신호를 수신하면, 상기 제1 파워 트랜지스터를 턴온 시켜서, 상기 제1 파워소스로부터 제공되는 파워가 상기 제1 파워 트랜지스터를 통하여 상기 출력단으로 제공되도록 하고, 상기 제1 파워 트랜지스터가 턴온 된 후 소정의 시간 후에, 상기 제어기가 상기 제2 파워 트랜지스터를 턴온 시켜서, 상기 제1 파워소스로부터 제공된 상기 파워가 상기 제1 파워 트랜지스터 및 제2 파워 트랜지스터를 통하여 상기 출력단에 제공되도록 하는 것을 특징으로 한다.
According to another aspect of the present invention, a voltage regulator circuit includes: a first power transistor including a first electrode connected to a first power source and a second electrode connected to an output terminal; A second power transistor comprising a third electrode connected to the first power source and a fourth electrode connected to the output terminal; And a controller, wherein an aspect ratio of the first power transistor is smaller than that of the second power transistor, and the controller is connected to a control electrode of the first power transistor and a control electrode of the second power transistor, The controller sequentially turns on the first power transistor and the second power transistor in response to the received enable signal. When the controller receives the enable signal, the controller turns on the first power transistor to generate the first power transistor. The power provided from the first power source is provided to the output terminal through the first power transistor, and after a predetermined time after the first power transistor is turned on, the controller turns on the second power transistor so that the first power transistor is turned on. Power provided from a first power source is generated by the first power transistor and a second wave It characterized in that to provide to the output stage through the transistor.

바람직하게는, 상기 제1 파워 트랜지스터를 통해 흐를 수 있는 최대 전류가 상기 제1 파워소스의 규격전류보다 작도록 상기 제1 파워 트랜지스터의 외형비가 선택된다.
Preferably, the aspect ratio of the first power transistor is selected such that the maximum current that can flow through the first power transistor is smaller than the standard current of the first power source.

바람직하게는, 상기 제1 파워 트랜지스터 및 상기 제2 파워 트랜지스터를 통해 흐를 수 있는 전류 합의 최대값이 상기 제1 파워소스의 규격전류와 같도록 상기 제1 파워 트랜지스터의 외형비 및 상기 제2 파워 트랜지스터의 외형비가 선택된다.
Preferably, the aspect ratio of the first power transistor and the second power transistor such that a maximum value of a current sum that can flow through the first power transistor and the second power transistor is equal to a standard current of the first power source. The appearance ratio of is selected.

바람직하게는, 비반전 입력단, 반전 입력단 및 신호 출력단을 포함하는 에러 증폭기; 상기 출력단 및 상기 제2 파워소스 사이에 연결된 피드백 저항 네트워크; 참조 전압을 상기 에러 증폭기의 상기 반전 입력단에 제공하는 참조 전압 소스; 상기 에러 증폭기의 신호 출력단 및 상기 제1 파워 트랜지스터의 상기 제어 전극 사이에 연결된 제1 구동 버퍼; 및 상기 에러 증폭기의 신호 출력단 및 상기 제2 파워 트랜지스터의 상기 제어 전극 사이에 연결된 제2 구동 버퍼를 더 포함하고, 상기 피드백 저항 네트워크는 상기 전압 레귤레이터 회로의 출력 전압에 대응하는 피드백 신호를 발생시키고, 상기 피드백 신호를 상기 에러 증폭기의 상기 비반전 입력단에 제공하고, 상기 에러 증폭기는 상기 피드백 신호의 전압 레벨과 상기 참조 전압의 레벨을 비교한 것을 기초로 상기 제1 파워 트랜지스터 및 상기 제2 파워 트랜지스터를 제어함으로써, 상기 전압 레귤레이터 회로는 상기 참조 전압 및 상기 피드백 저항 네트워크에 의해 결정되는 일정한 전압을 출력한다.
Preferably, an error amplifier including a non-inverting input terminal, an inverting input terminal and a signal output terminal; A feedback resistor network coupled between the output stage and the second power source; A reference voltage source for providing a reference voltage to the inverting input of the error amplifier; A first driving buffer connected between the signal output terminal of the error amplifier and the control electrode of the first power transistor; And a second driving buffer connected between the signal output terminal of the error amplifier and the control electrode of the second power transistor, wherein the feedback resistor network generates a feedback signal corresponding to the output voltage of the voltage regulator circuit, The feedback signal is provided to the non-inverting input terminal of the error amplifier, and the error amplifier selects the first power transistor and the second power transistor based on a comparison of a voltage level of the feedback signal with a level of the reference voltage. By controlling, the voltage regulator circuit outputs a constant voltage determined by the reference voltage and the feedback resistor network.

바람직하게는, 상기 제어기는 스타트 트리거를 포함하고, 상기 제어기가 상기 인에이블 신호를 수신하면, 상기 인에이블 신호를 상기 에러 증폭기, 상기 참조 전압 소스 및 상기 제1 구동 버퍼에 제공하여, 상기 에러 증폭기, 상기 참조 전압 소스 및 상기 제1 구동 버퍼를 작동하도록 하고, 상기 스타트 트리거가 상기 인에이블 신호를 수신하면, 상기 인에이블 신호를 상기 소정의 시간 동안 딜레이 시키고, 상기 딜레이된 인에이블 신호를 상기 제2 구동 버퍼에 제공하여, 상기 제2 구동 버퍼가 작동하도록 한다.
Advantageously, said controller comprises a start trigger, and when said controller receives said enable signal, providing said enable signal to said error amplifier, said reference voltage source, and said first driving buffer to provide said error amplifier. And operate the reference voltage source and the first driving buffer, and when the start trigger receives the enable signal, delay the enable signal for the predetermined time, and transmit the delayed enable signal to the second signal. Two drive buffers to cause the second drive buffer to operate.

바람직하게는, 상기 소정의 시간은 상기 전압 레귤레이터 회로의 출력단의 전압이 미리 정해진 출력 전압과 동일하게 되는 시간보다 길거나 같다.
Preferably, the predetermined time is longer than or equal to a time at which the voltage at the output terminal of the voltage regulator circuit becomes equal to a predetermined output voltage.

바람직하게는, 상기 전압 레귤레이터 회로는, 상기 제어기에 연결된 제어 전극, 상기 제1 파워소스에 연결된 제1 전극, 상기 제1 파워 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 제1 스위칭 유닛; 및 상기 제어기에 연결된 제어 전극, 상기 제1 파워소스에 연결된 제1 전극, 상기 제2 파워 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 제2 스위칭 유닛을 더 포함하고, 상기 제1 스위칭 유닛은 상기 제어기로부터 제공되는 신호에 반응하여 턴온되어, 상기 제1 파워 트랜지스터를 턴오프 시키고, 상기 제2 스위칭 유닛은 상기 제어기로부터 제공되는 신호에 반응하여 턴온되어, 상기 제1 파워 트랜지스터와 동시에 상기 제2 파워 트랜지스터를 턴오프 시킨다.
Preferably, the voltage regulator circuit comprises: a first switching unit including a control electrode connected to the controller, a first electrode connected to the first power source, and a second electrode connected to the control electrode of the first power transistor; And a second switching unit including a control electrode connected to the controller, a first electrode connected to the first power source, and a second electrode connected to the control electrode of the second power transistor. Is turned on in response to a signal provided from the controller to turn off the first power transistor, and the second switching unit is turned on in response to a signal provided from the controller, simultaneously with the first power transistor. 2 Turn off the power transistor.

본 발명의 실시예에 따른 전압 레귤레이터는 과도하게 높은 돌입전류(inrush current)를 제한하여 파워소스의 훼손을 방지한다.
The voltage regulator according to an embodiment of the present invention limits excessively high inrush current to prevent damage to the power source.

도 1는 본 발명의 일 실시예에 따른 전압 레귤레이터를 도시하는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 전압 레귤레이터를 도시하는 회로도이다.
도 3는 본 발명의 일 실시예에 따른 전압 레귤레이터에 포함된 스타트 트리거를 도시한다.
도 4는 본 발명의 일 실시예에 따른 전압 레귤레이터의 파형을 설명하는 도면이다.
도 5은 본 발명의 일 실시예에 따른 전압 레귤레이터의 제어 방법을 나타내는 흐름도이다.
도 6은 본 발명의 일 실시예에 따른, 복수의 전압 레귤레이터를 포함하는 전압 레귤레이터 시스템을 도시한다.
도 7은 본 발명의 실시예들에 따른 전압 레귤레이터를 구비하는 디스플레이 장치를 나타내는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 전압 레귤레이터를 구비하는 메모리 시스템의 제1 응용 예를 도시한 블록도이다.
도 9은 본 발명의 일 실시예에 따른 전압 레귤레이터를 구비하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.
도 10은 본 발명에 일 실시예에 따른 전압 레귤레이터를 구비하는 메모리 시스템의 제3 응용 예를 나타내는 블록도이다.
도 11는 본 발명의 실시예들에 따른 전압 레귤레이터를 구비하는 컴퓨터 시스템을 나타내는 블록도이다. 1 is a block diagram illustrating a voltage regulator according to an embodiment of the present invention.
2 is a circuit diagram illustrating a voltage regulator according to an embodiment of the present invention.
3 illustrates a start trigger included in a voltage regulator according to an embodiment of the present invention.
4 is a diagram illustrating a waveform of a voltage regulator according to an embodiment of the present invention.
5 is a flowchart illustrating a method of controlling a voltage regulator according to an embodiment of the present invention.
6 illustrates a voltage regulator system including a plurality of voltage regulators, according to one embodiment of the invention.
7 is a block diagram illustrating a display device having a voltage regulator according to embodiments of the present invention.
8 is a block diagram illustrating a first application example of a memory system having a voltage regulator according to an embodiment of the present invention.
9 is a block diagram illustrating a second application example of a memory system including a voltage regulator according to an embodiment of the present invention.
FIG. 10 is a block diagram illustrating a third application of a memory system including a voltage regulator according to an embodiment of the present invention. FIG.
11 is a block diagram illustrating a computer system having a voltage regulator according to embodiments of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. The present invention is capable of various modifications and various forms, and specific embodiments are illustrated and described in detail in the drawings. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing each drawing, like reference numerals are used for like elements. In the accompanying drawings, the dimensions of the structures are shown to be enlarged or reduced than actual for clarity of the invention.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described on the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. In addition, terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms may be used for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.

본 명세서에서 사용하는 돌입 전류는 전압 레귤레이터가 작동을 시작하는 때에 전압 레귤레이터에 전력을 공급하는 파워소스에 흐르는 전류를 의미한다. 본 명세서에서 사용하는 파워소스의 규격전류는 파워소스가 훼손되지 않고, 작동할 수 있는 최대 전류를 의미한다. 규격전류 이상의 전류가 흐르는 경우 파워소스는 훼손 될 수 있다. Inrush current, as used herein, refers to the current flowing through a power source that powers the voltage regulator when the voltage regulator starts to operate. The standard current of the power source used in the present specification means the maximum current which can operate without being damaged by the power source. The power source may be damaged if a current higher than the rated current flows.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and are not construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

도 1는 본 발명의 일 실시예에 따른 전압 레귤레이터를 도시하는 블록도이다. 1 is a block diagram illustrating a voltage regulator according to an embodiment of the present invention.

도 1를 참조하면, 전압 레귤레이터(100)는 제1 파워 트랜지스터(MOS_1), 제2 파워 트랜지스터(MOS_2) 및 제어부(110)를 포함한다. 도 1에 도시된 파워 트랜지스터는 P형 MOS 트랜지스터이다. 그러나, 이는 권리범위를 제한하기 위한 것이 아니고, 다양한 종류의 트랜지스터들은 회로 디자인의 필요에 따라서 파워 트랜지스터로서 사용될 수 있다. 제1 파워 트랜지스터(MOS_1) 및 제2 파워 트랜지스터(MOS_2)는 제1 파워소스(Vin) 및 출력단(OUT) 사이에 병렬로 연결되어 있다. Referring to FIG. 1, the voltage regulator 100 includes a first power transistor MOS_1, a second power transistor MOS_2, and a controller 110. The power transistor shown in FIG. 1 is a P-type MOS transistor. However, this is not intended to limit the scope of rights, and various kinds of transistors may be used as power transistors according to the needs of the circuit design. The first power transistor MOS_1 and the second power transistor MOS_2 are connected in parallel between the first power source Vin and the output terminal OUT.

제어부(110)는 인에이블 신호(En)를 수신할 수 있다. 제어부(110)는 제1 파워 트랜지스터(MOS_1) 및 제2 파워 트랜지스터(MOS_2)의 게이트 전극에 연결되어 있을 수 있다.The controller 110 may receive the enable signal En. The controller 110 may be connected to the gate electrodes of the first power transistor MOS_1 and the second power transistor MOS_2.

이하, 전압 레귤레이터(100)의 동작을 설명한다. 인에이블 신호는 전압 레귤레이터(100)의 인에이블 신호 입력단(En)을 통하여 제어부(110)에 제공될 수 있다. 그리하여, 제어부(110)는 수신된 인에이블 신호에 반응하여 제1 파워 트랜지스터(MOS_1) 및 제2 파워 트랜지스터(MOS_2)를 순차적으로 턴온 시킬 수 있다. The operation of the voltage regulator 100 will be described below. The enable signal may be provided to the controller 110 through the enable signal input terminal En of the voltage regulator 100. Thus, the controller 110 may sequentially turn on the first power transistor MOS_1 and the second power transistor MOS_2 in response to the received enable signal.

보다 구체적으로, 인에이블 신호가 수신되면, 제어부(110)는 제1 파워 트랜지스터(MOS_1)를 턴온 시킬 수 있다. 따라서, 제1 파워소스(Vin)에서 제공되는 파워는 제1 파워 트랜지스터(MOS_1)을 통하여 출력단(OUT)에 제공된다. 그리하여, 제1 파워소스(Vin)에서 제공되는 파워는 결과적으로 출력단(OUT)에 연결된 외부회로에 제공될 수 있다. 제1 파워 트랜지스터(MOS_1)가 턴온 되는 순간에, 출력단(OUT)에 연결된 외부회로(예컨대, 부하)의 커패시터 성분으로 인하여 돌입전류가 발생된다. 발생되는 돌입전류의 크기는 제1 파워 트랜지스터(MOS_1)의 외형비(aspect ratio, W/L)에 의존한다. 제1 파워 트랜지스터(MOS_1)의 외형비는 제1 파워소스(Vin)의 훼손을 초래하지 않을 수준으로 돌입 전류의 크기를 제한하도록 선택된다. 제어부(110)는 제1 파워 트랜지스터(MOS_1)를 턴온 하고, 일정한 시간 간격한 후에, 제2 파워 트랜지스터(MOS_2)를 턴온 할 수 있다. 따라서, 제1 파워소스(Vin)로부터 제공되는 파워는 제1 파워 트랜지스터(MOS_1)와 제2 파워 트랜지스터(MOS_2)를 통하여 출력단(OUT)에 제공될 수 있다. 결과적으로 출력단(OUT)에 연결된 외부회로에 충분한 파워가 제공될 수 있다. More specifically, when the enable signal is received, the controller 110 may turn on the first power transistor MOS_1. Accordingly, power provided from the first power source Vin is provided to the output terminal OUT through the first power transistor MOS_1. Thus, the power provided from the first power source Vin can be provided to the external circuit connected to the output terminal OUT as a result. When the first power transistor MOS_1 is turned on, an inrush current is generated due to a capacitor component of an external circuit (eg, a load) connected to the output terminal OUT. The magnitude of the inrush current generated depends on the aspect ratio (W / L) of the first power transistor MOS_1. The contour ratio of the first power transistor MOS_1 is selected to limit the magnitude of the inrush current to a level that will not cause damage to the first power source Vin. The controller 110 may turn on the first power transistor MOS_1 and turn on the second power transistor MOS_2 after a predetermined time interval. Therefore, power provided from the first power source Vin may be provided to the output terminal OUT through the first power transistor MOS_1 and the second power transistor MOS_2. As a result, sufficient power can be provided to an external circuit connected to the output terminal OUT.

본 발명에 따른 다른 실시예에서, 제어부(110)는 출력단(OUT)에서 전압 레벨이 전압 레귤레이터(100)의 미리 정해진 출력 전압의 레벨에 도달하면, 제2 파워 트랜지스터(MOS_2)를 턴온할 수 있다. 따라서, 작은 외형비의 제1 파워 트랜지스터가 먼저 턴온 될 때의 돌입 전류는 제1 파워 트랜지스터의 외형비에 의해 소정의 수준으로 제한됨으로써 파워소스의 훼손을 방지할 수 있다. 또한, 제1 파워 트랜지스터가 먼저 턴온된 후 큰 외형비의 제2 파워 트랜지스터가 턴온 될 때, 출력단(OUT)에 연결된 외부회로에 충분한 전류를 제공할 수 있다. 이러한 경우, 외부회로의 구동에 필요한 전류는 제1 파워 트랜지스터(MOS_1) 및 제2 파워 트랜지스터(MOS_2)를 통하여 제공될 수 있다.In another embodiment according to the present disclosure, the controller 110 may turn on the second power transistor MOS_2 when the voltage level at the output terminal OUT reaches the level of the predetermined output voltage of the voltage regulator 100. . Therefore, the inrush current when the first power transistor having a small appearance ratio is first turned on is limited to a predetermined level by the appearance ratio of the first power transistor, thereby preventing damage to the power source. In addition, when the first power transistor is first turned on and then the large power ratio second power transistor is turned on, sufficient current may be provided to an external circuit connected to the output terminal OUT. In this case, a current required for driving the external circuit may be provided through the first power transistor MOS_1 and the second power transistor MOS_2.

본 발명에 따른 다른 실시예에서, 제1 파워 트랜지스터(MOS_1)의 외형비는 파워소스의 규격전류에 따라서 선택될 수 있다. 즉, 제1 파워 트랜지스터(MOS_1)가 턴온 될 때 발생되는 돌입전류는 파워소스의 규격전류보다 작도록 외형비를 선택할 수 있다. 또한, 제2 파워 트랜지스터(MOS_2)의 외형비는 파워소스의 규격전류 및 제1 파워 트랜지스터(MOS_1)의 외형비에 따라서 선택될 수 있다. 즉, 제2 파워 트랜지스터(MOS_2)의 외형비는 제2 파워 트랜지스터(MOS_2)가 파워소스에서 공급되는 전류를 통과시키는데 충분하도록 선택될 수 있다.
In another embodiment according to the present invention, the aspect ratio of the first power transistor MOS_1 may be selected according to the standard current of the power source. That is, the appearance ratio may be selected so that the inrush current generated when the first power transistor MOS_1 is turned on is smaller than the standard current of the power source. In addition, the external ratio of the second power transistor MOS_2 may be selected according to the standard current of the power source and the external ratio of the first power transistor MOS_1. That is, the aspect ratio of the second power transistor MOS_2 may be selected to be sufficient to allow the second power transistor MOS_2 to pass a current supplied from the power source.

도 2는 본 발명의 일 실시예에 따른 전압 레귤레이터를 도시하는 회로도이다.2 is a circuit diagram illustrating a voltage regulator according to an embodiment of the present invention.

도 2을 참조하면, 전압 레귤레이터(200)는 제1 파워 트랜지스터(MOS_1), 제2 파워 트랜지스터(MOS_2), 제1 스위칭 유닛(트랜지스터 MP_PD_1), 제2 스위칭 유닛(트랜지스터 MP_PD_2), 제어기(210), 에러 증폭기(211), 피드백 저항 네트워크(212), 참조 전압 소스(213) 및 구동 버퍼(214 및 215)를 포함할 수 있다.Referring to FIG. 2, the voltage regulator 200 includes a first power transistor MOS_1, a second power transistor MOS_2, a first switching unit (transistor MP_PD_1), a second switching unit (transistor MP_PD_2), and a controller 210. Error amplifier 211, feedback resistor network 212, reference voltage source 213 and drive buffers 214 and 215.

도 1에 도시된 바와 같이, 제1 스위칭 유닛(MP_PD_1)은 p형 PDMOS 트랜지스터일 수 있다. 또한, 제1 스위칭 유닛(MP_PD_1)은 제1 파워소스(Vin)에 연결된 소스 전극 및 제1 파워 트랜지스터(MOS_1)에 연결된 드레인 전극을 포함할 수 있다. 제2 스위칭 유닛(MP_PD_2)은 p형 PDMOS 트랜지스터(MP_PD_2)일 수 있다. 또한, 제2 스위칭 유닛(MP_PD_2)은 제1 파워소스(Vin)에 연결된 소스 전극 및 제2 파워 트랜지스터(MOS_2)에 연결된 드레인 전극을 포함할 수 있다. 스위칭 유닛들이 도 2에서 P형 PDMOS 트랜지스터(MP_PD_1 및 MP_PD_2)로 설명되어 있지만, 이는 권리범위를 한정하기 위한 것이 아니고, 당업자는 스위칭 유닛들로서 다양한 형태의 트랜지스터들을 사용할 수 있고, 작은 크기의 PMOS 트랜지스터들은 스위칭 유닛들로서 선택될 수 있다.As illustrated in FIG. 1, the first switching unit MP_PD_1 may be a p-type PDMOS transistor. In addition, the first switching unit MP_PD_1 may include a source electrode connected to the first power source Vin and a drain electrode connected to the first power transistor MOS_1. The second switching unit MP_PD_2 may be a p-type PDMOS transistor MP_PD_2. In addition, the second switching unit MP_PD_2 may include a source electrode connected to the first power source Vin and a drain electrode connected to the second power transistor MOS_2. Although the switching units are described as P-type PDMOS transistors MP_PD_1 and MP_PD_2 in FIG. 2, this is not intended to limit the scope of the right, and those skilled in the art can use various types of transistors as switching units, and small size PMOS transistors Can be selected as the switching units.

제1 파워 트랜지스터(MOS_1) 및 제2 파워 트랜지스터(MOS_2)는 제1 파워소스(Vin) 및 출력단(OUT) 사이에 병렬로 연결될 수 있고, 예를 들어, 제1 파워 트랜지스터(MOS_1) 및 제2 파워 트랜지스터(MOS_2)는 제1 파워소스(Vin)에 연결된 제1 전극 및 출력단(OUT)에 연결된 제2 전극을 포함할 수 있다. 제1 스위칭 유닛(MP_PD_1)은 제1 파워소스(Vin)에 연결된 제1 전극 및 제1 파워 트랜지스터(MOS_1)의 제어 전극에 연결된 제2 전극을 포함할 수 있다. 제1 스위칭 유닛(MP_PD_1)은 제어기(210)에 연결된 제어 전극을 포함할 수 있고, 제1 파워 트랜지스터(MOS_1)를 턴오프 시키기 위하여 제어기(210)에서 공급된 신호(예를 들어, 로우 레벨의 신호)에 응답하여 턴온될 수 있다. 제2 스위칭 유닛(MP_PD_2)은 제1 파워소스(Vin)에 연결된 제1 전극 및 제2 파워 트랜지스터(MOS_2)의 제어 전극에 연결된 제2 전극을 포함할 수 있다. 제2 스위칭 유닛(MP_PD_2)은 제어기(210)에 연결된 제어 전극을 포함할 수 있다. 또한, 제2 스위칭 유닛(MP_PD_2)은 제2 파워 트랜지스터를 턴오프 시키기 위하여 제어기(210)에서 공급된 신호(예를 들어, 로우 레벨의 신호)에 응답하여 턴온될 수 있다. The first power transistor MOS_1 and the second power transistor MOS_2 may be connected in parallel between the first power source Vin and the output terminal OUT, for example, the first power transistor MOS_1 and the second power transistor MOS_1. The power transistor MOS_2 may include a first electrode connected to the first power source Vin and a second electrode connected to the output terminal OUT. The first switching unit MP_PD_1 may include a first electrode connected to the first power source Vin and a second electrode connected to the control electrode of the first power transistor MOS_1. The first switching unit MP_PD_1 may include a control electrode connected to the controller 210, and the signal supplied from the controller 210 to turn off the first power transistor MOS_1 (eg, at a low level). Signal). The second switching unit MP_PD_2 may include a first electrode connected to the first power source Vin and a second electrode connected to the control electrode of the second power transistor MOS_2. The second switching unit MP_PD_2 may include a control electrode connected to the controller 210. In addition, the second switching unit MP_PD_2 may be turned on in response to a signal (eg, a low level signal) supplied from the controller 210 to turn off the second power transistor.

제어기(210)는 스타트 트리거(217)를 포함할 수 있다. 인에이블 신호는 전압 레귤레이터(200)의 인에이블 신호 입력단(En)을 통하여 제어기(210)로 제공될 수 있다. 제어기(210)는 인에이블 신호를 수신하고, 스타트 트리거(217)는 인에이블 신호를 소정의 시간 간격 동안 딜레이하여 딜레이된 인에이블 신호를 생성 할 수 있다. 또한 스타트 트리거(217)는 딜레이된 인에이블 신호를 제2 스위칭 유닛(MP_PD_2)에 제공하여, 제2 스위칭 유닛(MP_PD_2)이 턴온 되도록 할 수 있다. 이러한 경우, 소정의 시간 간격은 출력단(OUT)의 전압 레벨이 미리 정해진 출력 전압의 레벨에 도달하게 되는 시간보다 더 길거나 동일할 수 있다. The controller 210 can include a start trigger 217. The enable signal may be provided to the controller 210 through an enable signal input terminal En of the voltage regulator 200. The controller 210 may receive the enable signal, and the start trigger 217 may delay the enable signal for a predetermined time interval to generate a delayed enable signal. In addition, the start trigger 217 may provide the delayed enable signal to the second switching unit MP_PD_2 so that the second switching unit MP_PD_2 is turned on. In this case, the predetermined time interval may be longer or equal to the time for which the voltage level of the output terminal OUT reaches the level of the predetermined output voltage.

에러 증폭기(211)는 비반전 입력단(+), 반전 입력단(-), 신호 출력단을 포함할 수 있다. The error amplifier 211 may include a non-inverting input terminal (+), an inverting input terminal (-), and a signal output terminal.

피드백 저항 네트워크(212)는 출력단(OUT) 및 제2 파워소스(즉, 그라운드) 사이에 연결될 수 있다. 피드백 저항 네트워크(212)는 저항(R1) 및 저항(R2)이 직렬로 연결되도록 포함하여, 출력단(OUT)의 출력 전압에 상응하는 피드백 신호를 에러 증폭기(211)의 비반전 입력단(+)에 제공할 수 있다. 피드백 신호는 피드백 저항 네트워크(212)에 의해 출력단(OUT)의 출력 전압을 전압 분배한 전압 신호이다. 피드백 신호는 출력 전압에 비례한다. The feedback resistor network 212 may be connected between the output terminal OUT and the second power source (ie, ground). The feedback resistor network 212 includes a resistor R1 and a resistor R2 connected in series, so that a feedback signal corresponding to the output voltage of the output terminal OUT is connected to the non-inverting input terminal (+) of the error amplifier 211. Can provide. The feedback signal is a voltage signal obtained by voltage division of the output voltage of the output terminal OUT by the feedback resistor network 212. The feedback signal is proportional to the output voltage.

참조 전압 소스(213)는 참조 전압을 발생시킬 수 있고, 발생된 참조 전압을 에러 증폭기(211)의 반전 입력단(-)에 제공할 수 있다. 참조 전압은 출력단(OUT)의 출력 전압의 레벨을 결정한다. 출력 전압의 레벨은 참조 전압의 (R1+R2)/R1 배로 결정될 수 있다. 제1 구동 버퍼(214)는 에러 증폭기(211)의 신호 출력단 및 제1 파워 트랜지스터(MOS_1)의 제어 전극 사이에 연결될 수 있다. 제2 구동 버퍼(215)는 에러 증폭기(211)의 신호 출력단 및 제2 파워 트랜지스터(MOS_2)의 제어 전극 사이에 연결될 수 있다. 도 2에서, 캐패시터(216)는 외부회로의 커패시터 성분을 나타낸다. The reference voltage source 213 may generate a reference voltage and provide the generated reference voltage to the inverting input terminal (−) of the error amplifier 211. The reference voltage determines the level of the output voltage of the output terminal OUT. The level of the output voltage can be determined as (R1 + R2) / R1 times the reference voltage. The first driving buffer 214 may be connected between the signal output terminal of the error amplifier 211 and the control electrode of the first power transistor MOS_1. The second driving buffer 215 may be connected between the signal output terminal of the error amplifier 211 and the control electrode of the second power transistor MOS_2. In FIG. 2, capacitor 216 represents a capacitor component of an external circuit.

본 발명에 따른 일 실시예에서, 제어기(210)는 수신된 인에이블 신호를 에러 증폭기(211), 참조 전압 소스(213) 및 제1 구동 버퍼(214)에 제공할 수 있다. 에러 증폭기(211), 참조 전압 소스(213) 및 제1 구동 버퍼(214)는 수신된 인에이블 신호에 반응하여 작동한다. 또한, 제어기(210)는 스타트 트리거(217)를 통하여 미리 정해진 시간동안 인에이블 신호를 딜레이 할 수 있다. 또한, 제어기(210)는 제2 구동 버퍼(215)에 딜레이된 인에이블 신호를 제공하여, 제2 구동 버퍼(215)가 작동하도록 할 수 있다. 즉, 전압 레귤레이터(200)는 인에이블 신호에 응답하여 작동을 시작할 수 있다. In one embodiment according to the present invention, the controller 210 can provide the received enable signal to the error amplifier 211, the reference voltage source 213 and the first drive buffer 214. The error amplifier 211, the reference voltage source 213 and the first drive buffer 214 operate in response to the received enable signal. In addition, the controller 210 may delay the enable signal for a predetermined time through the start trigger 217. In addition, the controller 210 may provide a delayed enable signal to the second driving buffer 215 to allow the second driving buffer 215 to operate. That is, the voltage regulator 200 may start to operate in response to the enable signal.

본 발명에 따른 일 실시예에서, 참조 전압 소스(213)는 밴드갭 참조 전압 소스일 수 있고, 에러 증폭기(211)는 2단 차동 연산 증폭기일 수 있다. 밴드갭 참조 전압 소스는 온도에 따라서 예측 가능성이 있도록 변하는 참조 전압 소스를 의미한다. 따라서, 일 실시예에서, 참조 전압 소스(213)이 밴드갭 참조 전압 소스인 경우, 참조 전압은 온도에 따라서 예측 가능할 수 있다.In one embodiment according to the present invention, the reference voltage source 213 may be a bandgap reference voltage source and the error amplifier 211 may be a two stage differential operational amplifier. The bandgap reference voltage source refers to a reference voltage source that changes predictably with temperature. Thus, in one embodiment, when the reference voltage source 213 is a bandgap reference voltage source, the reference voltage may be predictable according to temperature.

위에서 설명된 것처럼, 에러 증폭기(211)는 피드백 저항 네트워크(212)에 의하여 제공되는 피드백 신호와 참조 전압 소스(213)에 의하여 발생되는 참조 전압을 비교할 수 있다. 피드백 신호의 전압 레벨이 참조 전압의 레벨을 초과하면, 에러 증폭기(211)는 신호 출력단을 통하여 출력 신호를 출력할 수 있다. 그리하여, 제1 구동버퍼(214)를 통하여 제1 파워 트랜지스터(MOS_1)의 제어 전극에 출력신호를 제공할 수 있다. 제1 파워 트랜지스터(MOS_1)는 제1 파워 트랜지스터(MOS_1)를 통해 흐르는 전류의 양을 감소시키며, 이는 피드백 신호의 전압 레벨을 감소시킨다. 반대로, 피드백 신호의 전압 레벨이 참조 전압의 레벨보다 작으면, 제1 파워 트랜지스터(MOS_1)는 제1 파워 트랜지스터(MOS_1)를 통해 흐르는 전류의 양을 증가시키며, 이는 피드백 신호의 전압 레벨을 증가시킨다. 그러나, 제1 파워 트랜지스터(MOS_1)를 통해 흐를 수 있는 최대 전류량은 제1 파워 트랜지스터(MOS_1)의 외형비에 의해 결정된다. 그 결과, 전압 레귤레이터(200)가 동작을 시작하는 시점에, 외부회로의 커패시터 성분, 즉, 커패시터(216)를 충전하기 위해 큰 전류(외부회로에 저항 성분이 없다면, 이론상, 무한대의 전류)가 흘러야 하지만, 이는 제1 파워 트랜지스터(MOS_1)의 외형비에 의해 제한되므로, 파워소스가 훼손될 정도의 큰 돌입 전류가 발생하지 않는다. As described above, the error amplifier 211 may compare the feedback signal provided by the feedback resistor network 212 with the reference voltage generated by the reference voltage source 213. When the voltage level of the feedback signal exceeds the level of the reference voltage, the error amplifier 211 may output an output signal through the signal output terminal. Thus, an output signal may be provided to the control electrode of the first power transistor MOS_1 through the first driving buffer 214. The first power transistor MOS_1 reduces the amount of current flowing through the first power transistor MOS_1, which reduces the voltage level of the feedback signal. Conversely, if the voltage level of the feedback signal is less than the level of the reference voltage, the first power transistor MOS_1 increases the amount of current flowing through the first power transistor MOS_1, which increases the voltage level of the feedback signal. . However, the maximum amount of current that can flow through the first power transistor MOS_1 is determined by the aspect ratio of the first power transistor MOS_1. As a result, at the time when the voltage regulator 200 starts to operate, a large component of the external circuit, i.e., a large current (in theory, infinite current if there is no resistance component in the external circuit) to charge the capacitor 216, It should flow, but this is limited by the aspect ratio of the first power transistor MOS_1, so that no large inrush current is generated such that the power source is damaged.

도 3는 본 발명의 일 실시예에 따른 전압 레귤레이터(200)에 포함된 스타트 트리거(217)를 도시한다.3 illustrates a start trigger 217 included in the voltage regulator 200 in accordance with one embodiment of the present invention.

도 3을 참조하면, 스타트 트리거(217)는 트랜지스터(MP1, MP2, MP3, MN1), 커패시터(C1), 바이어스 전류 소스(lb), 인버터(INV1-INV6), 낸드 게이트(NAND1)를 포함할 수 있다. 트랜지스터들(MP1 및 MP2)은 PMOS 전류 미러를 구성할 수 있다. 캐패시터(C1)는 트랜지스터(MN1)의 소스 전극과 드레인 전극 사이에 연결된 별도의 커패시터 또는 트랜지스터(MN1)의 기생 커패시터일 수 있다. 인에이블 신호는 인에이블 신호 입력단(En)에서 수신될 때, 스타트 트리거(217)는 미리 정해진 시간동안 인에이블 신호를 딜레이 할 수 있고, 딜레이 출력단(En_D)를 통하여 딜레이된 신호를 출력할 수 있다. 인에이블 신호가 딜레이되는 시간은 바이어스 전류 소스(lb), 트랜지스터(MP1, MP2)의 외형비, 커패시터(C1)의 커패시턴스, 및 인버터(INV2-INV4)의 지연 시간에 의하여 결정될 수 있다. 따라서, 트랜지스터(MP1 및 MP2)의 외형비, 커패시터(C1)의 커패시턴스를 조절하여, 인에이블 신호가 딜레이되는 시간을 조절할 수 있다. 즉, 스타트 트리거(217)는 인에이블 신호를 트랜지스터(MP2)의 드레인 전류가 캐패시터(C1)를 하이레벨로 충전하는데 소요되는 시간만큼 딜레이 시켜서 딜레이된 인에이블 신호를 생성한다.Referring to FIG. 3, the start trigger 217 may include transistors MP1, MP2, MP3, and MN1, a capacitor C1, a bias current source lb, an inverter INV1-INV6, and a NAND gate NAND1. Can be. Transistors MP1 and MP2 may constitute a PMOS current mirror. The capacitor C1 may be a separate capacitor connected between the source electrode and the drain electrode of the transistor MN1 or a parasitic capacitor of the transistor MN1. When the enable signal is received at the enable signal input terminal En, the start trigger 217 may delay the enable signal for a predetermined time and output the delayed signal through the delay output terminal En_D. . The time at which the enable signal is delayed may be determined by the bias current source lb, the contour ratio of the transistors MP1 and MP2, the capacitance of the capacitor C1, and the delay time of the inverters INV2-INV4. Therefore, by controlling the appearance ratio of the transistors MP1 and MP2 and the capacitance of the capacitor C1, the time for which the enable signal is delayed can be adjusted. That is, the start trigger 217 delays the enable signal by the time required for the drain current of the transistor MP2 to charge the capacitor C1 to a high level to generate a delayed enable signal.

도 3에 도시된 회로에서, 인에이블 신호가 로우 레벨에서 하이 레벨로 천이하는 경우, 인에이블 신호는 대략 트랜지스터(MP2)의 드레인 전류가 캐패시터(C1)를 하이 레벨로 충전하는데 소요되는 시간만큼 딜레이되어, 딜레이된 인에이블 신호도 하이 레벨로 천이하게 된다. 그러나, 인에이블 신호가 하이 레벨에서 로우 레벨로 천이하는 경우, 낸드 게이트(NAND1)에 입력되는 로우 레벨로 천이된 인에이블 신호에 의하여, 거의 동시에 딜레이된 인에이블 신호도 로우 레벨로 천이하게 된다.
In the circuit shown in Fig. 3, when the enable signal transitions from the low level to the high level, the enable signal is delayed by approximately the time required for the drain current of the transistor MP2 to charge the capacitor C1 to the high level. The delayed enable signal also transitions to a high level. However, when the enable signal transitions from the high level to the low level, the enable signal, which is delayed almost simultaneously, also transitions to the low level by the enable signal transitioned to the low level input to the NAND gate NAND1.

도 4는 본 발명의 일 실시예에 따른 전압 레귤레이터(200)의 파형을 설명하는 도면이다.4 is a diagram illustrating a waveform of the voltage regulator 200 according to an embodiment of the present invention.

도 4를 참조하면, 전압 레귤레이터(200)는 인에이블 신호 입력단(En)을 통하여 시간(t1)에 인에이블 신호를 수신한다. 일 실시예에서, 하이 레벨 신호는 도 4(a)에 도시된 바와 같이, 인에이블 신호로서 사용될 수 있다. 이러한 경우, 하이 레벨로 수신된 인에이블 신호에 반응하여, 참조 전압 소스(213), 에러 증폭기(211) 및 제1 구동 버퍼(214)는 작동을 시작한다. 한편, 제1 스위칭 유닛(MP_PD_1)이 턴온되어서, 제1 파워 트랜지스터(MOS_1)가 턴온 된다. 도 4(c)에 도시된 바와 같이, 제1 파워소스(Vin)로부터의 파워는 제1 파워 트랜지스터(MOS_1)을 통하여 출력단(OUT)에 제공되고, 따라서, 외부회로에 연결된 출력단(OUT)에서 전압 레벨은 서서히 증가한다. 제1 파워 트랜지스터(MOS_1)가 턴온됨에 따라, 도 4(d)에 도시된 바와 같이 돌입전류가 발생하지만, 제1 파워 트랜지스터(MOS_1)의 외형비에 의해 돌입전류는 제한된다. Referring to FIG. 4, the voltage regulator 200 receives an enable signal at a time t1 through an enable signal input terminal En. In one embodiment, the high level signal may be used as an enable signal, as shown in FIG. 4 (a). In this case, in response to the enable signal received at the high level, the reference voltage source 213, the error amplifier 211 and the first drive buffer 214 start to operate. Meanwhile, the first switching unit MP_PD_1 is turned on so that the first power transistor MOS_1 is turned on. As shown in FIG. 4C, power from the first power source Vin is provided to the output terminal OUT through the first power transistor MOS_1, and thus, at the output terminal OUT connected to an external circuit. The voltage level gradually increases. As the first power transistor MOS_1 is turned on, an inrush current is generated as shown in FIG. 4D, but the inrush current is limited by the aspect ratio of the first power transistor MOS_1.

스타트 트리거(217)는 딜레이된 출력단(En_D)를 통하여 도 4(b)에 도시된 바와 같이, 시간(t3)에서 딜레이된 인에이블 신호를 출력할 수 있다. 즉, 스타트 트리거(217)은 미리 정해진 시간(t3-t1)동안 수신된 인에이블 신호를 딜레이 할 수 있다. 미리 정해진 시간(t3-t1)은 제1 파워 트랜지스터(MOS_1)가 턴온 되는 시간(t1)부터 출력단(OUT)의 전압 레벨이 전압 레귤레이터(200)의 미리 정해진 출력 전압과 실질적으로 동일한 레벨이 되는 시간(t2-t1)과 동일하거나 그 보다 클 필요가 있다. 따라서, 제2 파워 트랜지스터(MOS_2)가 턴온 되면, 충분한 전류, 즉, 제1 파워 트랜지스터(MOS_1)의 외형비에 의해 제한되는 전류량 보다 많은 양의 전류가 외부회로에 제공될 수 있다. The start trigger 217 may output the enable signal delayed at time t3 as shown in FIG. 4B through the delayed output terminal En_D. That is, the start trigger 217 may delay the enable signal received for a predetermined time (t3-t1). The predetermined time t3-t1 is a time at which the voltage level of the output terminal OUT becomes substantially the same level as the predetermined output voltage of the voltage regulator 200 from the time t1 when the first power transistor MOS_1 is turned on. It needs to be equal to or greater than (t2-t1). Therefore, when the second power transistor MOS_2 is turned on, a sufficient current, that is, a current larger than the amount of current limited by the appearance ratio of the first power transistor MOS_1 may be provided to the external circuit.

인에이블 신호의 공급이 중단되면(즉, 인에이블 신호 입력단에서부터 공급되는 신호가 하이 레벨에서 로우 레벨로 스위칭되면), 스타트 트리거(217)는 로우 레벨 신호를 딜레이 할 수 없고, 인에이블 신호가 로우 레벨로 스위칭됨과 동시에, 딜레이된 인에이블 신호는 로우 레벨로 스위칭된다. 그 결과, 제어기(210)는 동시에 에러 증폭기(211), 참조 전압 소스(213), 구동 버퍼(214, 215)에 로우 레벨 신호가 제공되고, 제1 및 제2 스위칭 유닛(MP_PD_1, MP_PD_2)이 턴온되어 전압 레귤레이터(200)에 포함되는 제1 파워 트랜지스터(MOS1) 및 제2 파워 트랜지스터(MOS2)는 동시에 턴오프 될 수 있다. If the supply of the enable signal is stopped (ie, the signal supplied from the enable signal input terminal is switched from the high level to the low level), the start trigger 217 cannot delay the low level signal, and the enable signal is low. At the same time as being switched to the level, the delayed enable signal is switched to the low level. As a result, the controller 210 simultaneously provides a low level signal to the error amplifier 211, the reference voltage source 213, the drive buffers 214 and 215, and the first and second switching units MP_PD_1 and MP_PD_2 The first power transistor MOS1 and the second power transistor MOS2 that are turned on and included in the voltage regulator 200 may be turned off at the same time.

위의 실시예에서, 인에이블 신호(En)는 인에이블 신호단의 외부에서 제공되는 신호일 수 있다. 다만, 본 발명의 권리범위는 이에 한정되지 않고, 다른 실시예에서, 제1 파워소스(Vin)는 전압 레귤레이터(100)의 인이에블 신호 입력단(En)에 연결되어, 제1 파워소스(Vin)의 출력이 인에이블 신호(En)로 사용될 수 있다. 따라서, 인에이블 신호(En)를 외부에서 공급할 필요가 없을 수 있다. In the above embodiment, the enable signal En may be a signal provided outside of the enable signal terminal. However, the scope of the present invention is not limited thereto, and in another embodiment, the first power source Vin is connected to the enable signal input terminal En of the voltage regulator 100, thereby providing a first power source Vin. ) May be used as an enable signal En. Therefore, it may not be necessary to supply the enable signal En externally.

상술한 실시예들에서, 제1 파워소스(Vin)은 포지티브(positive) 전압 레벨을 제공하고, 제2 파워소스는 그라운드(ground)이다. 그러나, 권리범위는 이에 한정되지 않고, 제1 파워소스(Vin)는 그라운드(ground)이고, 제2 파워소스는 네거티브(negative) 전압 레벨을 공급할 수 있다. In the above embodiments, the first power source Vin provides a positive voltage level and the second power source is ground. However, the scope of rights is not limited thereto, and the first power source Vin is ground, and the second power source may supply a negative voltage level.

상기 설명한 바와 같이, 일 실시예에 따른, 전압 레귤레이터에서, 상대적으로 작은 외형비를 가진 제1 파워 트랜지스터(MOS1)는 수신된 인에이블 신호에 반응하여 턴온될 수 있고, 제1 파워소스(Vin)에서부터 제공된 파워는 제1 파워 트랜지스터(MOS1)를 통하여 출력단에 제공될 수 있고, 상대적으로 작은 돌입전류가 발생될 수 있다. 출력단에서 전압 레벨이 전압 레귤레이터의 미리 정해진 출력 전압의 레벨과 동일하게 되는 경우, 상대적으로 큰 외형비를 가진 제2 파워 트랜지스터가 턴온 될 수 있다. 그리하여, 제2 파워 트랜지스터는 작동할 수 있고, 외부회로에 충분한 전류를 제공할 수 있다. 외부회로에 연결된 출력단(OUT)에서의 전압 레벨은 피드백 회로에 의하여 서서히 증가하며, 일정한 값으로 안정화된다. 따라서, 일 실시예에 따른 전압 레귤레이터는 돌입 전류의 크기를 제한할 수 있다.
As described above, in the voltage regulator, according to an embodiment, the first power transistor MOS1 having a relatively small aspect ratio may be turned on in response to the received enable signal, and the first power source Vin The power provided from may be provided to the output terminal through the first power transistor MOS1, and a relatively small inrush current may be generated. When the voltage level at the output terminal becomes equal to the level of the predetermined output voltage of the voltage regulator, the second power transistor having a relatively large aspect ratio may be turned on. Thus, the second power transistor can operate and provide sufficient current to the external circuit. The voltage level at the output terminal OUT connected to the external circuit is gradually increased by the feedback circuit and stabilized to a constant value. Thus, the voltage regulator according to an embodiment may limit the magnitude of the inrush current.

도 5은 본 발명의 일 실시예에 따른 전압 레귤레이터의 제어 방법을 나타내는 흐름도이다.5 is a flowchart illustrating a method of controlling a voltage regulator according to an embodiment of the present invention.

도 5을 참조하면, 본 발명의 실시예에 따른 전압 레귤레이터의 제어 방법은 다음과 같다.Referring to FIG. 5, a control method of a voltage regulator according to an embodiment of the present invention is as follows.

1) 딜레이된 인에이블 신호를 인에이블 신호보다 늦게 발생시킨다 (S1).1) The delayed enable signal is generated later than the enable signal (S1).

2) 인에이블 신호에 응답하여 제1 파워 트랜지스터만을 턴온 시킴으로써, 돌입전류를 제한한다 (S2).2) Inrush current is limited by turning on only the first power transistor in response to the enable signal (S2).

3) 딜레이된 인에이블 신호에 응답하여 제2 파워 트랜지스터도 턴온 시켜, 충분한 전류를 제공한다 (S3).3) In response to the delayed enable signal, the second power transistor is also turned on to provide sufficient current (S3).

이러한 단계(S1) 내지 단계(S3)를 통하여, 돌입전류(inrush current)가 과도하게 흐르는 것을 방지하도록, 제어하는 것이 가능하다.
Through these steps S1 to S3, it is possible to control so as to prevent excessive inrush current from flowing.

도 6은 본 발명의 일 실시예에 따른, 복수의 전압 레귤레이터를 포함하는 전압 레귤레이터 시스템을 도시한다.6 illustrates a voltage regulator system including a plurality of voltage regulators, according to one embodiment of the invention.

도 6을 참조하면, 전압 레귤레이터들(620, 640, 660)은 각각 USB(Universal Serial Bus, 610)에 연결되고, 인에이블 신호(EN<N:1>)에 응답하여 동작한다. 전압 레귤레이터들(620, 640, 660)은 각각 유에스비(USB)를 통해서 입력 전압(VIN1, VIN2, ...VINn)을 변화 시켜서 출력 전압(VOUT1, VOUT2, ...VOUTn)을 발생시킨다. 구동 전류는 전압 레귤레이터들(620, 630, 640) 각각에 결합된 외부회로들(621, 641, 661)을 충전한다.Referring to FIG. 6, the voltage regulators 620, 640, and 660 are connected to a universal serial bus 610, respectively, and operate in response to an enable signal EN <N: 1>. The voltage regulators 620, 640, and 660 change the input voltages VIN1, VIN2, ... VINn through the USB to generate the output voltages VOUT1, VOUT2, ... VOUTn, respectively. The driving current charges the external circuits 621, 641, 661 coupled to each of the voltage regulators 620, 630, 640.

예를 들어, 전압 레귤레이터(620)는 인에이블 신호(EN<1>)에 응답하여 소프트 스타팅 동작을 하고, USB(610)의 입력 전압(VIN1)으로부터 제1 출력 전압(VOUT1)을 발생시킨다. 외부회로(621)가 동작을 시작하는 시점에 외부회로(621)의 커패시터 성분이 USB(610)로부터 제공되는 전류에 의해 충전됨에 따라 높은 돌입전류가 발생될 수 있지만, 전압 레귤레이터(620)에 의해 돌입전류가 제한되므로 USB(610)는 보호될 수 있다. For example, the voltage regulator 620 performs a soft starting operation in response to the enable signal EN <1>, and generates a first output voltage VOUT1 from the input voltage VIN1 of the USB 610. High inrush current may be generated as the capacitor component of the external circuit 621 is charged by the current provided from the USB 610 at the time when the external circuit 621 starts to operate, but the voltage regulator 620 Since the inrush current is limited, the USB 610 can be protected.

전압 레귤레이터(640)는 인에이블 신호(EN<2>)에 응답하여 소프트 스타팅 동작을 하고, USB(610)의 입력 전압(VIN2)으로부터 제2 출력 전압(VOUT2)을 발생시킨다. 외부회로(641)이 동작을 시작하는 시점에 외부회로(641)의 커패시터 성분이 USB(610)로부터 제공되는 전류에 의해 충전됨에 따라 높은 돌입전류가 발생될 수 있지만, 전압 레귤레이터(640)에 의해 돌입전류가 제한되므로 USB(610)는 보호될 수 있다.
The voltage regulator 640 performs a soft starting operation in response to the enable signal EN <2>, and generates a second output voltage VOUT2 from the input voltage VIN2 of the USB 610. At the time when the external circuit 641 starts to operate, a high inrush current may be generated as the capacitor component of the external circuit 641 is charged by the current provided from the USB 610, but the voltage regulator 640 Since the inrush current is limited, the USB 610 can be protected.

도 7은 본 발명의 실시예들에 따른 전압 레귤레이터를 구비하는 디스플레이 장치(700)를 나타내는 블록도이다.7 is a block diagram illustrating a display device 700 having a voltage regulator according to embodiments of the present invention.

도 7을 참조하면, 디스플레이 장치(700)는 전압 레귤레이터(100) 및 발광 소자(730)를 포함한다. 전압 레귤레이터(100)는 발광 소자(730)에 안정된 전원 전압을 공급한다.Referring to FIG. 7, the display apparatus 700 includes a voltage regulator 100 and a light emitting device 730. The voltage regulator 100 supplies a stable power supply voltage to the light emitting device 730.

도 1을 참조하면, 전압 레귤레이터(100)는 제1 파워 트랜지스터(MOS_1), 제2 파워 트랜지스터(MOS_2) 및 제어기(110)를 포함할 수 있다.Referring to FIG. 1, the voltage regulator 100 may include a first power transistor MOS_1, a second power transistor MOS_2, and a controller 110.

제어기(110)는 제1 파워 트랜지스터(MOS_1)를 턴온 한 후에, 제2 파워 트랜지스터(MOS_2)를 턴온 할 수 있다. 따라서, 제1 파워소스(Vin)로부터 제공되는 파워는 시간 간격을 가지고, 제1 파워 트랜지스터(MOS_1) 및 제2 파워 트랜지스터(MOS_2)를 통하여 출력단(OUT)에 제공될 수 있다. 결과적으로 제1 파워소스(Vin)로부터 제공되는 파워는 출력단(OUT)에 연결된 외부회로에 제공될 수 있다. 제1 파워 트랜지스터(MOS_1)의 외형비로 인하여 출력단(OUT)에 흐르는 전류는 제한되어, 큰 돌입전류가 발생하는 것을 방지할 수 있다. 따라서, 파워 소스의 훼손을 방지할 수 있다.
The controller 110 may turn on the second power transistor MOS_2 after turning on the first power transistor MOS_1. Therefore, power provided from the first power source Vin may be provided to the output terminal OUT at time intervals and through the first power transistor MOS_1 and the second power transistor MOS_2. As a result, power provided from the first power source Vin may be provided to an external circuit connected to the output terminal OUT. Due to the aspect ratio of the first power transistor MOS_1, the current flowing to the output terminal OUT is limited, thereby preventing a large inrush current from occurring. Therefore, the damage of the power source can be prevented.

도 8은 본 발명의 일 실시예에 따른 전압 레귤레이터를 구비하는 메모리 시스템의 제1 응용 예를 도시한 블록도이다.8 is a block diagram illustrating a first application example of a memory system having a voltage regulator according to an embodiment of the present invention.

도 8를 참조하면, 전자 시스템(800)은 입력 장치(810), 출력 장치(820), 프로세서 장치(830) 및 반도체 장치(840)를 포함한다. 프로세서 장치(830)는 각각 해당하는 인터페이스를 통해서 입력 장치(810), 출력 장치(820) 그리고 반도체 장치(110)를 제어할 수 있다. 프로세서 장치(830)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입력 장치(810)와 출력 장치(820)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택되는 적어도 하나를 포함할 수 있다.Referring to FIG. 8, the electronic system 800 includes an input device 810, an output device 820, a processor device 830, and a semiconductor device 840. The processor device 830 may control the input device 810, the output device 820, and the semiconductor device 110 through corresponding interfaces, respectively. The processor device 830 may include at least one of at least one microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing functions similar thereto. The input device 810 and the output device 820 may include at least one selected from a keypad, a keyboard, a display device, and the like.

반도체 장치(840)는 도 1의 전압 레귤레이터(100), 도 2의 전압 레귤레이터(200) 또는 도 6의 전압 레귤레이터(600)를 포함할 수 있다. 본 발명의 실시예들에 따른 전압 레귤레이터(100)는 반도체 장치(840)에 포함되어 있을 수 있다. 전압 레귤레이터(100)는 한 쌍의 파워 트랜지스터와 제어부를 구비하여, 반도체 장치(840)에 전압이 공급되는 경우, 과도한 돌입전류를 방지한다. 따라서, 메모리 시스템의 오작동 및 전류의 과잉공급으로 인한 시스템의 망실을 방지한다.
The semiconductor device 840 may include the voltage regulator 100 of FIG. 1, the voltage regulator 200 of FIG. 2, or the voltage regulator 600 of FIG. 6. The voltage regulator 100 according to the embodiments of the present invention may be included in the semiconductor device 840. The voltage regulator 100 includes a pair of power transistors and a controller to prevent excessive inrush current when a voltage is supplied to the semiconductor device 840. Thus, the system is prevented from malfunctioning due to a malfunction of the memory system and an excessive supply of current.

도 9은 본 발명의 일 실시예에 따른 전압 레귤레이터를 구비하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.9 is a block diagram illustrating a second application example of a memory system including a voltage regulator according to an embodiment of the present invention.

도 9을 참조하면, 메모리 시스템(900)은 인터페이스부(910), 컨트롤러(920) 그리고 반도체 장치(930)를 포함할 수 있다. 인터페이스부(910)는 메모리 시스템(900)과 호스트와의 인터페이싱을 제공할 수 있다. 인터페이스부(910)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 인터페이스부(910)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다. Referring to FIG. 9, the memory system 900 may include an interface unit 910, a controller 920, and a semiconductor device 930. The interface unit 910 may provide an interface between the memory system 900 and the host. The interface unit 910 may include a data exchange protocol corresponding to the host for interfacing with the host. The interface unit 910 includes a universal serial bus (USB), a multi-media card (MMC), a peripheral component interconnect-express (PCI-E), a serial-attached SCSI (SAS), a serial advanced technology attachment (SATA), and a PATA (PATA). It can be configured to communicate with the host through one of a variety of interface protocols such as Parallel Advanced Technology Attachment (SSC), Small Computer System Interface (SCSI), Enhanced Small Disk Interface (ESDI), and Integrated Drive Electronics (IDE).

컨트롤러(920)는 인터페이스부(910)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(920)는 호스트로부터 제공되는 데이터, 어드레스를 참조하여 반도체 장치(930)를 액세스할 수 있다. 컨트롤러(920)는 반도체 메모리 장치(930)로부터 읽혀진 데이터(Data)를 인터페이스부(910)를 경유하여 호스트로 전달할 수 있다.The controller 920 may receive data and an address provided from the outside through the interface unit 910. The controller 920 may access the semiconductor device 930 with reference to data and an address provided from the host. The controller 920 may transfer data read from the semiconductor memory device 930 to the host via the interface unit 910.

컨트롤러(920)는 버퍼 메모리(921)를 포함할 수 있다. 버퍼 메모리(921)에는 호스트로부터 제공되는 쓰기 데이터 또는 반도체 장치(930)로부터 읽혀진 데이터가 일시 저장된다. 호스트의 읽기 요청 시에 반도체 장치(930)에 존재하는 데이터가 캐시 되어 있는 경우에는, 버퍼 메모리(921)는 캐시 된 데이터를 직접 호스트로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 메모리 시스템(900) 내 메모리 채널의 전송 속도보다 월등히 빠를 수 있다. 즉, 호스트의 인터페이스 속도가 월등히 높은 경우, 버퍼 메모리(921)를 제공함으로써 속도 차이로 발생하는 성능(Performance) 저하를 최소화할 수 있다.The controller 920 may include a buffer memory 921. In the buffer memory 921, write data provided from a host or data read from the semiconductor device 930 is temporarily stored. When data existing in the semiconductor device 930 is cached at the read request of the host, the buffer memory 921 supports a cache function of directly providing the cached data to the host. In general, the data transfer rate by the bus format of the host (eg, SATA or SAS) may be significantly faster than the transfer rate of the memory channel in the memory system 900. That is, when the interface speed of the host is extremely high, the performance degradation caused by the speed difference can be minimized by providing the buffer memory 921.

반도체 장치(930)에는 본 발명의 실시예들에 따라 전압 레귤레이터(100)가 배치될 수 있다. In the semiconductor device 930, a voltage regulator 100 may be disposed in accordance with embodiments of the present invention.

반도체 장치(930)는 메모리 시스템(900)의 저장 매체로서 제공될 수 있다. 예를 들면, 반도체 장치(930)는 저항성 메모리 장치로 구현될 수 있다. 또는, 반도체 장치(930)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 구현될 수 있다. 반도체 장치(930)는 복수의 메모리 장치를 포함할 수 있다. 저장 매체로서 반도체 장치(930)는 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
The semiconductor device 930 may be provided as a storage medium of the memory system 900. For example, the semiconductor device 930 may be implemented as a resistive memory device. Alternatively, the semiconductor device 930 may be implemented as a NAND-type flash memory having a large storage capacity. The semiconductor device 930 may include a plurality of memory devices. As the storage medium, the semiconductor device 930 may be PRAM, MRAM, ReRAM, FRAM, NOR flash memory, or the like, and a memory system in which heterogeneous memory devices are mixed may be used.

도 10은 본 발명에 일 실시예에 따른 전압 레귤레이터를 구비하는 메모리 시스템의 제3 응용 예를 나타내는 블록도이다.FIG. 10 is a block diagram illustrating a third application of a memory system including a voltage regulator according to an embodiment of the present invention. FIG.

도 10을 참조하면, 메모리 시스템(1000)은 인터페이스부(1010), 컨트롤러(1020) 그리고 반도체 장치(1030)를 포함한다. 인터페이스부(1010)는, 도 9의 인터페이스(910)과 유사하게, 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 반도체 장치(1030)는 전압 레귤레이터(100)를 포함하는 반도체 디스크 장치(SSD)로 구성될 수 있다. 메모리 시스템(1000)은 플래쉬 메모리 시스템으로 칭할 수 있다. Referring to FIG. 10, the memory system 1000 includes an interface unit 1010, a controller 1020, and a semiconductor device 1030. The interface unit 1010 may have a data exchange protocol corresponding to the host for interfacing with the host, similar to the interface 910 of FIG. 9. The semiconductor device 1030 may be configured as a semiconductor disk device (SSD) including the voltage regulator 100. The memory system 1000 may be referred to as a flash memory system.

컨트롤러(1020)는 어드레스 변환 테이블(1022)이 구성되는 버퍼 메모리(1021)를 포함할 수 있다. 컨트롤러(1020)는 어드레스 변환 테이블(1022)을 참조하여 인터페이스부(910)로부터 제공되는 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환할 수 있다. 변환된 물리 어드레스(Physical Address)를 참조하여 컨트롤러(1020)는 반도체 장치(1030)를 액세스하게 될 것이다.The controller 1020 may include a buffer memory 1021 in which an address translation table 1022 is configured. The controller 1020 may convert a logical address provided from the interface unit 910 into a physical address with reference to the address conversion table 1022. The controller 1020 may access the semiconductor device 1030 with reference to the converted physical address.

도 9 및 도 10에 도시된 메모리 시스템(900, 1000)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(900, 1000)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다.
The memory systems 900 and 1000 illustrated in FIGS. 9 and 10 include personal digital assistants (PDAs), portable computers, web tablets, digital cameras, portable media players (PMPs), and mobile devices. It can be mounted on an information processing device such as a phone, a wireless phone, a laptop computer. Memory systems 900 and 1000 include MMC cards, Secure Digital Cards, Micro SD Cards, Memory Sticks, ID Cards, Personal Computer Memory Card International Association (PCMCIA) Cards, and Chip Cards. , A USB card, a smart card, a CF card, and the like.

도 11는 본 발명의 실시예들에 따른 전압 레귤레이터를 구비하는 컴퓨터 시스템(1100)을 나타내는 블록도이다.11 is a block diagram illustrating a computer system 1100 having a voltage regulator according to embodiments of the present invention.

도 11를 참조하면, 컴퓨터 시스템(1100)은 시스템 버스(1150)에 전기적으로 연결되는 중앙 처리 장치(1110), 사용자 인터페이스(1120), 메모리(1130) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1140)을 포함할 수 있다. 사용자 인터페이스(1120)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1120)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(1120) 또는 모뎀(1140)을 통해 제공되거나 중앙 처리 장치(1110)에 의해서 처리된 데이터는 메모리(1130)에 저장될 수 있다.Referring to FIG. 11, a computer system 1100 is a modem such as a central processing unit 1110, a user interface 1120, a memory 1130, and a baseband chipset electrically connected to the system bus 1150. 1140. The user interface 1120 may be an interface for transmitting data to or receiving data from a communication network. The user interface 1120 may be in a wired or wireless form, and may include an antenna or a wired or wireless transceiver. Data provided through the user interface 1120 or the modem 1140 or processed by the central processing unit 1110 may be stored in the memory 1130.

메모리(1130)은 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(1130)는 본 발명의 실시예들에 따른 전압 레귤레이터(100)가 배치되는 DRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다.The memory 1130 may include a volatile memory device such as a DRAM and / or a nonvolatile memory device such as a flash memory. The memory 1130 may include a DRAM, a PRAM, an MRAM, a ReRAM, a FRAM, a NOR flash memory, a NAND flash memory, and a fusion flash memory (eg, an SRAM buffer) in which the voltage regulator 100 is disposed. And NAND flash memory and NOR interface logic combined memory).

본 발명에 따른 컴퓨터 시스템(1100)이 모바일 장치인 경우, 컴퓨터 시스템(1100)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(1100)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.When the computer system 1100 according to the present invention is a mobile device, a battery (not shown) for supplying an operating voltage of the computer system 1100 will be further provided. Although not shown in the drawings, the computer system 1100 according to the present invention may further be provided with an application chipset, a camera image processor (CIP), and an input / output device.

본 발명에 따른 컴퓨터 시스템(1100)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(1100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다.
When the computer system 1100 according to the present invention is a device for performing wireless communication, the computer system 1100 may include code division multiple access (CDMA), global system for mobile communication (GSM), north american multiple access (NADC), It can be used in a communication system such as CDMA2000.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

100 : 전압 레귤레이터 200 : 전압 레귤레이터
600 : 전압 레귤레이터 시스템 620, 640, 660 : 전압 레귤레이터
MP_PD_1 : 제1 스위칭 유닛 MP_PD_2 : 제2 스위칭 유닛
MOS_1 : 제1 파워 트랜지스터 MOS_2 : 제2 파워 트랜지스터
MOS_n : 제n 파워 트랜지스터 Vin : 제1 파워소스
OUT : 출력단 En : 인에이블 신호 입력단
110 : 제어기 210 : 제어기
217 : 스타트 트리거 211 : 에러 증폭기
212 : 피드백 저항 네트워크 213 : 참조 전압 소스
214, 215 : 구동 버퍼100: voltage regulator 200: voltage regulator
600: voltage regulator system 620, 640, 660: voltage regulator
MP_PD_1: first switching unit MP_PD_2: second switching unit
MOS_1: first power transistor MOS_2: second power transistor
MOS_n: nth power transistor Vin: First power source
OUT: Output terminal En: Enable signal input terminal
110: controller 210: controller
217: start trigger 211: error amplifier
212: feedback resistor network 213: reference voltage source
214, 215: driving buffer

Claims

A first power transistor and a second power transistor connected in parallel between the first power source and the output terminal; And
A control unit for turning on the first power transistor and the second power transistor,
An aspect ratio of the first power transistor is smaller than that of the second power transistor,
And the controller controls the second power transistor to be turned on after a predetermined time after the first power transistor is turned on.

The voltage regulator device of claim 1, wherein an aspect ratio of the first transistor is selected such that a maximum current that can flow through the first power transistor is smaller than a standard current of the first power source.

The aspect ratio of the first transistor and the second transistor such that a maximum value of a sum of currents that can flow through the first power transistor and the second power transistor is equal to a standard current of the first power source. Voltage regulator device, characterized in that the appearance ratio is selected.

The voltage regulator device of claim 1, further comprising an amplifier connected to control each of the first power transistor and the second power transistor based on a comparison of a reference voltage and a reference voltage corresponding to a voltage at an output terminal.
And the first power transistor and the second power transistor are controlled by the amplifier to output a constant level of voltage to an output terminal.

The voltage regulator apparatus of claim 1, wherein the predetermined time is longer than or equal to a time at which the voltage at the output terminal of the voltage regulator becomes equal to a predetermined output voltage.

2. The voltage regulator of claim 1, wherein said enable signal is provided through said first power source.

The apparatus of claim 1, wherein the voltage regulator device is
A first switching unit to turn off the first power transistor through an enable signal; And
And a second switching unit for turning off the second power transistor simultaneously with the first switching unit through a delayed enable signal.

A first power transistor comprising a first electrode connected to a first power source and a second electrode connected to an output terminal;
A second power transistor comprising a third electrode connected to the first power source and a fourth electrode connected to the output terminal; And
Including a controller,
The outer ratio of the first power transistor is smaller than the outer ratio of the second power transistor,
The controller is connected to a control electrode of the first power transistor and a control electrode of the second power transistor,
The controller sequentially turns on the first power transistor and the second power transistor in response to the received enable signal;
When the controller receives the enable signal, the controller turns on the first power transistor so that power provided from the first power source is provided to the output terminal through the first power transistor,
After a predetermined time after the first power transistor is turned on, the controller turns on the second power transistor so that the power provided from the first power source is passed through the first power transistor and the second power transistor through the output terminal. And a voltage regulator circuit.

9. The voltage regulator circuit of claim 8, wherein an aspect ratio of the first power transistor is selected such that a maximum current that can flow through the first power transistor is smaller than a standard current of the first power source.

9. The apparatus of claim 8, further comprising: an error amplifier including a non-inverting input terminal, an inverting input terminal, and a signal output terminal;
A feedback resistor network coupled between the output stage and the second power source;
A reference voltage source for providing a reference voltage to the inverting input of the error amplifier;
A first driving buffer connected between the signal output terminal of the error amplifier and the control electrode of the first power transistor; And
A second driving buffer connected between the signal output terminal of the error amplifier and the control electrode of the second power transistor,
The feedback resistor network generates a feedback signal corresponding to the output voltage of the voltage regulator circuit, and provides the feedback signal to the non-inverting input terminal of the error amplifier,
The error amplifier controls the first power transistor and the second power transistor based on a comparison of the voltage level of the feedback signal with the level of the reference voltage, such that the voltage regulator circuit is configured to control the reference voltage and the feedback resistor network. A voltage regulator circuit for outputting a constant voltage determined by.