KR20120042555A - Semiconductor device and method for forming the same - Google Patents

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김형균
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Abstract

PURPOSE: A semiconductor device and a formation method thereof are provided to improve properties of a semiconductor device by simultaneously controlling PDR(Poly Depletion Ratio) properties. CONSTITUTION: A gate oxide film(105) is formed on a semiconductor substrate(100). First poly-silicon(110) and second poly-silicon(120) are formed on the gate oxide film. N-type impurities are doped on the first poly-silicon with first density. The N-type impurities are doped on the second poly-silicon with second density which is higher than the first density. The first poly-silicon and the second poly-silicon are formed using an in-situ process.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}Semiconductor device and method for forming the same

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 페리 영역에 형성되는 게이트를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of forming the same, and more particularly, to a semiconductor device including a gate formed in the ferry region and a method of forming the same.

모스팻(MOSFET) 소자의 게이트는 도전막으로서 통상 폴리실리콘막을 사용해왔다. 이것은 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성 및 평탄한 표면 형성 등과 같이, 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 보론(B) 등의 도펀트(Dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다. Gates of MOSFET devices have usually used polysilicon films as conductive films. This is because the polysilicon film satisfies physical properties required as a gate, such as high melting point, ease of thin film formation, ease of line pattern, stability to an oxidizing atmosphere, and flat surface formation. In actual MOSFET devices, the polysilicon gate contains dopants such as phosphorus (P), arsenic (As), and boron (B), thereby achieving low resistance.

또한, 씨모스(CMOS) 소자는 셀 영역 및 엔모스(NMOS)와 피모스(PMOS) 영역에서 모두 N형 폴리실리콘 게이트를 형성하여 왔다. 셀 영역에 대하여 N형 불순물을 균일하게 도핑해야 하는 문제점으로 인해 N형 폴리실리콘을 형성한 후 PMOS영역의 폴리실리콘에 P형 불순물을 도핑하여 P형 폴리실리콘으로 컨버트(Convert) 시키는 공정이 적용되고 있다.In addition, CMOS devices have formed N-type polysilicon gates in both the cell region and the NMOS and PMOS regions. Due to the problem of uniformly doping N-type impurities in the cell region, a process of converting P-type polysilicon by doping P-type impurities into polysilicon of the PMOS region after forming N-type polysilicon is applied. have.

이러한, 컨버티드 공정을 적용하는 경우 불순물의 도핑농도가 적어도 3.0×1016atms/㎠ 이상이 되어야 하며, 기존의 빔라인 이온주입(Beam-Line Implant)으로 이러한 고농도의 도핑(High-Doping)을 적용하면 양산성 측면에 문제가 있다. 따라서 기존 빔라인 이온주입 툴(Beam Line Implant Tool)을 사용하며, 양산성 문제 해결 및 도핑 프로파일이 동등한 클러스터 이온주입(Cluster Ion Implant)를 이용하여 카운터 도핑(Counter Doping)을 진행하고 있다. 이 경우, 엔모스 소자는 표면 채널(Surface Channel)을 갖는 반면, 피모스 소자는 카운트 도핑(Count Doping)에 의해 매몰 채널(Buried Channel)을 갖는다.In the case of applying the converted process, the doping concentration of impurities should be at least 3.0 × 10 16 atms / cm 2 or more, and the high-doping is applied to the existing beam-line implants. There is a problem in terms of mass production. Therefore, the existing beam line implantation tool (Beam Line Implant Tool) is used, and counter doping is performed using cluster ion implantation, which solves mass production problems and has the same doping profile. In this case, the NMOS device has a surface channel, while the PMOS device has a buried channel by count doping.

한편, 반도체 소자의 고속 동작을 위하여 트랜지스터의 포화전류(Idsat)의 조절은 중요한 요소로 작용한다. 포화전류의 조절은 엔모스 폴리실리콘 게이트의 PDR(Poly Depletion Ratio) 및 피모스 폴리실리콘 게이트의 PDR과 관련이 있는데, 피모스 폴리실리콘 게이트는 컨버트시켜 형성되기 때문에 피모스 폴리실리콘 게이트의 PDR의 조절이 중요하다. 피모소 폴리실리콘 게이트의 PDR의 개선을 위하여 피모스 폴리실리콘 게이트에서 N형 불순물의 농도를 하향시키면 엔모스 폴리실리콘 게이트의 PDR 특성이 열화되고, 폴리실리콘 게이트의 PDR 특성을 개선하기 위하여 N형 불순물의 농도를 상향시키면 피모스 폴리실리콘 게이트의 PDR 특성이 열화되는 문제가 발생한다. 따라서 엔모스 폴리실리콘 게이트의 PDR 특성과 피모스 폴리실리콘 게이트의 PDR 특성을 동시에 조절하기 어려운 문제가 있다. On the other hand, controlling the saturation current (Idsat) of the transistor is an important factor for the high speed operation of the semiconductor device. Control of saturation current is related to PDR (Poly Depletion Ratio) of NMOS polysilicon gate and PDR of PMOS polysilicon gate. PMOS polysilicon gate is formed by converting PDR of PMOS polysilicon gate This is important. Decreasing the concentration of N-type impurities in the PMOS polysilicon gate to improve the PDR of the PMOS polysilicon gate deteriorates the PDR characteristics of the NMOS polysilicon gate and to improve the PDR characteristics of the polysilicon gate. Increasing the concentration of O causes a problem in that the PDR characteristics of the PMOS polysilicon gate are deteriorated. Therefore, it is difficult to simultaneously control the PDR characteristics of the NMOS polysilicon gate and the PDR characteristics of the PMOS polysilicon gate.

본 발명은 엔모스 영역의 PDR 특성과 피모스 영역의 PDR 특성을 동시에 조절하기 어려워 반도체 소자의 특성을 열화시키는 문제를 해결하고자 한다. The present invention is to solve the problem of deteriorating the characteristics of the semiconductor device because it is difficult to adjust the PDR characteristics of the NMOS region and the PDR characteristics of the PMOS region at the same time.

본 발명의 반도체 소자의 형성 방법은 엔모스 영역 및 피모스 영역을 포함하는 반도체 기판 상부에 N형 불순물이 제 1 농도로 도핑된 제 1 폴리실리콘을 형성하는 단계와, 상기 제 1 농도보다 높은 제 2 농도로 N형 불순물이 도핑된 제 2 폴리실리콘을 형성하는 단계와, 상기 피모스 영역의 상기 제 1 폴리실리콘에 P형 불순물을 도핑시키는 단계를 포함하는 것을 특징으로 한다.A method of forming a semiconductor device of the present invention includes forming a first polysilicon doped with N-type impurities at a first concentration on a semiconductor substrate including an N-MOS region and a PMOS region, and a first higher than the first concentration. And forming a second polysilicon doped with N-type impurities at a concentration of 2, and doping a P-type impurity into the first polysilicon in the PMOS region.

그리고, 상기 제 1 폴리실리콘을 형성하는 단계 이전 상기 반도체 기판 상에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming a gate oxide film on the semiconductor substrate before forming the first polysilicon.

그리고, 상기 엔모스 영역 및 피모스 영역은 페리 영역에 포함되는 것을 특징으로 한다.The NMOS region and the PMOS region may be included in the ferry region.

그리고, 상기 N형 불순물은 인(Ph)을 포함하는 것을 특징으로 한다.The N-type impurity may include phosphorus (Ph).

그리고, 상기 P형 불순물은 보론(B)을 포함하는 것을 특징으로 한다.In addition, the P-type impurity is characterized in that it comprises boron (B).

그리고, 상기 제 1 농도는 0 내지 2.0E20/cm3 인 것을 특징으로 한다.And, the first concentration is characterized in that 0 to 2.0E20 / cm 3 .

그리고, 상기 제 2 농도는 3.0E20/cm3 내지 9.0E20/cm3 인 것을 특징으로 한다.The second concentration is 3.0E20 / cm 3 to 9.0E20 / cm 3 .

그리고, 상기 제 1 폴리실리콘 및 상기 제 2 폴리실리콘은 인시츄(in-situ)로 형성되는 것을 특징으로 한다.In addition, the first polysilicon and the second polysilicon may be formed in-situ.

그리고, 상기 P형 불순물을 도핑시키는 단계는 상기 피모스 영역이 오픈되도록 상기 엔모스 영역 상부에 감광막을 형성하는 단계와, 상기 감광막을 마스크로 상기 제 2 폴리실리콘에 이온을 주입하는 단계와, 상기 감광막을 제거하는 단계를 포함하는 것을 특징으로 한다.The doping of the P-type impurity may include forming a photoresist film on the NMOS region to open the PMOS region, implanting ions into the second polysilicon using the photoresist mask as a mask, and And removing the photoresist film.

그리고, 상기 P형 불순물을 도핑시키는 단계 이후, RTA(Rapid Thermal Anneal) 공정을 수행하는 것을 특징으로 한다.After the doping of the P-type impurity, RTA (Rapid Thermal Anneal) process is performed.

그리고, 상기 RTA 공정에 의해 상기 제 2 폴리실리콘에 주입된 상기 P형 불순물이 상기 제 1 농도로 도핑된 상기 제 1 폴리실리콘으로 확산되는 것을 특징으로 한다.In addition, the P-type impurity injected into the second polysilicon may be diffused into the first polysilicon doped at the first concentration by the RTA process.

그리고, 상기 RTA 공정에 의해 상기 엔모스 영역의 제 2 농도로 도핑된 N형 불순물은 상기 제 1 농도로 도핑된 제 1 폴리실리콘으로 확산되는 것을 특징으로 한다.The N-type impurity doped to the second concentration of the NMOS region by the RTA process is diffused to the first polysilicon doped to the first concentration.

본 발명은 엔모스 영역에는 인(P)이 도핑된 N형 폴리실리콘 게이트를 형성하고, 피모스 영역에는 보론(B)이 도핑된 P형 폴리실리콘 게이트를 형성하여, PDR(Poly Depletion Ratio) 특성을 동시에 조절하여 반도체 소자의 특성을 향상시키는 효과를 제공한다. The present invention forms an N-type polysilicon gate doped with phosphorus (P) in the NMOS region, and a P-type polysilicon gate doped with boron (B) in the PMOS region to form a PDR (Poly Depletion Ratio) characteristic. Simultaneously adjusting the provides the effect of improving the characteristics of the semiconductor device.

도 1 및 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3의 (ⅰ)은 본 발명에 따른 반도체 소자를 형성하기 위한 증착 온도를 나타낸 그래프이고, (ⅱ)는 본 발명에 따른 반도체 소자를 형성하기 위한 N+ 농도를 나타낸 그래프.
도 4은 본 발명에 따른 엔모스 영역의 폴리실리콘 농도를 나타낸 그래프.
도 5는 본 발명에 따른 피모스 영역의 폴리실리콘 농도를 나타낸 그래프.1 and 2 are cross-sectional views showing a semiconductor device according to the present invention.
3 is a graph showing deposition temperatures for forming a semiconductor device according to the present invention, and (ii) is a graph showing N + concentration for forming a semiconductor device according to the present invention.
Figure 4 is a graph showing the polysilicon concentration of the N-MOS region according to the present invention.
5 is a graph showing the polysilicon concentration of the PMOS region according to the present invention.

이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings in accordance with an embodiment of the present invention will be described in detail.

도 1에 도시된 바와 같이 페리 영역(Peripheral region)의 반도체 기판(100) 상에 게이트 산화막(105)을 형성하고 폴리실리콘(110, 120)을 형성한다. 여기서, 폴리실리콘(110)은 엔모스의 게이트를 형성하기 위한 것이 바람직하고, 폴리실리콘(120)은 피모스의 게이트를 형성하기 위한 것이 바람직하다.As shown in FIG. 1, the gate oxide layer 105 is formed on the semiconductor substrate 100 of the peripheral region, and polysilicon 110 and 120 are formed. Here, it is preferable that the polysilicon 110 is for forming a gate of NMOS, and the polysilicon 120 is preferably for forming a gate of PMOS.

여기서, 폴리실리콘(110, 120)은 도 3의 (ⅰ)에 도시된 바와 같이 증착온도가 증가하면서 두께가 증가되어 'A'의 두께로 형성되는 것이 바람직하다. 그리고, 폴리실리콘(110, 120)은 인시츄(in-situ)로 형성되는 것이 바람직하다. 이때, 폴리실리콘(110, 120)에는 N형 불순물을 도핑하는 것이 바람직한데, 여기서 N형 불순물의 농도는 도 3의 (ⅱ)와 같이 조절하는 것이 바람직하다. N형 불순물은 인(Ph)을 포함하는 것이 바람직하다.Here, the polysilicon (110, 120) is preferably formed in a thickness of 'A' is increased in thickness as the deposition temperature is increased as shown in Figure 3 (iii). In addition, the polysilicon (110, 120) is preferably formed in-situ (in-situ). At this time, the polysilicon (110, 120) is preferably doped with the N-type impurities, wherein the concentration of the N-type impurities is preferably adjusted as shown in (ii) of FIG. It is preferable that N type impurity contains phosphorus (Ph).

구체적으로 살펴보면 게이트 산화막(105) 상부로부터 증착되기 시작하여 'A1'의 두께로 폴리실리콘(112, 122)이 형성될 때까지는 폴리실리콘 내 N형 불순물의 농도가 '0'이 되도록 하는 것이 바람직하다. 즉, 반도체 기판(100) 상부에 형성된 게이트 산화막(105) 상부와 접촉되는 폴리실리콘(112, 122) 내에는 N형 불순물이 도핑되지 않도록 하는 것이 바람직하다. 이때, N형 불순물의 농도는 도 2의 (ⅱ)에 도시된 바와 같이 '0'에 한정되는 것은 아니고, 폴리실리콘이 소정두께 증착된 후 증가된 N형 불순물의 농도(T) 보다는 낮은 농도로 도핑되는 것이 바람직하다. 즉, 폴리실리콘(112, 122)의 N형 불순물의 농도는 폴리실리콘(114,124)의 N형 불순물의 농도보다 낮은 것이 바람직하다. 폴리실리콘(112, 122)에 도핑되는 N형 불순물의 농도는 0 내지 2.0E20/cm3 인 것이 바람직하다. 이와 같이, 폴리실리콘(112, 122)의 N형 불순물의 농도를 폴리실리콘(114, 124)의 N형 불순물의 농도보다 작게 형성하는 것은 후속 공정에서 피모스(PMOS) 영역에 형성된 폴리실리콘(122)에 P형 불순물이 도핑되는 영역을 확보하기 위함이다. Specifically, it is preferable that the concentration of the N-type impurity in the polysilicon becomes '0' until the polysilicon 112 and 122 are formed to be deposited from the top of the gate oxide layer 105 and have a thickness of 'A1'. . That is, it is preferable to prevent the N-type impurities from being doped in the polysilicon 112 and 122 contacting the upper portion of the gate oxide film 105 formed on the semiconductor substrate 100. At this time, the concentration of the N-type impurity is not limited to '0' as shown in (ii) of FIG. 2, and is lower than the concentration (T) of the N-type impurity increased after polysilicon is deposited to a predetermined thickness. It is preferred to be doped. That is, the concentration of the N-type impurities of the polysilicon 112 and 122 is preferably lower than the concentration of the N-type impurities of the polysilicon 114 and 124. The concentration of the N-type impurities doped in the polysilicon (112, 122) is 0 to 2.0E20 / cm 3 Is preferably. As such, forming the concentration of the N-type impurity of the polysilicon 112 and 122 to be smaller than the concentration of the N-type impurity of the polysilicon 114 and 124 may be achieved by using the polysilicon 122 formed in the PMOS region in a subsequent process. This is to secure a region doped with P-type impurities.

이어서, 'A1'의 두께로 형성된 폴리실리콘(112, 122) 상부에 'A2'의 두께로 폴리실리콘(114, 124)을 형성한다. 여기서, 폴리실리콘(114, 124) 내 N형 불순물의 농도는 폴리실리콘(112, 122) 내 N형 불순물의 농도보다 증가시켜 도핑시키는 것이 바람직하다. 폴리실리콘(114, 124)에 도핑되는 농도는 3.0E20/cm3 내지 9.0E20/cm3 인 것이 바람직하다. Subsequently, polysilicon layers 114 and 124 are formed on the polysilicon layers 112 and 122 formed to a thickness of 'A1' to a thickness of 'A2'. Herein, the concentration of the N-type impurities in the polysilicon 114 and 124 may be higher than that of the N-type impurities in the polysilicon 112 and 122 to be doped. The concentration doped to the polysilicon (114, 124) is preferably 3.0E20 / cm 3 to 9.0E20 / cm 3 .

도 1에 도시된 폴리실리콘(110, 120)에 주입되는 N형 불순물의 농도는 편의상 두께 'A1'에 도핑되는 것과, 폴리실리콘(110, 120)의 전체두께 'A'에서 'A1'을 뺀 나머지의 두께 'A2'에 도핑되는 것으로 나누어 설명하였는데, 여기서 'A2'의 두께는 더 분할될 수 있으며 분할된 각 두께에는 상이한 N형 불순물의 농도로 도핑될 수 있다. Concentration of the N-type impurities injected into the polysilicon (110, 120) shown in Figure 1 is doped to the thickness 'A1' for convenience, minus 'A1' from the total thickness 'A' of the polysilicon (110, 120) The remaining thickness 'A2' has been described by dividing it, where the thickness of 'A2' may be further divided, and each divided thickness may be doped with a different concentration of N-type impurities.

도 2에 도시된 바와 같이, 이어서, 피모스(PMOS) 영역을 오픈시키는 감광막(116)을 엔모스(NMOS) 영역 상부에 형성한 후 이를 마스크로 피모스 영역에 P형 불순물을 주입한다. 여기서 P형 불순물은 보론(B)을 포함하는 것이 바람직하다. P형 불순물은 감광막(116)에 의해 엔모스 영역에는 주입되지 않고 피모스 영역에만 주입되며, 폴리실리콘(122)에 도핑되는 것이 바람직하다. 폴리실리콘(122)은 N형 불순물 주입 시에 0 내지 2.0E20/cm3 으로 도핑되어, 폴리실리콘(124)에 도핑된 N형 불순물의 농도보다 작기 때문에 용이하게 P형 불순물이 도핑될 수 있다. 이후, 감광막(116)은 제거한다. As shown in FIG. 2, a photoresist film 116 that opens the PMOS region is subsequently formed on the NMOS region, and then P-type impurities are implanted into the PMOS region using a mask. Here, the P-type impurity preferably contains boron (B). The P-type impurity is not injected into the NMOS region by the photosensitive film 116 but only into the PMOS region, and is preferably doped into the polysilicon 122. The polysilicon 122 is doped with 0 to 2.0E20 / cm 3 at the time of N-type impurity implantation, so that the P-type impurity may be easily doped because it is smaller than the concentration of the N-type impurity doped in the polysilicon 124. Thereafter, the photosensitive film 116 is removed.

이어서, RTA(Rapid Thermal Anneal) 공정을 수행하여 N형 불순물과 P형 불순물을 확산시킨다. 여기서 엔모스 영역의 폴리실리콘(112) 내 N형 불순물 농도는 상대적으로 높은 농도로 폴리실리콘(124)에 도핑된 N형 불순물에 의해 확산되어 증가되는 것이 바람직하다. 이는 도 4에 도시된 바와 같이, 엔모스 영역의 폴리실리콘(110)의 N형 불순물의 농도는 폴리실리콘(112) 영역에서 증가된 것을 확인할 수 있다. 이와 같이 폴리실리콘(112)에서 N형 불순물 농도를 증가시키면 엔모스 영역의 PDR(Poly Depletion Ratio)의 열화가 방지되도록 하여 반도체 소자의 특성을 향상시킬 수 있다.Subsequently, an N-type impurity and a P-type impurity are diffused by performing a Rapid Thermal Anneal (RTA) process. Herein, the N-type impurity concentration in the polysilicon 112 in the NMOS region is preferably increased by being diffused by the N-type impurity doped in the polysilicon 124 at a relatively high concentration. As shown in FIG. 4, it can be seen that the concentration of the N-type impurity of the polysilicon 110 in the NMOS region is increased in the polysilicon 112 region. As such, when the N-type impurity concentration is increased in the polysilicon 112, the deterioration of the poly depletion ratio (PDR) of the NMOS region may be prevented, thereby improving the characteristics of the semiconductor device.

그리고, 도 5에 도시된 바와 같이 피모스 영역의 폴리실리콘(120)의 N형 불순물 농도는 폴리실리콘(122)에서 감소하며, 폴리실리콘(122)의 P형 불순물 농도는 N형 불순물 농도에 비하여 상대적으로 증가된 것을 확인할 수 있다. 이는 피모스 영역의 폴리실리콘(120)에서 표면 채널(Surface Channel)을 갖도록 하여 피모스 영역의 PDR 특성을 개선하여 반도체 소자의 특성을 향상시킨다. As shown in FIG. 5, the N-type impurity concentration of the polysilicon 120 in the PMOS region decreases in the polysilicon 122, and the P-type impurity concentration of the polysilicon 122 is lower than that of the N-type impurity concentration. It can be seen that the relative increase. This has a surface channel in the polysilicon 120 of the PMOS region to improve the PDR characteristics of the PMOS region, thereby improving the characteristics of the semiconductor device.

상술한 바와 같이, 본 발명은 반도체 소자의 고속동작을 위하여 엔모스 영역의 폴리실리콘 게이트의 PDR 특성과 피모스 영역의 폴리실리콘 게이트의 PDR 특성을 동시에 조절하여 페리 영역 트랜지스터의 포화전류를 확보할 수 있다.As described above, the present invention can secure the saturation current of the ferry region transistor by simultaneously adjusting the PDR characteristics of the polysilicon gate in the NMOS region and the PDR characteristics of the polysilicon gate in the PMOS region for high speed operation of the semiconductor device. have.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. Of the present invention.

Claims (12)

엔모스 영역 및 피모스 영역을 포함하는 반도체 기판 상부에 N형 불순물이 제 1 농도로 도핑된 제 1 폴리실리콘을 형성하는 단계;
상기 제 1 농도보다 높은 제 2 농도로 N형 불순물이 도핑된 제 2 폴리실리콘을 형성하는 단계; 및
상기 피모스 영역에 P형 불순물을 도핑시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a first polysilicon doped with N-type impurities at a first concentration on the semiconductor substrate including the NMOS region and the PMOS region;
Forming second polysilicon doped with N-type impurities at a second concentration higher than the first concentration; And
And doping a P-type impurity into the PMOS region. 청구항 1에 있어서,
상기 제 1 폴리실리콘을 형성하는 단계 이전,
상기 반도체 기판 상에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 1,
Before forming the first polysilicon,
And forming a gate oxide film on the semiconductor substrate. 청구항 1에 있어서,
상기 엔모스 영역 및 피모스 영역은 페리 영역에 포함되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 1,
And the NMOS region and the PMOS region are included in the ferry region. 청구항 1에 있어서,
상기 N형 불순물은 인(Ph)을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 1,
The N-type impurity comprises a phosphorus (Ph) method of forming a semiconductor device. 청구항 1에 있어서,
상기 P형 불순물은 보론(B)을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 1,
And the p-type impurity comprises boron (B). 청구항 1에 있어서,
상기 제 1 농도는 0 내지 2.0E20/cm3 인 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 1,
The first concentration is a method of forming a semiconductor device, characterized in that 0 to 2.0E20 / cm 3 . 청구항 1에 있어서,
상기 제 2 농도는 3.0E20/cm3 내지 9.0E20/cm3 인 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 1,
The second concentration is 3.0E20 / cm 3 to 9.0E20 / cm 3 Forming method of a semiconductor device, characterized in that. 청구항 1에 있어서,
상기 제 1 폴리실리콘 및 상기 제 2 폴리실리콘은 인시츄(in-situ)로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 1,
And the first polysilicon and the second polysilicon are formed in-situ. 청구항 1에 있어서,
상기 P형 불순물을 도핑시키는 단계는
상기 피모스 영역이 오픈되도록 상기 엔모스 영역 상부에 감광막을 형성하는 단계;
상기 감광막을 마스크로 상기 제 2 폴리실리콘에 이온을 주입하는 단계; 및
상기 감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 1,
Doping the P-type impurities
Forming a photoresist film on the NMOS region to open the PMOS region;
Implanting ions into the second polysilicon using the photosensitive film as a mask; And
And removing the photosensitive film. 청구항 9에 있어서,
상기 P형 불순물을 도핑시키는 단계 이후,
RTA(Rapid Thermal Anneal) 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 9,
After doping the P-type impurities,
A method of forming a semiconductor device, characterized in that to perform a Rapid Thermal Anneal (RTA) process. 청구항 10에 있어서,
상기 RTA 공정에 의해 상기 2 폴리실리콘에 주입된 상기 P형 불순물이 상기 제 1 농도로 도핑된 상기 제 1 폴리실리콘으로 확산되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 10,
And the P-type impurity implanted into the second polysilicon by the RTA process is diffused into the first polysilicon doped to the first concentration. 청구항 10에 있어서,
상기 RTA 공정에 의해 상기 엔모스 영역의 제 2 농도로 도핑된 N형 불순물은 상기 제 1 농도로 도핑된 상기 제 1 폴리실리콘으로 확산되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 10,
The N-type impurity doped to the second concentration of the NMOS region by the RTA process is diffused into the first polysilicon doped to the first concentration.
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