KR20120038069A - Semiconductor device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent a lower structure from being damaged by forming a storage node contact hole with a recess pattern forming process and a hole forming process. CONSTITUTION: A device isolation layer(33) is formed on a substrate(31) and defines a plurality of active areas(34). An interlayer dielectric layer(38) is formed on the substrate. A separation dielectric layer(47) is formed on the interlayer dielectric layer. A storage node contact plug(42A) is contacted with the edge of the active area by passing through the interlayer dielectric layer. A plurality of bit lines(45) are formed in the interlayer dielectric layer and separates storage node contact plugs.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 6F2 셀 구조(Cell Architecture)를 갖는 반도체 장치의 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to a manufacturing method of a semiconductor device having a 6F 2 cell structure.

반도체 장치의 제조기술이 발달함에 따라 반도체 장치의 크기를 작아지고, 집적도는 급격히 증가하고 있다. 디램(DRAM: Dynamic Random Access Memory)과 같은 메모리 장치의 경우 고집적화가 가속화됨에 따라 셀 구조가 8F2 구조에서 6F2 구조로 변화되고 있는 추세이다. 여기서 F는 디자인 룰에 적용된 최소 선폭을 의미한다.As the manufacturing technology of semiconductor devices develops, the size of semiconductor devices decreases and the degree of integration increases rapidly. In the case of memory devices such as DRAM (DRAM), the cell structure is changing from an 8F 2 structure to a 6F 2 structure as high integration is accelerated. Where F is the minimum line width applied to the design rule.

도 1a 및 도 1b는 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도이고, 도 2a 내지 도 2e는 도 1a 및 도 1b에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도이다. 여기서, 도 1a는 스토리지노드홀 형성 이전의 반도체 장치를 도시한 평면도이고, 도 1b는 스토리지노드홀이 형성된 반도체 장치를 도시한 평면도이다. 1A and 1B are plan views illustrating a semiconductor device having a 6F 2 cell structure according to the prior art, and FIGS. 2A to 2E illustrate cut lines II ′ and II-II ′ shown in FIGS. 1A and 1B. A cross-sectional view of the process is shown. 1A is a plan view illustrating a semiconductor device before forming a storage node hole, and FIG. 1B is a plan view illustrating a semiconductor device in which a storage node hole is formed.

도 1a 및 도 1b를 참조하여 종래기술에 따른 반도체 장치를 살펴보면, 복수개의 워드라인 즉, 매립게이트(101)와 비트라인(22)이 서로 교차되어 배치되고, 매립게이트(101) 또는 비트라인(22)을 기준으로 소정 각도 기울어진 사선방향으로 활성영역(13)이 배치되어 있다. 활성영역(13)의 중앙부를 비트라인이 가로지르며, 활성영역(13) 양측 가장자리에는 스토리지노드콘택플러그가 연결된다. 이하, 도 2a 내지 도 2d를 참조하여 상술한 배치관계를 갖는 반도체 장치의 구조 및 제조방법에 대하여 구체적으로 설명한다.1A and 1B, a semiconductor device according to the related art is described. A plurality of word lines, that is, a buried gate 101 and a bit line 22 are disposed to cross each other, and a buried gate 101 or a bit line ( The active region 13 is disposed in an oblique direction inclined by a predetermined angle with reference to 22). A bit line crosses the center of the active region 13, and a storage node contact plug is connected to both edges of the active region 13. Hereinafter, a structure and a manufacturing method of a semiconductor device having the above-described arrangement relationship with reference to FIGS. 2A to 2D will be described in detail.

도 2a에 도시된 바와 같이, 기판(11) 상에 도전막으로 이루어진 하드마스크패턴(14)을 이용하여 활성영역(13)을 정의하는 소자분리막(12)을 형성한 후에, 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 복수개의 매립게이트(101)를 형성한다. 매립게이트(101)는 기판(11)에 형성된 트렌치(15), 트렌치(15) 표면 상에 형성된 게이트절연막(미도시), 트렌치(15)를 일부를 매립하는 게이트전극(16) 및 게이트전극(16) 상에서 나머지 트렌치(15)를 매립하는 실링막(17)을 포함한다.As shown in FIG. 2A, after the device isolation layer 12 defining the active region 13 is formed on the substrate 11 by using the hard mask pattern 14 formed of the conductive layer, the active region 13 is formed. And a plurality of buried gates 101 crossing the device isolation film 12 at the same time. The buried gate 101 includes a trench 15 formed in the substrate 11, a gate insulating film (not shown) formed on the surface of the trench 15, a gate electrode 16 filling a portion of the trench 15, and a gate electrode ( 16, a sealing film 17 filling the remaining trenches 15.

매립게이트(101) 형성공정이 완료된 시점에서 활성영역(13)의 기판(11) 상에 잔류하는 하드마스크패턴(14)은 랜딩플러그로 작용한다.When the filling gate 101 is formed, the hard mask pattern 14 remaining on the substrate 11 of the active region 13 functions as a landing plug.

도 2b에 도시된 바와 같이, 기판(11) 전면에 층간절연막(18)을 형성한 후에 층간절연막(18)을 관통하여 활성영역(13) 양측 가장자리에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한다. As shown in FIG. 2B, after forming the interlayer insulating film 18 on the entire surface of the substrate 11, the conductive film 19 for the storage node contact plug which penetrates the interlayer insulating film 18 and is in contact with both edges of the active region 13. To form.

도 2c에 도시된 바와 같이, 층간절연막(18) 및 스토리지노드콘택플러그용 도전막(19)을 선택적으로 식각하여 활성영역(13) 중앙부를 노출시키는 비트라인홀(20)을 형성함과 동시에 스토리지노드콘택플러그(19A)를 형성한다. As shown in FIG. 2C, the interlayer insulating layer 18 and the conductive layer 19 for the storage node contact plug are selectively etched to form a bit line hole 20 exposing the center portion of the active region 13 and simultaneously storing the interlayer insulating layer 18 and the conductive layer 19 for the storage node contact plug. The node contact plug 19A is formed.

도 2d에 도시된 바와 같이, 비트라인홀(20) 측벽에 비트라인스페이서(21)를 형성하고, 비트라인홀(20) 일부를 매립하는 비트라인(22)을 형성한다. 이어서, 비트라인(22) 상에 나머지 비트라인홀(20)을 매립하는 실링막(23)을 형성한다. As shown in FIG. 2D, the bit line spacer 21 is formed on the sidewall of the bit line hole 20, and the bit line 22 filling a part of the bit line hole 20 is formed. Subsequently, a sealing film 23 is formed on the bit line 22 to fill the remaining bit line holes 20.

도 2e에 도시된 바와 같이, 스토리지노드콘택플러그(19A) 및 비트라인(22)이 형성된 층간절연막(18) 상에 분리절연막(24)을 형성한 다음, 분리절연막(24)을 선택적으로 식각하여 스토리지노드콘택플러그(19A)를 노출시키는 스토리지노드홀(25)을 형성한다. 이후 도면에 도시하지는 않았지만, 스토리지노드홀(25) 내부에 스토리지노드(SN)를 형성한다. As shown in FIG. 2E, the isolation insulation layer 24 is formed on the interlayer insulation layer 18 on which the storage node contact plug 19A and the bit line 22 are formed, and then the isolation insulation layer 24 is selectively etched. A storage node hole 25 exposing the storage node contact plug 19A is formed. Although not shown in the drawings, a storage node SN is formed in the storage node hole 25.

상술한 종래기술에서는 스토리지노드콘택플러그(19A) 형성공정시 활성영역(13) 가장자리에 동시에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한 후에 이를 비트라인홀(20) 형성공정시 분리하는 방법을 사용한다. 이를 위해, 스토리지노드콘택플러그(19A) 형성공정시 활성영역(13)의 일측 가장자리와 인접한 다른 활성영역(13)의 타측 가장자리를 동시에 오픈하는 스토리지노드콘택홀(SNC)을 형성한다. 이때, 층간절연막(18)을 한번에 식각하여 스토리지노드콘택홀(SNC)을 형성하기 때문에 낫오픈이 발생하는 문제점이 있다. 아울러, 낫오픈발생을 방지하기 위하여 과도식각을 진행할 경우에는 스토리지노드콘택홀(SNC)로 인하여 노출되는 하부구조물이 손상되어 반도체 장치의 특성을 열화시키는 문제점을 유발한다. 이러한 문제점은 스토리지노드콘택홀(SNC) 형성공정시 오정렬이 발생할 경우에 더욱더 심화된다. In the above-described prior art, the conductive film 19 for the storage node contact plug which is in contact with the edge of the active region 13 at the same time during the formation of the storage node contact plug 19A is formed and then separated during the formation of the bit line hole 20. Use the method. To this end, in the process of forming the storage node contact plug 19A, a storage node contact hole SNC is formed which simultaneously opens one edge of the active region 13 and the other edge of the other active region 13 adjacent thereto. At this time, since the interlayer insulating layer 18 is etched at once to form the storage node contact hole (SNC), there is a problem that a sick open occurs. In addition, when excessive etching is performed in order to prevent the occurrence of better openness, the exposed substructure is damaged by the storage node contact hole (SNC), which causes a problem of deteriorating the characteristics of the semiconductor device. This problem is further exacerbated when misalignment occurs during the storage node contact hole (SNC) formation process.

또한, 종래기술에 따라 형성된 스토리지노드콘택플러그(19A)는 층간절연막(18) 표면으로 노출되는 면적이 작기 때문에 도 1b에 도시된 바와 같이, 스토리지노드홀(25)을 일렬로 배열할 수 밖에 없다. 이로 인하여, 스토리지노드 형성공정에 대한 마진을 확보하기 어려운 문제점이 있으며, 이는 결과적으로 캐패시터의 정전용량을 감소시키는 원인으로 작용한다.
In addition, since the storage node contact plug 19A formed according to the related art has a small area exposed to the surface of the interlayer insulating layer 18, as shown in FIG. 1B, the storage node holes 25 may be arranged in a row. . Because of this, there is a problem that it is difficult to secure a margin for the storage node forming process, which results in reducing the capacitance of the capacitor.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 6F2 셀 구조를 갖는 반도체 장치에서 스토리지노드콘택홀 형성공정시 하부구조물이 손상되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and a semiconductor device and a method for manufacturing the same, which can prevent the lower structure from being damaged during the storage node contact hole forming process in a semiconductor device having a 6F 2 cell structure. The purpose is to provide.

또한, 본 발명은 6F2 셀 구조를 갖는 반도체 장치에서 스토리지노드홀이 일렬로 배열됨에 따른 캐패시터의 정전용량 감소를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
In addition, another object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can prevent a decrease in capacitance of a capacitor due to storage node holes arranged in a line in a semiconductor device having a 6F 2 cell structure.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성되어 다수의 활성영역을 정의하는 소자분리막; 상기 기판상에 형성된 층간절연막; 상기 층간절연막을 관통하여 각각의 상기 활성영역의 가장자리에 접하고, 상부영역의 선폭보다 하부영역의 선폭이 더 작은 다수의 스토리지노드콘택플러그; 및 상기 층간절연막에 형성되어 인접한 상기 스토리지노드콘택플러그 사이를 분리시키는 다수의 비트라인을 포함하는 반도체 장치를 제공한다. According to an aspect of the present invention, a device isolation layer is formed on a substrate to define a plurality of active regions; An interlayer insulating film formed on the substrate; A plurality of storage node contact plugs penetrating through the interlayer insulating layer to be in contact with the edges of the active regions and having a lower line width in a lower region than a line width in an upper region; And a plurality of bit lines formed in the interlayer insulating layer to separate the adjacent storage node contact plugs.

또한, 본 발명의 반도체 장치는 상기 층간절연막 상에 형성된 분리절연막; 및 상기 분리절연막을 관통하여 각각의 상기 스토리지노드콘택플러그를 노출시키고, 지그재그 형태로 배치된 다수의 스토리지노드홀을 더 포함한다. In addition, the semiconductor device of the present invention includes a separation insulating film formed on the interlayer insulating film; And a plurality of storage node holes penetrating through the isolation insulating layer to expose each of the storage node contact plugs and arranged in a zigzag form.

또한, 본 발명의 반도체 장치는 상기 비트라인과 상기 스토리지노드콘택플러그 사이에 개재된 비트라인스페이서; 및 상기 기판에 형성되어 상기 활성영역과 상기 소자분리막을 동시에 가로지르고, 상기 비트라인과 교차하는 다수의 매립게이트를 더 포함한다.
In addition, the semiconductor device of the present invention includes a bit liner interposed between the bit line and the storage node contact plug; And a plurality of buried gates formed on the substrate to simultaneously cross the active region and the device isolation layer and intersect the bit lines.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 다수의 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 기판상에 층간절연막 및 식각정지막을 형성하는 단계; 상기 식각정지막 및 상기 층간절연막 일부를 선택적으로 식각하여 리세스패턴을 형성하는 단계; 상기 리세스패턴 저면 아래의 상기 층간절연막을 식각하여 인접한 상기 활성영역의 가장자리를 동시에 노출시키는 홀을 형성하여 상기 리세스패턴과 상기 홀로 이루어진 스토리지노드콘택홀을 형성하는 단계; 상기 홀 및 상기 리세스패턴을 매립하는 도전막을 형성하는 단계; 및 상기 도전막, 상기 식각정지막 및 상기 층간절연막을 선택적으로 식각하여 다수의 비트라인홀을 형성함과 동시에 다수의 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. In accordance with another aspect of the present invention, there is provided a device isolation layer that defines a plurality of active regions on a substrate; Forming an interlayer insulating film and an etch stop film on the substrate; Selectively etching the etch stop layer and a portion of the interlayer insulating layer to form a recess pattern; Etching the interlayer insulating layer below the bottom of the recess pattern to form holes for simultaneously exposing edges of the adjacent active regions to form a storage node contact hole including the recess pattern and the holes; Forming a conductive film filling the hole and the recess pattern; And selectively etching the conductive layer, the etch stop layer, and the interlayer insulating layer to form a plurality of bit line holes and to form a plurality of storage node contact plugs.

또한, 본 발명의 반도체 장치 제조방법은 상기 비트라인홀 양측벽에 비트라인스페이서를 형성하는 단계; 상기 비트라인홀을 일부 매립하는 비트라인을 형성하는 단계; 나머지 상기 비트라인홀을 매립하는 비트라인하드마스크막을 형성하는 단계; 상기 층간절연막 상에 분리절연막을 형성하는 단계; 및 상기 분리절연막을 선택적으로 식각하여 각각의 상기 스토리지노드콘택플러그를 노출시키고, 지그재그 형태로 배열된 다수의 스토리지노드홀을 형성하는 단계를 더 포함한다. In addition, the semiconductor device manufacturing method of the present invention comprises the steps of: forming a bit liner spacer on both side walls of the bit line hole; Forming a bit line to partially fill the bit line hole; Forming a bit line hard mask layer to fill the remaining bit line holes; Forming a separation insulating film on the interlayer insulating film; And selectively etching the isolation insulating layer to expose each of the storage node contact plugs, and forming a plurality of storage node holes arranged in a zigzag form.

또한, 본 발명의 반도체 장치 제조방법은 상기 층간절연막을 형성하기 이전에, 상기 기판에 상기 활성영역과 상기 소자분리막을 동시에 가로지르고 상기 비트라인홀과 교차하는 다수의 매립게이트를 형성하는 단계를 더 포함한다.
In addition, the method of manufacturing a semiconductor device of the present invention may further include forming a plurality of buried gates crossing the active region and the device isolation layer at the same time and crossing the bit line holes before forming the interlayer insulating layer. Include.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 리세스패턴 형성공정 및 홀 형성공정을 통해 스토리지노드콘택홀을 형성함으로써, 스토리지노드콘택홀 형성공정에 대한 마진을 증가시켜 낫오픈 및 하부구조물 손상을 방지할 수 있는 효과가 있다. The present invention based on the above-described problem solving means, by forming the storage node contact hole through the recess pattern forming process and the hole forming process, thereby increasing the margin for the storage node contact hole forming process to damage the open and substructure There is an effect that can prevent.

또한, 본 발명은 스토리지노드콘택플러그의 상부영역 선폭을 하부영역 선폭보다 더 크게 형성하여 층간절연막 표면으로 노출되는 스토리지노드콘택플러그의 면적을 증가시킴으로써, 스토리지노드홀을 지그재그 형태로 배열할 수 있는 효과가 있다. 이를 통해, 캐패시터의 정전용량을 증가시킬 수 있는 효과가 있다.
In addition, the present invention by forming the upper area line width of the storage node contact plug larger than the lower area line width to increase the area of the storage node contact plug exposed to the interlayer insulating film surface, it is possible to arrange the storage node holes in a zigzag form There is. Through this, there is an effect that can increase the capacitance of the capacitor.

도 1a 및 도 1b는 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도.
도 2a 내지 도 2e는 도 1a 및 도 1b에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도.
도 4는 도 3a 및 도 3b에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도.
도 5a 내지 도 5f는 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치의 제조방법을 도시한 공정평면도.
도 6a 내지 도 6f는 도 5a 내지 도 5f에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도. 1A and 1B are plan views illustrating a semiconductor device having a 6F 2 cell structure according to the prior art.
2A-2E are process cross-sectional views taken along the lines II ′ and II-II ′ shown in FIGS. 1A and 1B;
3A and 3B are plan views illustrating a semiconductor device having a 6F 2 cell structure according to an embodiment of the present invention.
4 is a cross-sectional view taken along the line II ′ of FIG. 3A and FIG. 3B;
5A to 5F are process plan views illustrating a method of manufacturing a semiconductor device having a 6F 2 cell structure according to one embodiment of the present invention.
6A-6F are process cross-sectional views taken along the line II ′ and II-II ′ shown in FIGS. 5A-5F;

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 6F2 셀 구조를 갖는 반도체 장치에서 스토리지노드콘택홀 형성공정시 하부구조물이 손상되는 것을 방지하고, 스토리지노드홀이 일렬로 배열됨에 따른 캐패시터의 정전용량 감소를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 스토리지노드콘택홀 형성공정시 층간절연막을 라인타입 마스크와 홀타입 마스크를 순차적으로 사용하여 두번에 걸쳐 식각하는 방법으로 식각량을 감소시켜 과도식각을 진행하더라도 스토리지노드홀로 인해 노출되는 하부구조물이 손상되는 것을 방지함과 동시에 층간절연막 표면으로 노출되는 스토리지노드콘택플러그의 면적을 증가시켜 스토리지노드홀을 지그재그 형태로 배열하는 것을 기술사상으로 한다.
The present invention, which will be described later, prevents damage to the underlying structures during the storage node contact hole forming process in a semiconductor device having a 6F 2 cell structure, and prevents the reduction of capacitance of the capacitor as the storage node holes are arranged in a line. An apparatus and a method of manufacturing the same are provided. To this end, the present invention in the storage node contact hole forming process by using the line-type mask and the hole-type mask in sequence to etch twice by reducing the amount of etching even if the over-etching process is exposed due to the storage node holes It is a technical idea to arrange the storage node holes in a zigzag form by increasing the area of the storage node contact plug exposed to the surface of the interlayer insulating layer while preventing the underlying structures from being damaged.

도 3a 및 도 3b는 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도이고, 도 4는 도 3a 및 도 3b에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도이다. 여기서, 도 3a는 스토리지노드홀 형성 이전의 반도체 장치를 도시한 평면도이고, 도 3b는 스토리지노드홀이 형성된 반도체 장치를 도시한 평면도이다. 3A and 3B are plan views illustrating a semiconductor device having a 6F 2 cell structure according to an embodiment of the present invention, and FIG. 4 is a cut line II ′ and a cut line II-II ′ shown in FIGS. 3A and 3B. It is a cross-sectional view shown along. 3A is a plan view illustrating a semiconductor device before forming a storage node hole, and FIG. 3B is a plan view illustrating a semiconductor device in which a storage node hole is formed.

도 3a, 도 3b 및 도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 기판(31)에는 랜딩플러그로 작용하는 하드마스크패턴(32), 다수의 활성영역(34)을 정의하는 소자분리막(33) 및 소자분리막(33)과 활성영역(34)을 동시에 가로지르는 다수의 매립게이트(201)가 형성되어 있다. 활성영역(34)은 장축과 단축을 갖는 직사각형 형태를 갖고, 장축이 사선방향으로 연장된 구조로 배치되어 있다. 매립게이트(201)는 트렌치(35), 트렌치(35) 표면상에 형성된 게이트절연막(미도시), 트렌치(35)를 일부 매립하는 게이트전극(36) 및 나머지 트렌치(35)를 매립하는 실링막(37)을 포함한다. 하드마스크패턴(32)은 활성영역(34)의 양측 가장자리 및 중심부의 기판(31)상에서 불연속적으로 잔류하는 형태를 갖는다. As shown in FIGS. 3A, 3B, and 4, a hard mask pattern 32 and a plurality of active regions 34 serving as landing plugs may be formed on a substrate 31 of a semiconductor device according to an exemplary embodiment of the present invention. A plurality of buried gates 201 are formed to simultaneously cross the device isolation layer 33, the device isolation layer 33, and the active region 34. The active region 34 has a rectangular shape having a long axis and a short axis, and has a long axis extending in an oblique direction. The buried gate 201 includes a trench 35, a gate insulating film (not shown) formed on the surface of the trench 35, a gate electrode 36 partially filling the trench 35, and a sealing film filling the remaining trench 35. (37). The hard mask pattern 32 has a form in which the hard mask pattern 32 discontinuously remains on the substrate 31 at both edges and the central portion of the active region 34.

기판(31) 상에는 층간절연막(38), 층간절연막(38) 상에 식각정지막(39), 층간절연막(38)을 관통하여 활성영역(34) 가장자리 상의 하드마스크패턴(32)에 접하고, 상부영역의 선폭이 하부영역의 선폭보다 큰 스토리지노드콘택플러그(42A) 및 층간절연막(38)을 관통하여 인접한 스토리지노드콘택플러그(42A) 사이를 분리시키는 비트라인(45)이 형성되어 있다. 층간절연막(38) 및 식각정지막(39)은 서로 식각선택비를 갖는 물질로 구성된다. 스토리지노드콘택플러그(42A)는 상부영역의 선폭이 하부영역의 선폭보다 큰 구조를 갖되, 일측 측벽이 정렬된 'ㄱ'자 형태를 갖는다. 아울러, 스토리지노드콘택플러그(42A)의 상부영역 양측벽은 인접한 비트라인(45)에 각각 접하는 구조를 갖는다. 매립게이트(201)와 교차하는 비트라인(45)은 층간절연막(38)을 관통하는 비트라인홀(43)을 일부 매립하는 구조를 갖고, 비트라인홀(43)의 양측벽에 형성된 비트라인스페이서(44) 및 나머지 비트라인홀(43)을 매립하는 비트라인하드마스크막(46)을 포함한다. On the substrate 31, the interlayer insulating film 38, the interlayer insulating film 38, and the etch stop film 39 and the interlayer insulating film 38 penetrate the hard mask pattern 32 on the edges of the active region 34. A bit line 45 penetrating through the storage node contact plug 42A and the interlayer insulating layer 38 having a line width larger than that of the lower region is separated from the adjacent storage node contact plug 42A. The interlayer insulating film 38 and the etch stop film 39 are made of a material having an etching selectivity with each other. The storage node contact plug 42A has a structure in which the line width of the upper region is larger than the line width of the lower region, and has a '-' shape in which one sidewall is aligned. In addition, both side walls of the upper region of the storage node contact plug 42A are in contact with adjacent bit lines 45. The bit line 45 that intersects the buried gate 201 has a structure that partially fills the bit line hole 43 penetrating the interlayer insulating film 38, and is formed on both sidewalls of the bit line hole 43. And a bit line hard mask film 46 filling the remaining bit line holes 43.

여기서, 스토리지노드콘택플러그(42A)는 상부영역의 선폭이 하부영역의 선폭보다 큰 구조를 갖기 때문에 층간절연막(38) 표면으로 노출되는 스토리지노드콘택플러그(42A)의 면적을 증가시킬 수 있으며, 이를 통해 캐패시터 형성공정에 대한 마진 및 정전용량을 향상시킬 수 있는 장점이 있다. Here, since the storage node contact plug 42A has a structure in which the line width of the upper region is larger than the line width of the lower region, the area of the storage node contact plug 42A exposed to the surface of the interlayer insulating film 38 may be increased. Through this, there is an advantage to improve the margin and capacitance for the capacitor formation process.

층간절연막(38) 상에는 분리절연막(47) 및 분리절연막(47)을 관통하여 각각의 스토리지노드콘택플러그(42A)를 노출시키고, 지그재그 형태로 배열된 스토리지노드홀(48)이 형성되어 있다. 분리절연막(47)은 식각정지막(39)과 식각선택비를 갖는 물질로 구성된다. On the interlayer insulating film 38, the storage node contact plugs 42A are exposed through the isolation insulating film 47 and the isolation insulating film 47, and storage node holes 48 arranged in a zigzag form are formed. The isolation insulating film 47 is made of a material having an etch selectivity with the etch stop film 39.

여기서, 스토리지노드홀(48)은 스토리지노드콘택플러그(42A)가 층간절연막(38) 표면으로 노출되는 면적을 증가시킴에 따라 지그재그 형태로 배열시킬 수 있다. 이처럼, 스토리지노드홀(48)을 지그재그 형태로 배열하면, 스토리지노드홀(48)을 일렬로 배열하는 경우보다 인접한 스토리지노드홀(48) 사이의 충분한 간격을 일정하게 확보할 수 있기 때문에 스토리지노드홀(48) 내부에 형성되는 스토리지노드 형성공정 마진을 증가시킬 수 있다. 이를 통해, 캐패시터의 정전용량을 증가시킬 수 있다.
Here, the storage node holes 48 may be arranged in a zigzag form as the storage node contact plug 42A increases the area exposed to the surface of the interlayer insulating layer 38. As such, when the storage node holes 48 are arranged in a zigzag form, a sufficient space between adjacent storage node holes 48 can be secured at a constant level than when the storage node holes 48 are arranged in a row. The storage node forming process margin formed therein may be increased. Through this, the capacitance of the capacitor can be increased.

도 5a 내지 도 5f는 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치의 제조방법을 도시한 공정평면도이고, 도 6a 내지 도 6f는 도 5a 내지 도 5f에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도이다. 5A to 5F are process plan views illustrating a method of manufacturing a semiconductor device having a 6F 2 cell structure according to an embodiment of the present invention, and FIGS. 6A to 6F are lines II ′ shown in FIGS. 5A to 5F. Process sectional view along the cutout line and the II-II 'cutout line.

도 5a 및 도 6a에 도시된 바와 같이, 기판(31)에 하드마스크패턴(32)을 형성한다. 하드마스크패턴(32)은 후속 매립게이트(201) 형성공정이 완료된 이후에 랜딩플러그로 작용하도록 도전막으로 형성한다. 예컨대, 하드마스크패턴(32)은 폴리실리콘막으로 형성할 수 있다. As shown in FIGS. 5A and 6A, the hard mask pattern 32 is formed on the substrate 31. The hard mask pattern 32 is formed of a conductive film to serve as a landing plug after the subsequent filling process of the buried gate 201 is completed. For example, the hard mask pattern 32 may be formed of a polysilicon film.

다음으로, 하드마스크패턴(32)을 식각장벽으로 기판을 식각하여 소자분리를 위한 트렌치를 형성한 다음, 트렌치에 절연물질을 매립하여 다수의 활성영역(34)을 정의하는 소자분리막(33)을 형성한다. 소자분리막(33)에 의하여 정의된 활성영역(34)은 장축과 단축을 갖는 직사각형 형태를 갖고, 장축이 사선방향으로 연장된 구조를 갖는다. Next, the substrate is etched using the hard mask pattern 32 as an etch barrier to form a trench for device isolation, and then an isolation layer 33 defining a plurality of active regions 34 is formed by filling an insulating material in the trench. Form. The active region 34 defined by the device isolation layer 33 has a rectangular shape having a long axis and a short axis, and has a structure in which the long axis extends in an oblique direction.

다음으로, 기판(31), 소자분리막(33) 및 하드마스크패턴(32)을 선택적으로 식각하여 매립게이트(201)를 위한 다수의 트렌치(35)를 형성한 후에 트렌치(35) 표면에 게이트절연막(미도시)을 형성하고, 게이트절연막 상에 게이트전극(36) 및 실링막(37)을 순차적으로 형성한다. 이로써, 기판(31)에 소자분리막(32)과 활성영역(33)을 동시에 가로지르는 라인타입의 워드라인 즉, 매립게이트(201)가 형성된다. Next, the substrate 31, the device isolation layer 33, and the hard mask pattern 32 are selectively etched to form a plurality of trenches 35 for the buried gate 201, and then a gate insulating film is formed on the surface of the trench 35. (Not shown), and the gate electrode 36 and the sealing film 37 are sequentially formed on the gate insulating film. As a result, a line type word line, ie, a buried gate 201, is formed on the substrate 31 to simultaneously cross the device isolation layer 32 and the active region 33.

도 5b 및 도 6b에 도시된 바와 같이, 매립게이트(201)가 형성된 기판(31) 상에 층간절연막(38)을 형성한다. 이때, 층간절연막(38)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. As shown in FIGS. 5B and 6B, an interlayer insulating film 38 is formed on the substrate 31 on which the buried gate 201 is formed. In this case, the interlayer insulating film 38 may be formed of any one selected from the group consisting of an oxide film, a nitride film, and an oxynitride film.

다음으로, 층간절연막(38) 상에 매립게이트(201) 상부를 덮는 라인타입으로 패터닝된 식각정지막(39)을 형성한다. 식각정지막(39)은 층간절연막(38)과 식각선택비를 갖는 물질로 형성한다. 일례로, 층간절연막(38)을 산화막으로 형성하면, 식각정지막(39)은 질화막으로 형성한다. Next, an etch stop layer 39 patterned in a line type covering the buried gate 201 is formed on the interlayer insulating layer 38. The etch stop layer 39 is formed of a material having an etch selectivity with the interlayer insulating layer 38. For example, when the interlayer insulating film 38 is formed of an oxide film, the etch stop film 39 is formed of a nitride film.

다음으로, 식각정지막(39)을 식각장벽으로 층간절연막(38)을 소정 두께 식각하여 리세스패턴(40)을 형성한다. 리세스패턴(40)은 리세스패턴(40)은 랜딩플러그 즉, 잔류하는 하드마스크패턴(32) 상부의 층간절연막(38)을 소정 두께 식각하여 형성된 것으로, 매립게이트(201)와 동일한 방향으로 연장된 라인타입의 패턴이다. Next, the recess pattern 40 is formed by etching the interlayer insulating layer 38 using the etch stop layer 39 as an etch barrier. The recess pattern 40 is formed by etching the interlayer insulating layer 38 on the landing plug, that is, the remaining hard mask pattern 32 by a predetermined thickness, in the same direction as the buried gate 201. It is an extended line type pattern.

리세스패턴(40)은 스토리지노드콘택홀 형성공정에 대한 식각 부담을 경감시키는 역할을 수행함과 동시에 후속 층간절연막(38) 표면으로 노출되는 스토리지노드콘택플러그의 면적을 증가시키는 역할을 수행한다. The recess pattern 40 serves to reduce the etching burden on the storage node contact hole forming process and to increase the area of the storage node contact plug exposed to the surface of the subsequent interlayer insulating layer 38.

도 5c 및 도 6c에 도시된 바와 같이, 리세스패턴(40)을 포함하는 구조물 상에 감광막패턴(미도시)을 형성한 후에 감광막패턴을 식각장벽으로 리세스패턴(40) 저면 아래의 층간절연막(38)을 식각하여 인접한 활성영역(34)의 가장자리 상에 잔류하는 하드마스크패턴(32)을 동시에 노출시키는 홀(41)을 형성한다. 이때, 홀(41)을 형성하기 위한 감광막패턴(미도시)은 종래의 스토리지노드콘택홀 마스크를 사용하여 형성할 수 있다. 5C and 6C, after the photoresist pattern (not shown) is formed on the structure including the recess pattern 40, the interlayer insulating layer under the bottom of the recess pattern 40 is formed as an etch barrier. Etching 38 is performed to form holes 41 which simultaneously expose the hard mask pattern 32 remaining on the edges of adjacent active regions 34. In this case, the photoresist pattern (not shown) for forming the hole 41 may be formed using a conventional storage node contact hole mask.

상술한 공정과정을 통해 라인타입의 리세스패턴(40)과 홀(41)이 결합된 스토리지노드콘택홀(SNC)이 형성된다. 종래에는 층간절연막(38)을 한번에 식각하여 스토리지노드콘택홀(SNC)을 형성하였으나, 본 발명은 리세스패턴(40) 형성공정 및 홀(41) 형성공정을 통해 층간절연막(38)을 두 번 식각하여 스토리지노드콘택홀(SNC)을 형성하기 때문에 낫오픈 및 하부구조물의 손상을 동시에 방지할 수 있다. Through the above-described process, the storage node contact hole SNC in which the line type recess pattern 40 and the hole 41 are coupled to each other is formed. Conventionally, the storage node contact hole (SNC) is formed by etching the interlayer insulating layer 38 at a time. However, the present invention provides the interlayer insulating layer 38 twice by forming the recess pattern 40 and forming the hole 41. By etching to form a storage node contact hole (SNC) it is possible to prevent damage to the sick open and the substructure at the same time.

도 5d 및 도 6d에 도시된 바와 같이, 스토리지노드콘택홀(SNC)을 매립하도록 기판(31) 전면에 도전막(42)을 증착한 다음, 식각정지막(39)이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있으며, 식각정지막(39)이 연마정지막으로 작용한다. 5D and 6D, the conductive layer 42 is deposited on the entire surface of the substrate 31 to fill the storage node contact hole SNC, and then the planarization process is performed until the etch stop layer 39 is exposed. Conduct. In this case, the planarization process may be performed using chemical mechanical polishing (CMP), and the etch stop film 39 serves as a polishing stop film.

도 5e 및 도 6e에 도시된 바와 같이, 층간절연막(38), 식각정지막(39) 및 도전막(42)을 선택적으로 식각하여 활성영역(34)의 중심부 상에 잔류하는 하드마스크패턴(32)을 노출시키는 비트라인홀(43)을 형성한다. 이때, 비트라인홀(43)은 매립게이트(201)와 교차하는 라인타입의 패턴이다. As shown in FIGS. 5E and 6E, the interlayer insulating layer 38, the etch stop layer 39, and the conductive layer 42 are selectively etched to remain on the central portion of the active region 34. ) Is formed a bit line hole 43. In this case, the bit line hole 43 is a line type pattern that intersects the buried gate 201.

여기서, 비트라인홀(43)을 형성함에 따라 인접한 활성영역의 가장자리에 동시에 연결된 도전막(42)이 분리되어 스토리지노드콘택플러그(42A)가 형성된다. 비트라인홀(43)에 의하여 분리된 스토리지노드콘택플러그(42A)는 상부영역의 선폭이 하부영역의 선폭보다 크되, 일측 측벽은 정렬된 'ㄱ'자 형태를 갖는다. 이때, 스토리지노드콘택플러그(SNC)의 상부영역을 리세스패턴(40)으로 구성함에 따라 층간절연막(40) 표면으로 노출되는 스토리지노드콘택플러그(42A)의 면적을 증가시킬 수 있다. As the bit line hole 43 is formed, the conductive layer 42 simultaneously connected to the edges of the adjacent active regions is separated to form the storage node contact plug 42A. The storage node contact plug 42A separated by the bit line hole 43 has a line width of the upper region greater than that of the lower region, but one sidewall has an aligned '-' shape. In this case, as the upper region of the storage node contact plug SNC is formed as the recess pattern 40, the area of the storage node contact plug 42A exposed on the surface of the interlayer insulating layer 40 may be increased.

다음으로, 비트라인홀(43) 측벽에 비트라인스페이서(44)을 형성한다. 비트라인스페이서(44)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.Next, the bit line spacer 44 is formed on the sidewalls of the bit line holes 43. The bit liner 44 may be formed of any single film selected from the group consisting of an oxide film, a nitride film, and an oxynitride film, or a laminated film in which these layers are stacked.

다음으로, 비트라인홀(43)을 일부 매립하고 하드마스크패턴(32)에 접하는 비트라인(45)을 형성하고, 비트라인(45) 상에 나머지 비트라인홀(43)을 매립하는 비트라인하드마스크막(46)을 형성한다. Next, the bit line hard portion which partially fills the bit line hole 43 and forms the bit line 45 in contact with the hard mask pattern 32, and fills the remaining bit line hole 43 on the bit line 45. The mask film 46 is formed.

도 5f 및 도 6f에 도시된 바와 같이, 스토리지노드콘택플러그(42A) 및 비트라인(45)이 형성된 층간절연막(38) 상에 분리절연막(47)을 형성한다. 분리절연막(47)은 식각정지막(39)과 식각선택비를 갖는 물질로 형성한다. 참고로, 일반적으로 분리절연막(47)을 형성하기 이전에 후속 딥아웃 공정시 하부구조물이 손상되는 것을 방지하기 위하여 층간절연막(38)과 분리절연막(47) 사이에 보호막을 삽입하나, 본 발명은 스토리지노드콘택홀(SNC) 형성공정시 형성된 식각정지막(39)으로 인하여 별도의 보호막 형성공정을 필요로하지 않는다. As shown in FIGS. 5F and 6F, the isolation insulating layer 47 is formed on the interlayer insulating layer 38 on which the storage node contact plug 42A and the bit line 45 are formed. The isolation insulating layer 47 is formed of a material having an etching selectivity with the etch stop layer 39. For reference, in general, a protective film is inserted between the interlayer insulating film 38 and the insulating film 47 in order to prevent the underlying structure from being damaged during the subsequent dip-out process before forming the insulating film 47. The etching stop layer 39 formed during the storage node contact hole (SNC) forming process does not require a separate passivation layer forming process.

다음으로, 분리절연막(47)을 선택적으로 식각하여 스토리지노드콘택플러그(42A)를 노출시키는 다수의 스토리지노드홀(48)을 형성한다. 이때, 층간절연막(38) 표면으로 노출되는 스토리지노드콘택플러그(42A)의 면적을 증가시킴에 따라 스토리지노드홀(48)을 지그재그 형태로 배열시킬 수 있다. 이처럼, 스토리지노드홀(48)을 지그재그 형태로 배열하면, 스토리지노드홀(48)을 일렬로 배열하는 경우보다 인접한 스토리지노드홀(48) 사이의 충분한 간격을 일정하게 확보할 수 있기 때문에 스토리지노드홀(48) 내부에 형성되는 스토리지노드 형성공정 마진을 증가시킬 수 있다. 이를 통해, 캐패시터의 정전용량을 증가시킬 수 있다.
Next, the isolation insulating layer 47 is selectively etched to form a plurality of storage node holes 48 exposing the storage node contact plug 42A. In this case, as the area of the storage node contact plug 42A exposed on the surface of the interlayer insulating layer 38 is increased, the storage node holes 48 may be arranged in a zigzag form. As such, when the storage node holes 48 are arranged in a zigzag form, a sufficient space between adjacent storage node holes 48 can be secured at a constant level than when the storage node holes 48 are arranged in a row. The storage node forming process margin formed therein may be increased. Through this, the capacitance of the capacitor can be increased.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

31 : 기판 32 : 하드마스크패턴
33 : 소자분리막 34 : 활성영역
35 : 트렌치 36 : 게이트전극
37 : 실링막 38 : 층간절연막
39 : 식각정지막 40 : 리세스패턴
41 : 홀 42 : 도전막
42A : 스토리지노드콘택플러그 43 : 비트라인홀
44 : 비트라인스페이서 45 : 비트라인
46 : 비트라인하드마스크막 47 : 분리절연막
48 : 스토리지노드홀 201 : 매립게이트
SNC : 스토리지노드콘택홀31 substrate 32 hard mask pattern
33 device isolation layer 34 active region
35 trench 36 gate electrode
37 sealing film 38 interlayer insulating film
39: etching stop film 40: recess pattern
41: hole 42: conductive film
42A: Storage Node Contact Plug 43: Bitline Hole
44: beat liner 45: beat line
46: bit line hard mask film 47: isolation insulating film
48: storage node hole 201: buried gate
SNC: Storage Node Contact Hole

Claims (14)

기판에 형성되어 다수의 활성영역을 정의하는 소자분리막;
상기 기판상에 형성된 층간절연막;
상기 층간절연막을 관통하여 각각의 상기 활성영역의 가장자리에 접하고, 상부영역의 선폭보다 하부영역의 선폭이 더 작은 다수의 스토리지노드콘택플러그; 및
상기 층간절연막에 형성되어 인접한 상기 스토리지노드콘택플러그 사이를 분리시키는 다수의 비트라인
을 포함하는 반도체 장치.
An isolation layer formed on the substrate to define a plurality of active regions;
An interlayer insulating film formed on the substrate;
A plurality of storage node contact plugs penetrating through the interlayer insulating layer to be in contact with the edges of the active regions and having a lower line width in a lower region than a line width in an upper region; And
A plurality of bit lines formed on the interlayer insulating layer to separate the adjacent storage node contact plugs;
≪ / RTI >
제1항에 있어서,
상기 층간절연막 상에 형성된 분리절연막; 및
상기 분리절연막을 관통하여 각각의 상기 스토리지노드콘택플러그를 노출시키고, 지그재그 형태로 배치된 다수의 스토리지노드홀
을 더 포함하는 반도체 장치.
The method of claim 1,
A separation insulating film formed on the interlayer insulating film; And
A plurality of storage node holes are disposed in a zigzag form to expose each of the storage node contact plugs through the isolation insulating layer.
The semiconductor device further comprising.
제1항 또는 제2항에 있어서,
상기 비트라인과 상기 스토리지노드콘택플러그 사이에 개재된 비트라인스페이서; 및
상기 기판에 형성되어 상기 활성영역과 상기 소자분리막을 동시에 가로지르고, 상기 비트라인과 교차하는 다수의 매립게이트
를 더 포함하는 반도체 장치.
The method according to claim 1 or 2,
A bit line spacer interposed between the bit line and the storage node contact plug; And
A plurality of buried gates formed in the substrate to simultaneously cross the active region and the device isolation layer and intersect the bit lines;
The semiconductor device further comprising.
제1항에 있어서,
상기 스토리지노드콘택플러그의 상부영역 양측벽은 인접한 비트라인의 측벽에 각각 접하는 반도체 장치.
The method of claim 1,
Two sidewalls of the upper region of the storage node contact plug may be in contact with sidewalls of adjacent bit lines.
제1항에 있어서,
상기 스토리지노드콘택플러그는 상부영역의 선폭보다 하부영역의 선폭이 작되, 일측 측벽이 정렬된 'ㄱ'자 형태를 갖는 반도체 장치.
The method of claim 1,
The storage node contact plug has a lower width than a line width of an upper region, and has a '-' shape in which one sidewall is aligned.
제1항에 있어서,
상기 활성영역은 직사각형 형태를 갖고, 장축이 사선방향으로 연장된 구조를 갖는 반도체 장치.
The method of claim 1,
The active region has a rectangular shape and has a structure in which the major axis extends in an oblique direction.
기판에 다수의 활성영역을 정의하는 소자분리막을 형성하는 단계;
상기 기판상에 층간절연막 및 식각정지막을 형성하는 단계;
상기 식각정지막 및 상기 층간절연막 일부를 선택적으로 식각하여 리세스패턴을 형성하는 단계;
상기 리세스패턴 저면 아래의 상기 층간절연막을 식각하여 인접한 상기 활성영역의 가장자리를 동시에 노출시키는 홀을 형성하여 상기 리세스패턴과 상기 홀로 이루어진 스토리지노드콘택홀을 형성하는 단계;
상기 홀 및 상기 리세스패턴을 매립하는 도전막을 형성하는 단계; 및
상기 도전막, 상기 식각정지막 및 상기 층간절연막을 선택적으로 식각하여 다수의 비트라인홀을 형성함과 동시에 다수의 스토리지노드콘택플러그를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
Forming an isolation layer defining a plurality of active regions on the substrate;
Forming an interlayer insulating film and an etch stop film on the substrate;
Selectively etching the etch stop layer and a portion of the interlayer insulating layer to form a recess pattern;
Etching the interlayer insulating layer below the bottom of the recess pattern to form holes for simultaneously exposing edges of the adjacent active regions to form a storage node contact hole including the recess pattern and the holes;
Forming a conductive film filling the hole and the recess pattern; And
Selectively etching the conductive layer, the etch stop layer and the interlayer insulating layer to form a plurality of bit line holes and simultaneously form a plurality of storage node contact plugs
≪ / RTI >
제7항에 있어서,
상기 비트라인홀 양측벽에 비트라인스페이서를 형성하는 단계;
상기 비트라인홀을 일부 매립하는 비트라인을 형성하는 단계;
나머지 상기 비트라인홀을 매립하는 비트라인하드마스크막을 형성하는 단계;
상기 층간절연막 상에 분리절연막을 형성하는 단계; 및
상기 분리절연막을 선택적으로 식각하여 각각의 상기 스토리지노드콘택플러그를 노출시키고, 지그재그 형태로 배열된 다수의 스토리지노드홀을 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
The method of claim 7, wherein
Forming a bit line spacer on both side walls of the bit line hole;
Forming a bit line to partially fill the bit line hole;
Forming a bit line hard mask layer to fill the remaining bit line holes;
Forming a separation insulating film on the interlayer insulating film; And
Selectively etching the isolation insulating layer to expose each of the storage node contact plugs, and forming a plurality of storage node holes arranged in a zigzag form.
A semiconductor device manufacturing method further comprising.
제7항 또는 제8항에 있어서,
상기 층간절연막을 형성하기 이전에,
상기 기판에 상기 활성영역과 상기 소자분리막을 동시에 가로지르고 상기 비트라인홀과 교차하는 다수의 매립게이트를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
The method according to claim 7 or 8,
Before forming the interlayer insulating film,
And forming a plurality of buried gates on the substrate simultaneously crossing the active region and the device isolation layer and intersecting the bit line holes.
제7항에 있어서,
상기 리세스패턴과 상기 비트라인홀을 라인타입의 패턴으로 형성하되, 서로 교차하는 반도체 장치 제조방법.
The method of claim 7, wherein
And forming the recess pattern and the bit line hole in a line type pattern, and intersecting each other.
제7항에 있어서,
상기 스토리지노드콘택플러그의 상부영역 양측벽이 인접한 비트라인홀의 측벽에 각각 접하도록 형성하는 반도체 장치 제조방법. The method of claim 7, wherein
And forming sidewalls of the upper region of the storage node contact plug so as to be in contact with sidewalls of adjacent bit line holes. 제7항에 있어서,
상기 스토리지노드콘택플러그는 상부영역의 선폭보다 하부영역의 선폭이 작되, 일측 측벽이 정렬된 'ㄱ'자 형태로 형성하는 반도체 장치 제조방법.
The method of claim 7, wherein
The storage node contact plug has a line width of a lower region smaller than a line width of an upper region, and has a sidewall aligned to form a '-' shape.
제7항에 있어서,
상기 식각정지막 및 상기 분리절연막은 상기 식각정지막과 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
The method of claim 7, wherein
And the etch stop layer and the isolation insulating layer are formed of a material having an etch selectivity with respect to the etch stop layer.
제7항에 있어서,
상기 활성영역은 직사각형 형태를 갖고, 장축이 사선방향으로 연장된 구조로 형성하는 반도체 장치 제조방법.
The method of claim 7, wherein
And the active region has a rectangular shape and has a long axis extending in an oblique direction.
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