KR20120031692A - Semiconductor package and method for fabricating the same - Google Patents

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KR20120031692A
KR20120031692A KR1020100093226A KR20100093226A KR20120031692A KR 20120031692 A KR20120031692 A KR 20120031692A KR 1020100093226 A KR1020100093226 A KR 1020100093226A KR 20100093226 A KR20100093226 A KR 20100093226A KR 20120031692 A KR20120031692 A KR 20120031692A
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semiconductor
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KR1020100093226A
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이하나
김성민
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주식회사 하이닉스반도체
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto

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Abstract

PURPOSE: A semiconductor package and a manufacturing method thereof are provided to prevent bending of a substrate by forming a glass layer on a semiconductor chip. CONSTITUTION: A glass wafer(102) is bonded on one surface of a silicon wafer(100). A part of the other surface of the silicon wafer is polished. A penetration hole is formed by etching the polished silicon wafer and the glass wafer. A penetration electrode is formed within each penetration hole. The silicon wafer and the glass wafer in which the penetration electrode is formed are cut to a chip level.

Description

반도체 패키지 및 그의 제조방법{Semiconductor package and method for fabricating the same}Semiconductor package and method for fabricating the same

본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 칩의 휨 및 뒤틀림 현상을 방지할 수 있는 반도체 패키지 및 그의 제조방법에 관한 것이다. The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package and a method for manufacturing the same that can prevent the bending and distortion of the semiconductor chip.

전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 적층(Stack)에 대한 다양한 기술들이 개발되고 있다. As the miniaturization of electric / electronic products and high performance are required, various technologies for stacks have been developed.

반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 반도체 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 적층 기술을 이용하면 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. In the semiconductor industry, "stacking" refers to stacking at least two or more semiconductor chips or semiconductor packages vertically. When the stacking technology is used, a memory device having a memory capacity having twice as much memory capacity as that in a semiconductor integrated process can be used. Product can be implemented.

또한, 적층 반도체 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 장점을 갖기 때문에, 적층 반도체 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.In addition, since the stacked semiconductor package has advantages in terms of increasing memory capacity, as well as efficiency of using a mounting density and a mounting area, research and development on the stacked semiconductor package are being accelerated.

상기 메모리 용량 증대를 위해서, 메모리 칩 및 컨트롤 칩의 두께는 물론 패키지에서 가장 두꺼운 두께를 차지하는 인쇄회로 기판의 박막화가 요구되었으며, 최근, 박막화된 반도체 칩을, 예를 들어, 관통전극을 이용하여 적층하는 적층 반도체 패키지가 제안되었다. In order to increase the memory capacity, thinning of the printed circuit board, which occupies the thickest thickness of the package as well as the thickness of the memory chip and the control chip, has been required. Recently, a thinned semiconductor chip is stacked using, for example, a through electrode. A laminated semiconductor package has been proposed.

상기 관통전극을 이용한 적층 반도체 패키지는, 반도체 칩 내에 관통전극을 형성해서 관통전극에 의해 수직으로 반도체 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이다. The stacked semiconductor package using the through electrode has a structure in which a through electrode is formed in the semiconductor chip such that physical and electrical connections between the semiconductor chips are made vertically by the through electrode.

한편, 웨이퍼 레벨의 반도체 칩이 박막화됨에 따라 상기 웨이퍼 레벨의 반도체 칩이 휘거나 뒤틀리는 문제점이 발생되고 있다. Meanwhile, as the wafer-level semiconductor chip is thinned, the wafer-level semiconductor chip is bent or distorted.

이러한 문제점을 해결하기 위하여, 실리콘 웨이퍼와 캐리어 사이에 폴리머 물질로 이루어진 접착제를 도포하여 서로 부착해서 후속 공정시 반도체 칩의 휨 및 뒤틀림 현상에 기인하는 불량 발생을 억제하는 방법이 제안되었다. 여기서, 실리콘 웨이퍼는 반도체 제조 공정이 완료되어 얻어진 다수의 반도체 칩들을 포함한다. In order to solve this problem, a method has been proposed in which an adhesive made of a polymer material is applied between a silicon wafer and a carrier and adhered to each other so as to suppress the occurrence of defects caused by warpage and distortion of the semiconductor chip in a subsequent process. Here, the silicon wafer includes a plurality of semiconductor chips obtained by completing the semiconductor manufacturing process.

그러나, 예를 들어, 큐어링과 같이 열처리를 수행하는 과정 중에 상기 폴리머 물질로 이루어진 접착제의 수축이 발생됨에 따라 상기 반도체 칩이 휘어지는 현상이 발생되기도 한다. However, the shrinkage of the adhesive made of the polymer material may occur, for example, during the heat treatment such as curing, causing the semiconductor chip to bend.

또한, 상기 캐리어를 상기 실리콘 웨이퍼에 부착하고 다시 제거해야되기 때문에 단위 공정의 스텝이 많고 복잡해지는 문제점이 있다. In addition, since the carrier must be attached to the silicon wafer and removed again, there are many problems in the unit process and complexity.

게다가, 상기 실리콘 웨이퍼와 상기 캐리어 사이에 도포되어 있던 상기 접착제와 실리콘 웨이퍼 사이의 밀착력이 증가되어 상기 캐리어 제거시 실리콘 웨이퍼의 손상이 빈번히 발생되고 있다. 이로 인해, 수율 및 작업성 저하의 문제점이 발생되고 있다. In addition, the adhesion between the silicon wafer and the adhesive applied between the silicon wafer and the carrier is increased, and damage to the silicon wafer is frequently generated when the carrier is removed. For this reason, the problem of the yield and workability fall arises.

본 발명은 반도체 칩의 휨 및 뒤틀림 현상을 방지할 수 있는 반도체 패키지를 제공한다. The present invention provides a semiconductor package capable of preventing warpage and distortion of the semiconductor chip.

또한, 본 발명은 패키지 수율 및 작업성을 향상시킬 수 있는 반도체 패키지를 제공한다. In addition, the present invention provides a semiconductor package that can improve the package yield and workability.

게다가, 본 발명은 상기의 반도체 패키지 제조방법을 제공한다. In addition, the present invention provides a method of manufacturing the semiconductor package.

본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은, 일면 및 상기 일면에 대향하는 타면을 가지며, 다수의 반도체 칩을 포함하는 실리콘 웨이퍼의 상기 일면 상에 글래스 웨이퍼를 본딩하는 단계; 상기 실리콘 웨이퍼의 타면 일부 두께를 백그라인딩하는 단계; 상기 글래스 웨이퍼 및 상기 백그라인딩된 실리콘 웨이퍼를 식각하여 관통 홀들을 형성하는 단계; 상기 각 관통 홀들 내에 관통전극을 형성하는 단계; 및 상기 관통전극이 형성된 실리콘 웨이퍼 및 글래스 웨이퍼를 칩 레벨로 쏘잉하는 단계;를 포함한다. A method of manufacturing a semiconductor package according to an embodiment of the present invention may include: bonding a glass wafer on one surface of a silicon wafer having one surface and the other surface opposite to the one surface and including a plurality of semiconductor chips; Backgrinding the thickness of the other surface of the silicon wafer; Etching through the glass wafer and the backgrind silicon wafer to form through holes; Forming a through electrode in each of the through holes; And sawing the silicon wafer and the glass wafer on which the through electrodes are formed at a chip level.

상기 글래스 웨이퍼를 본딩하는 단계는, 양극 본딩(Anodic bonding) 방식으로 수행하는 것을 특징으로 한다. The bonding of the glass wafer may be performed by an anodic bonding method.

상기 관통 홀들을 형성하는 단계는, 상기 글래스 웨이퍼 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용해서 상기 글래스 웨이퍼를 식각하는 단계; 상기 글래스 웨이퍼가 식각되어 노출된 실리콘 웨이퍼 부분을 식각하는 단계; 및 상기 마스크 패턴을 제거하는 단계;를 포함하는 것을 특징으로 한다. The forming of the through holes may include forming a mask pattern on the glass wafer; Etching the glass wafer using the mask pattern; Etching the exposed portion of the silicon wafer by etching the glass wafer; And removing the mask pattern.

상기 마스크 패턴은 드라이 필름으로 이루어진 것을 특징으로 한다. The mask pattern is characterized by consisting of a dry film.

상기 드라이 필름은 에폭시 베이스 필름(Epoxy base film)인 것을 특징으로 한다. The dry film is characterized in that the epoxy base film (Epoxy base film).

상기 글래스 웨이퍼를 식각하는 단계는, 기계적 식각 공정으로 수행하는 것을 특징으로 한다. The etching of the glass wafer may be performed by a mechanical etching process.

상기 기계적 식각 공정은 파티클을 이용한 샌드 블라스트(Sand blast) 방식을 포함하는 것을 특징으로 한다. The mechanical etching process is characterized in that it comprises a sand blast (Sand blast) method using a particle.

상기 실리콘 웨이퍼를 식각하는 단계는, 플라즈마 식각 공정으로 수행하는 것을 특징으로 한다. The etching of the silicon wafer may be performed by a plasma etching process.

본 발명의 다른 실시예에 따른 반도체 패키지는, 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 칩; 상기 반도체 칩의 일면 상에 본딩된 글래스층; 및 상기 반도체 칩 및 글래스층을 관통하도록 형성된 관통전극;을 포함한다. A semiconductor package according to another embodiment of the present invention may include a semiconductor chip having one surface and the other surface opposite to the one surface; A glass layer bonded on one surface of the semiconductor chip; And a through electrode formed to penetrate the semiconductor chip and the glass layer.

본 발명은 반도체 칩 상에 유리로 이루어진 글래스층을 형성함으로써, 상기 반도체 칩이 백그라인딩된 후에도 휘어지지 않고 평탄함을 유지할 수 있다. According to the present invention, a glass layer made of glass is formed on a semiconductor chip, so that the semiconductor chip can be flat without being bent even after being backgrinded.

이를 통해, 본 발명은 반도체 칩을 포함한 기판의 휨 및 뒤틀림 현상을 방지할 수 있다. Through this, the present invention can prevent the phenomenon of bending and distortion of the substrate including the semiconductor chip.

또한, 본 발명은 상기 글래스층이 캐리어의 기능을 대신하기 때문에, 추가적으로 상기 캐리어를 부착하기 위한 별도의 부착 공정(bonding process)을 생략할 수 있어 공정의 단순화를 가져올 수 있다. In addition, in the present invention, since the glass layer replaces the function of the carrier, an additional bonding process for additionally attaching the carrier may be omitted, thereby simplifying the process.

따라서, 본 발명은 반도체 칩의 휨 현상 방지 및 뒤틀림 현상 방지와 공정의 단순화를 통해 패키지 수율 및 신뢰성을 향상시킬 수 있을 뿐만 아니라, 공정 비용을 절감할 수 있다. Therefore, the present invention can not only improve the package yield and reliability, but also reduce the process cost by preventing bending and warping of the semiconductor chip and simplifying the process.

도 1은 본 발명의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 2a 내지 도 2e들은 본 발명의 일 실시예에 의한 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 다른 실시예에 의한 반도체 패키지를 스택하여 도시한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.
3 is a cross-sectional view illustrating a stack of semiconductor packages according to another embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(108)는, 반도체 칩(100a), 글래스층(102a) 및 관통전극(106)을 포함한다. As shown, the semiconductor package 108 according to an embodiment of the present invention includes a semiconductor chip 100a, a glass layer 102a, and a through electrode 106.

상기 반도체 칩(100a)은 일면 및 상기 일면에 대향하는 타면을 갖는다. The semiconductor chip 100a has one surface and the other surface opposite to the one surface.

상기 글래스층(102a)은 상기 반도체 칩(100a)의 상기 일면 상에, 예를 들어, 양극 접합(Anodic bonding) 방법에 의하여 본딩된다. The glass layer 102a is bonded on the one surface of the semiconductor chip 100a by, for example, an anodic bonding method.

상기 글래스층(102a)은, 예를 들어, 상기 반도체 칩(100a)보다 얇은 두께를 가지며, 유리(Glass)로 이루어진다. 여기서, 상기 글래스층(102a)은 유리로 이루어져 있기 때문에, 상기 글래스층(102)에 의하여 상기 반도체 칩(100a)이 휘어지지 않고 평탄함을 유지할 수 있다. For example, the glass layer 102a has a thickness thinner than that of the semiconductor chip 100a and is made of glass. Here, since the glass layer 102a is made of glass, the semiconductor layer 100a may be flat by the glass layer 102 without being bent.

계속해서, 상기 관통전극(106)은 상기 반도체 칩(100a) 및 상기 글래스층(102a)을 관통하여 형성되며, 상기 관통전극(106)은, 예를 들어, 전도성 물질로 이루어진다. Subsequently, the through electrode 106 is formed to penetrate the semiconductor chip 100a and the glass layer 102a, and the through electrode 106 is made of, for example, a conductive material.

전술한 바와 같이, 본 발명은 폴리머층을 사용하는 종래와 달리, 유리로 이루어진 글래스층(102a)을 상기 반도체 칩(100a) 상에 얇은 두께를 갖도록 형성함으로써, 상기 반도체 칩(100a)이 백그라인딩된 이후에도 휘어지지 않고 평탄함을 유지할 수 있다. As described above, the present invention, unlike the conventional method using a polymer layer, by forming a glass layer (102a) made of glass to have a thin thickness on the semiconductor chip (100a), the semiconductor chip (100a) is back ground It can be kept flat even after it is finished.

이를 통해, 본 발명은 반도체 칩(100a)의 휨 및 뒤틀림 현상을 방지할 수 있다. Through this, the present invention can prevent the bending and distortion of the semiconductor chip (100a).

또한, 본 발명은 유리로 이루어진 상기 글래스층(102a)이 캐리어 웨이퍼의 기능을 대신하기 때문에, 추가적으로 캐리어 웨이퍼를 부착하기 위한 별도의 부착 공정(bonding process)을 생략할 수 있으므로, 이를 통해, 공정의 단순화를 가져올 수 있다. In addition, since the glass layer 102a made of glass replaces the function of the carrier wafer, the present invention may omit an additional bonding process for attaching the carrier wafer. It can bring simplicity.

따라서, 본 발명은 반도체 칩의 휨 및 뒤틀림 현상 방지와 공정의 단순화를 통해 패키지 수율 및 신뢰성을 향상시킬 수 있을 뿐만 아니라, 공정 비용을 절감할 수 있다. Therefore, the present invention can not only improve package yield and reliability through prevention of warpage and distortion of the semiconductor chip and simplify the process, but also reduce the process cost.

도 2a 내지 도 2e들은 본 발명의 일 실시예에 의한 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.

도 2a를 참조하면, 일면 및 상기 일면에 대향하는 타면을 가지는 실리콘 웨이퍼(100)를 마련한다. Referring to FIG. 2A, a silicon wafer 100 having one surface and the other surface opposite to the one surface is provided.

여기서, 실리콘 웨이퍼(100)는 반도체 제조 공정이 완료되어 얻어진 다수의 반도체 칩들을 포함한다. Here, the silicon wafer 100 includes a plurality of semiconductor chips obtained by completing the semiconductor manufacturing process.

상기 실리콘 웨이퍼(100)의 상기 일면 상에, 예를 들어, 유리로 이루어진 글래스 웨이퍼(102)를 본딩한다. A glass wafer 102 made of, for example, glass is bonded onto the one surface of the silicon wafer 100.

이때, 상기 글래스 웨이퍼(102)는 양극 본딩(Anodic bonding) 방식에 의하여 상기 실리콘 웨이퍼(100)의 상기 일면 상에 본딩된다. In this case, the glass wafer 102 is bonded on the one surface of the silicon wafer 100 by an anode bonding method.

도 2b를 참조하면, 상기 실리콘 웨이퍼(100)의 상기 타면의 일부 두께를 백그라인딩한 후에, 상기 글래스 웨이퍼(102) 상에 마스크 패턴(104)을 형성한다. Referring to FIG. 2B, after partially grinding the thickness of the other surface of the silicon wafer 100, a mask pattern 104 is formed on the glass wafer 102.

여기서, 상기 마스크 패턴(104)은 후속하는 관통전극이 형성될 부분이 노출되도록 상기 글래스 웨이퍼(102) 상에 형성된다. 상기 마스크 패턴(104)은, 예를 들어, 드라이 필름으로 이루어지며, 상기 드라이 필름은 에폭시 베이스 필름(Epoxy base film)으로 일반적인 포토 레지스트(Photo resist)와 동일한 특성을 갖는다. Here, the mask pattern 104 is formed on the glass wafer 102 to expose a portion where a subsequent through electrode is to be formed. The mask pattern 104 is, for example, made of a dry film, the dry film is an epoxy base film (Epoxy base film) has the same characteristics as a general photo resist (Photo resist).

전술한 바와 같이, 상기 실리콘 웨이퍼(100) 상에 형성된 유리로 이루어진 상기 글래스 웨이퍼(102)에 의하여 상기 실리콘 웨이퍼(100)의 상기 백그라인딩 후에도 상기 실리콘 웨이퍼(100)가 휘거나 뒤틀리지 않고 평탄함을 유지할 수 있다. As described above, the silicon wafer 100 is flat even after the backgrinding of the silicon wafer 100 by the glass wafer 102 made of glass formed on the silicon wafer 100. I can keep it.

다시 말해서, 상기 유리로 이루어진 상기 글래스 웨이퍼(102)는 강도가 세기 때문에 상기 백그라인딩시 상기 실리콘 웨이퍼(100)가 휘거나 뒤틀림 현상을 미연에 방지할 수 있는 것이다. In other words, since the glass wafer 102 made of glass has strength, it is possible to prevent the silicon wafer 100 from bending or warping at the time of the backgrinding.

도 2c를 참조하면, 상기 마스크 패턴(104)을 식각 마스크로 이용하여 상기 마스크 패턴(104)에 의하여 노출된 상기 글래스 웨이퍼(102) 부분을, 예를 들어, 기계적 식각 공정으로 수행하여 식각한다. 상기 기계적 식각 공정은, 예를 들어, 파티클을 이용한 샌드 블라스트(Sand blast) 방식으로 수행한다. 이와 다르게, 상기 기계적 식각 공정은 습식 식각 방식 등으로 수행할 수도 있다. Referring to FIG. 2C, the portion of the glass wafer 102 exposed by the mask pattern 104 is etched by using the mask pattern 104 as an etching mask, for example, by a mechanical etching process. The mechanical etching process is performed by, for example, a sand blast method using particles. Alternatively, the mechanical etching process may be performed by a wet etching method or the like.

도 2d를 참조하면, 상기 글래스 웨이퍼(102)가 식각되어 노출된 실리콘 웨이퍼(100) 부분을 식각한다. 상기 실리콘 웨이퍼(100)는, 예를 들어, CF3 및 SF6 등의 가스를 사용하는 플라즈마 식각 공정으로 수행하여 식각한다. Referring to FIG. 2D, the glass wafer 102 is etched to etch the exposed portion of the silicon wafer 100. The silicon wafer 100 is etched by performing a plasma etching process using gases such as CF 3 and SF 6 , for example.

이로써, 상기 글래스 웨이퍼(102) 및 상기 백그라인딩된 실리콘 웨이퍼(100)를 순차적으로 식각하여 상기 글래스 웨이퍼(102) 및 상기 백그라인딩된 실리콘 웨이퍼(100)를 관통하는 관통 홀(V)들을 형성한다. As a result, the glass wafer 102 and the backgrind silicon wafer 100 are sequentially etched to form through holes V passing through the glass wafer 102 and the backgrind silicon wafer 100. .

도 2e를 참조하면, 상기 마스크 패턴(104)을, 예를 들어, 습식 용해(Wet dissolution) 방식으로 제거한다. 그런 다음, 상기 각 관통 홀(V)들 내에 관통전극(106)을 형성하고, 상기 관통전극(106)이 형성된 실리콘 웨이퍼(100) 및 글래스 웨이퍼(102)를 칩 레벨로 쏘잉한다. Referring to FIG. 2E, the mask pattern 104 is removed by, for example, a wet dissolution method. Then, the through electrode 106 is formed in each of the through holes V, and the silicon wafer 100 and the glass wafer 102 on which the through electrode 106 is formed are sawed at the chip level.

여기서, 미설명된 도면부호 100a 및 102a는 각각 관통전극(106)이 형성된 실리콘 웨이퍼(100) 및 글래스 웨이퍼(102)를 칩 레벨로 쏘잉하여 형성된 반도체 칩(100a)과 글래스층(102a)을 나타낸다. Here, reference numerals 100a and 102a, which are not described, refer to the semiconductor chip 100a and the glass layer 102a formed by sawing the silicon wafer 100 and the glass wafer 102 on which the through electrodes 106 are formed at the chip level, respectively. .

도 3은 본 발명의 다른 실시예에 의한 반도체 패키지를 스택하여 도시한 단면도이다. 3 is a cross-sectional view illustrating a stack of semiconductor packages according to another embodiment of the present invention.

도 3은 도 1에서 개시하고 있는 본 발명의 일 실시예에 의한 반도체 패키지(108)를 반도체 기판(110) 상에 적어도 하나 이상 스택한 구조이다. 3 is a structure in which at least one semiconductor package 108 according to an embodiment of the present invention disclosed in FIG. 1 is stacked on a semiconductor substrate 110.

도시된 바와 같이, 상면 및 이에 대향하는 하면을 갖는 반도체 기판(110) 상에는 상기 도 1에서 개시하고 있는 반도체 패키지(108)가 부착되어 있다. 상기 반도체 패키지(108)는 관통전극(106)에 의하여 전기적으로 연결되어 있으며, 이를 통해, 적어도 하나 이상이 스택될 수 있다. As illustrated, the semiconductor package 108 disclosed in FIG. 1 is attached to the semiconductor substrate 110 having an upper surface and a lower surface opposite thereto. The semiconductor package 108 is electrically connected by the through electrode 106, through which at least one or more may be stacked.

여기서, 상기 반도체 패키지(108)는 상기 반도체 기판(110) 상에 부착 및 상기 반도체 패키지(108)들이 서로 스택하여 부착될 수 있도록, 예를 들어, 스페이서 및 접착성을 갖는 접착제(111)를 사용하여 부착될 수 있다. Here, the semiconductor package 108 uses, for example, an adhesive 111 having a spacer and an adhesive so that the semiconductor package 108 may be attached onto the semiconductor substrate 110 and the semiconductor packages 108 may be stacked and attached to each other. Can be attached.

상기 반도체 기판(110) 상에는 상기 스택된 반도체 패키지(108)들을 밀봉하는 봉지부재(114)가 형성되어 있다. 그리고, 상기 반도체 기판(110)의 하면에는, 예를 들어, 솔더볼과 같은 외부 접속단자(112)가 부착되어 진다. An encapsulation member 114 for sealing the stacked semiconductor packages 108 is formed on the semiconductor substrate 110. In addition, an external connection terminal 112 such as a solder ball is attached to the lower surface of the semiconductor substrate 110, for example.

전술한 바와 같이, 본 발명은 반도체 칩 상에 유리로 이루어진 글래스층을 형성함으로써, 상기 반도체 칩이 백그라인딩된 후에도 휘거나 뒤틀리지 않고 평탄함을 유지할 수 있다. 그래서, 본 발명은 반도체 칩의 휨 및 뒤틀림 현상을 방지할 수 있다. As described above, according to the present invention, a glass layer made of glass is formed on the semiconductor chip, so that the semiconductor chip can be flat without being bent or warped even after the semiconductor chip is backgrinded. Thus, the present invention can prevent the phenomenon of warpage and distortion of the semiconductor chip.

또한, 본 발명은 상기 글래스층이 캐리어의 기능을 대신하기 때문에, 추가적으로 캐리어를 부착하기 위한 별도의 부착 공정을 생략할 수 있다. 그래서, 본 발명은 공정의 단순화를 가져올 수 있다. In addition, in the present invention, since the glass layer replaces the function of the carrier, an additional attachment process for additionally attaching the carrier may be omitted. Thus, the present invention can lead to a simplification of the process.

게다가, 본 발명은 반도체 칩의 휨 현상 방지 및 공정의 단순화를 통해 패키지 수율 및 신뢰성을 향상시킬 수 있을 뿐만 아니라, 공정 비용을 절감할 수 있다. In addition, the present invention not only improves the package yield and reliability through the prevention of warpage of semiconductor chips and the simplification of the process, but also reduces the process cost.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

100 : 실리콘 웨이퍼 102 : 글래스 웨이퍼
104 : 마스크 패턴 V : 관통 홀
106 : 관통전극 100 silicon wafer 102 glass wafer
104: mask pattern V: through hole
106: through electrode

Claims (9)

일면 및 상기 일면에 대향하는 타면을 가지며, 다수의 반도체 칩을 포함하는 실리콘 웨이퍼의 상기 일면 상에 글래스 웨이퍼를 본딩하는 단계;
상기 실리콘 웨이퍼의 타면 일부 두께를 백그라인딩하는 단계;
상기 글래스 웨이퍼 및 상기 백그라인딩된 실리콘 웨이퍼를 식각하여 관통 홀들을 형성하는 단계;
상기 각 관통 홀들 내에 관통전극을 형성하는 단계; 및
상기 관통전극이 형성된 실리콘 웨이퍼 및 글래스 웨이퍼를 칩 레벨로 쏘잉하는 단계;
를 포함하는 반도체 패키지의 제조방법. Bonding a glass wafer on the one side of a silicon wafer having one side and the other side opposite to the one side, the silicon wafer comprising a plurality of semiconductor chips;
Backgrinding the thickness of the other surface of the silicon wafer;
Etching through the glass wafer and the backgrind silicon wafer to form through holes;
Forming a through electrode in each of the through holes; And
Sawing the silicon wafer and the glass wafer on which the through electrode is formed at a chip level;
Method of manufacturing a semiconductor package comprising a. 제 1 항에 있어서,
상기 글래스 웨이퍼를 본딩하는 단계는, 양극 본딩(Anodic bonding) 방식으로 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법. The method of claim 1,
The bonding of the glass wafer may be performed by an anodic bonding method. 제 1 항에 있어서,
상기 관통 홀들을 형성하는 단계는,
상기 글래스 웨이퍼 상에 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 이용해서 상기 글래스 웨이퍼를 식각하는 단계;
상기 글래스 웨이퍼가 식각되어 노출된 실리콘 웨이퍼 부분을 식각하는 단계; 및
상기 마스크 패턴을 제거하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법. The method of claim 1,
Forming the through holes,
Forming a mask pattern on the glass wafer;
Etching the glass wafer using the mask pattern;
Etching the exposed portion of the silicon wafer by etching the glass wafer; And
Removing the mask pattern;
Method of manufacturing a semiconductor package comprising a. 제 3 항에 있어서,
상기 마스크 패턴은 드라이 필름으로 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법. The method of claim 3, wherein
The mask pattern is a manufacturing method of a semiconductor package, characterized in that consisting of a dry film. 제 4 항에 있어서,
상기 드라이 필름은 에폭시 베이스 필름(Epoxy base film)인 것을 특징으로 하는 반도체 패키지의 제조방법. The method of claim 4, wherein
The dry film is a method of manufacturing a semiconductor package, characterized in that the epoxy base film (Epoxy base film). 제 3 항에 있어서,
상기 글래스 웨이퍼를 식각하는 단계는, 기계적 식각 공정으로 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법. The method of claim 3, wherein
The etching of the glass wafer may be performed by a mechanical etching process. 제 6 항에 있어서,
상기 기계적 식각 공정은 파티클을 이용한 샌드 블라스트(Sand blast) 방식을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법. The method according to claim 6,
The mechanical etching process is a method of manufacturing a semiconductor package comprising a sand blast (Sand blast) method using a particle. 제 3 항에 있어서,
상기 실리콘 웨이퍼를 식각하는 단계는, 플라즈마 식각 공정으로 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법. The method of claim 3, wherein
The etching of the silicon wafer may be performed by a plasma etching process. 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 칩;
상기 반도체 칩의 일면 상에 본딩된 글래스층; 및
상기 반도체 칩 및 글래스층을 관통하도록 형성된 관통전극;
을 포함하는 반도체 패키지. A semiconductor chip having one surface and the other surface opposite to the one surface;
A glass layer bonded on one surface of the semiconductor chip; And
A through electrode formed to penetrate the semiconductor chip and the glass layer;
≪ / RTI >
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