KR20120009828A - 발광 소자 및 그 제조방법 - Google Patents

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엘지이노텍 주식회사
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Abstract

실시예에 따른 발광 소자는, 격자 부정합, 및 공정 단계에서 발생하는 결정 결함에 의한 전류 집중 경로 생성을 최소화하며, 활성층으로 향하는 전류가 스프레딩 되도록 함으로써 발광 효율을 증가시킬 수 있다.

Description

발광 소자 및 그 제조방법{LED and Process for fabrication of LED}
실시예는 발광 소자, 및 그 제조방법에 관한 것으로, 더욱 상세하게는 에이징 테스트 시, 특성 열화가 최소화되며 전류 집중경로에 의한 활성층 손상을 최소화하는 발광 소자, 및 그 제조 방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 청색 또는 녹색 파장대의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다. 발광 다이오드는 제조 후, 신뢰성 획득을 위해 에이징(Aging)을 수행하는데, 에이징 수행과정, 또는 에이징 수행 후, 발광 소자의 특성이 열화될 수 있다. 이에, 에이징 과정의 전후에 발생하는 열화를 최소화하는 발광 소자 및 그 제조방법이 요구된다.
실시예는 활성층에서 전류 집중 경로의 발생을 최소화하며, 에이징 테스트 시, 활성층에 대한 열화가 최소화되는 발광 소자, 및 그 제조방법을 제공한다.
실시예에 따른 발광 소자는, 기판, 상기 기판상에 마련되는 제1 도전성 반도체층, 상기 제1 도전성 반도체층 상에 마련되는 활성층, 상기 활성층 상에 마련되는 제2 도전성 반도체층, 및 상기 제1 도전성 반도체층 및 상기 제2 도전성 반도체층 중 적어도 하나의 아래에 버퍼층을 포함하고, 상기 버퍼층은 표면에 알루미늄 인클루저를 포함한다.
실시예에 따른 발광 소자 제조방법은, 기판 상에 제1 도전성 반도체층을 형성하는 단계, 상기 제1 도전성 반도체층 상에 활성층을 형성하는 단계, 상기 활성층 상에 버퍼층을 형성하는 단계, 상기 버퍼층 표면에 위치하는 결정 결함에 알루미늄을 매립하여 알루미늄 인클루저를 형성하는 단계, 및 상기 버퍼층 상에 제2 도전성 반도체층을 형성하는 단계를 포함한다.
실시예에 따른 발광 소자 제조방법은, 기판상에 버퍼층을 형성하는 단계, 상기 버퍼층 표면에 위치하는 결정 결함에 알루미늄을 매립하여 알루미늄 인클루저를 형성하는 단계, 상기 버퍼층 상에 제1 도전성 반도체층을 형성하는 단계, 상기 제1 도전성 반도체층 상에 활성층을 형성하는 단계, 및 상기 활성층 상에 제2 도전형 반도체층을 형성하는 단계를 포함한다.
여기서, 상기 알루미늄 인클루저는, 상기 결정 결함의 내부에 알루미늄을 매립하여 형성될 수 있다.
여기서, 상기 알루미늄 인클루저는, 상기 버퍼층에 불규칙 분포될 수 있으며, 상기 버퍼층에 복수의 전류 패스를 형성하여 상기 활성층을 향한 과전류를 분산할 수 있다.
실시예는 발광 소자의 활성층을 향하는 전류 패스를 분산시키며, 발광 소자를 에이징할 때, 발광 소자에 대한 손상을 최소화한다.
도 1은 실시예에 따른 질화물 반도체 발광소자의 단면을 개략적으로 나타내는 도면,
도 2는 버퍼층에 형성되는 인클루전의 단면을 개략적으로 나타내는 도면,
도 3과 도 4는 인클루전이 형성될 때와 형성되지 않을 때의 버퍼층 표면을 나타내는 도면,
도 5와 도 6은 인클루전 형성에 따른 발광 소자의 역 전압 특성을 설명하기 위한 참조도면,
도 7은 인클루전의 크기와 누설전류의 관계를 설명하기 위한 참조도면, 그리고
도 8은 실시예들에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도를 나타낸다.
실시예에 대한 설명에서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴이나 타 구조물의 "위(on)"에, "아래(under)"에, 상측(upper)에, 또는 하측(lower)에 형성되는 것으로 기재되는 경우에 있어, "위(on)", "아래(under)", 상측(upper), 및 하측(lower)은 "직접(directly)" 또는 "다른 층, 또는 구조물을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다.
또한 각 층, 또는 구조물들간의 위치관계에 대한 설명은 본 명세서, 또는 본 명세서에 첨부되는 도면을 참조하도록 한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기와 면적은 실제크기나 면적을 전적으로 반영하는 것은 아니다.
이하, 첨부되는 도면을 참조하여 실시예에 따른 발광 소자에 대해 설명하도록 한다.
도 1은 실시예에 따른 발광 소자의 단면을 개략적으로 도시한다.
도 1을 참조하면, 질화물 반도체 발광소자(100)는 기판(101), 버퍼층(102), 언도프드 GaN층(103), 퀄리티 컨트롤층(104), 제1도전성 반도체층(105), 패드(113)와 제1도전성 반도체층(105) 사이에 마련되는 제1컨택트층(106), 활성층(107), 버퍼층(108), 제2도전성 반도체층(109), 투광성 전극층(111), 패드(112, 113), 투광성 전극층(111)과 제2도전성 반도체층(109) 사이에 마련되는 제2컨택트층(110)을 포함한다.
기판(101)은 사파이어 기판(Al2O3), GaN, SiC, ZnO, Si, GaP 그리고 GaAs 등의 재질 중 어느 하나로 형성될 수 있다. 기판(101)은, 발광 소자를 제조 후, 플립칩 본딩 방식과 같은 공정에 의해 열 전도성이 우수한 실리콘 재질로 대체될 수 있다.
본 실시예에서, 기판(110)은 사파이어 기판을 기준으로 설명하도록 한다. 기판(101)의 굴절률은 광 추출 효율을 증가시키기 위해, 제1도전성 반도체층(105)의 굴절률보다는 작은 것이 바람직하다. 이때, 기판(101)의 상측에는 광 추출 효율을 높이기 위해 PSS(PSS : Patterned SubStrate) 구조가 마련될 수 있다. 본 명세서에서 언급되는 기판(101)은 PSS 구조를 가지거나, 또는 가지지 않을 수 있다. 이하, 도면과 설명에서는 PSS 구조의 설명을 위해 PSS 구조를 별도로 도면에 기재하지는 않으며, 중복되는 설명을 생략하도록 한다.
기판(101) 위에는 버퍼층(102)이 저온 분위기에서 형성될 수 있으며, GaN, InN, AlN, AlInN, InGaN, AlGaN, 및 InAlGaN 과 같은 재질들 중 선택될 수 있다.
버퍼층(102) 위에는 언도프드 GaN층(103)이 형성되고, 언도프드 GaN층(103)층 위에는 제1도전성 반도체층(105)의 격자 부정합을 최소로 제어하기 위한 퀄리티 컨트롤층(104)이 형성된다. 퀄리티 컨트롤층(104)은 AlGaN, 또는 인듐(In)이 첨가된 AlGaN에 의해 형성될 수 있다. 퀄리티 컨트롤층(104) 위에는 활성층(107)에 전자를 공급하기 위한 제1도전성 반도체층(105)이 형성되며, 제1도전성 반도체층(105) 위에는 외부 구동전원을 공급하는 패드(113)와의 컨택을 위해 제1컨택트층(106)이 형성될 수 있다. 제1컨택트층(106)은 제1도전성 반도체층(105)의 일부분으로 형성될 수도 있다. 즉, 제1도전성 반도체층(105) 및 제1컨택트층(106)을 하나의 층으로 형성할 수도 있다.
여기서, 패드(113)는 제2도전성 반도체층(109)에 캐리어를 제공하며, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다
제1도전성 반도체층(105)은 n형 반도체층을 포함할 수 있으며, n형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있고, Si, Ge, C, 및 Sn 등의 n형 도펀트(dopant)가 도핑될 수 있다.
제1컨택트층(106) 위에는 활성층(107), 및 버퍼층(108)이 순차로 형성될 수 있다.
활성층(107)은 발광 영역으로서, 질화인듐갈륨(InGaN)으로 된 발광체 물질을 첨가한 반도체 층일 수 있다. 활성층(107)의 성장을 위한 공정 조건은, 예컨대, 780℃의 성장 온도에서 질소를 캐리어(carrier) 가스로 사용하여 NH3, TMGa, 및 트리메틸인듐(TMIn)을 공급하여, InGaN로 이루어진 활성층(107)을 120Å 내지 1200Å의 두께로 성장시킬 수 있다. 이때, 활성층(107)은 InGaN의 각 원소성분의 몰 비율에 차이를 두어 성장시킨 적층 구성일 수 있다.
또한, 활성층(107)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW : Multi Quantum Well), 양자선(Quantum wire) 구조, 및 양자점(Quantum dot) 구조 중 하나로 형성될 수 있다. 다만, 본 실시예에서는 다중 양자 우물 구조를 기준으로 설명하며, 이에 한정하지는 않는다.
활성층(107)이 형성된 후, 활성층(107) 위에는 인클루전(120)을 포함하는 버퍼층(108)이 형성된다.
인클루전(inclusion)(120)은 기판(101)에서 활성층(107)을 적층하면서 누적되는 격자 부정합에 의한 결정 결함에 알루미늄과 같은 금속을 증착함으로써 결정 결함을 매립하여 형성될 수 있다.
인클루전(120)은 버퍼층(108)의 표면에 위치하는 결정 결함을 메워 금속 전극으로 이용될 수 있으며, 버퍼층(108)의 표면에 불규칙적으로, 복수 개가 형성될 수도 있다. 인클루전(120)은 발광 소자를 제조 후, 에이징(aging)을 수행 시, 역 전압에 의한 누설전류 통로가 발생하는 것을 방지하며, 순 방향 전압이 가해질 때는 활성층(107)에 전류가 고루 퍼지도록 할 수 있다.
인클루전(120)은 800℃ 이상의 온도, 및 10% 이상의 알루미늄 농도와 40SLM 의 NH3 가스 분위기에서 형성되며, 바람직하게는 850℃ 이상의 온도와 20% 이상의 알루미늄 농도를 가하여 형성할 수 있다. 인클루전(120)의 자세한 형태와 치수, 및 부가되는 설명은 추후 상세히 설명하도록 한다.
버퍼층(108) 5Å 내지 40Å으로 형성되며, 버퍼층(108) 위에는 활성층(107)에 정공을 제공하기 위한 제2도전성 반도체층(109)이 형성된다. 제2도전성 반도체층(109)은 P형 GaN층으로서, 외부에서 인가되는 전압에 의해 정공을 활성층(107)에 공급하여 활성층(107)에서 정공과 전자가 결합하여 빛을 발생하도록 한다. 그리고, 제2도전성 반도체층(109)과 전류를 인가받는 패드(112) 사이에는 제2컨택트층(110), 및 활성층(107)에서 발생한 광을 외부로 발산하게 하는 투광성 전도층(ITO)(111)이 형성될 수 있다.
투광성 전극층(111)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO 중 하나로 형성될 수 있으며, 제2도전성 반도체층(109)와 패드(113) 사이의 접촉 저항을 줄이고 전류를 스프레딩 시키는 역할을 할 수 있다.
또한, 투광성 전극층(111)은 활성층(107)에서 방출되는 빛이 외부로 용이하게 향할 수 있도록 투명, 또는 반투명 재질인 것이 바람직하며, 상부 영역에는 활성층(107)에서 생성된 빛이 외부로 잘 방출될 수 있도록 하는 광 추출구조가 형성될 수 있다. 광 추출구조는 투광성 전극층(111)의 상부 표면에 러프니스를 주거나, 프리즘 구조를 주어 활성층(107)에서 생성된 빛이 효율적으로 방출되도록 할 수 있다.
실시예에서는 수평형 발광 소자를 중심으로 설명하고 있으나 이에 한정되는 것은 아니며, 수직형, 플립칩형, 비아홀 구조의 발광 소자도 포함할 수 있다.
또한 실시예에서는 제2 도전성 반도체층(109)과 버퍼층(108) 사이에 인클루전(120)이 형성된 것을 개시하고 있으나 이에 한정되는 것은 아니며, 제1 도전성 반도체층(106)과 활성층(107)사이, 또는 제1 도전성 반도체층(106)과 활성층(107) 사이에 버퍼층(미도시)을 더 포함하고 제1 도전성 반도체층(106)과 버퍼층 사이에 인클루전(120)이 형성될 수도 있다.
도 2는 버퍼층(108)에 형성되는 인클루전의 단면을 개략적으로 도시한다.
도 2를 참조하면, 인클루전(120)은 버퍼층(108)의 표면에 형성되며, 헤드 영역은 P 타입의 제2도전성 반도체층(109)을 향하고, 나머지 몸체 영역은 버퍼층(108)에 매립되는 형태를 갖는다. 도면에서 헤드 영역은 버퍼층(108)의 표면에서 d2 길이로 노출된 영역에 대응하며, 몸체 영역은 버퍼층(108)의 표면에서 내부에 매립되는 d4 길이에 대응한다.
인클루전(120)은 버퍼층(108)에 복수 개가 형성된다. 인클루전(120)은 버퍼층(108)에 위치하는 결정 결함의 크기에 따라 그 크기가 결정되므로 버퍼층(108)에서 균일한 크기로 형성되지는 않을 수도 있다. 그러나, 인클루전(120)은 전도성이 우수한 알루미늄 재질로 형성되므로 버퍼층(108)에 위치하는 수많은 결정 결함들 중 어느 하나가 전류 집중 경로를 생성하지 않도록 제한할 수 있다. 전류 집중 경로의 발생을 최소화하기 위해, 인클루전(120)은 버퍼층(108)의 표면에 노출되는 헤드 영역의 면적을 최대로 늘릴 필요가 있으며, 이를 위해, 헤드 영역은 버퍼층(108)에서 돌출 형성될 수도 있다.
도 2에서, 인클루전(120)의 헤드 영역 지름(d3)은 20Å ? 2000Å로 형성되고, 몸체 영역의 길이(버퍼층(108)의 표면에서 수직하게 내려가는 길이)(d4)는 10Å ? 1000Å로 형성되고, 헤드 영역의 두께(d2)는 20Å ? 200Å의 두께로 형성될 수 있다.
인클루전(120)의 헤드 영역 지름(d3)이 증가할수록 전도성이 우수한 헤드 영역이 활성층(107)으로 향하는 전류를 고루 분산함에 따라, 버퍼층(108)에 위치하는 결정 결함들 중 어느 하나에 의해 전류 집중 경로가 생성되기 어렵다.
도 3과 도 4는 인클루전이 형성될 때와 형성되지 않을 때의 버퍼층 표면을 도시한다.
먼저, 도 3은 버퍼층(108)에 인클루전(120)이 형성된 것을 도시한다.
도 3을 참조하면, 버퍼층(108)에 형성된 인클루전(120)의 몸체는 결정 결함을 메우므로 도면에는 헤드 영역만이 노출되며, 헤드 영역은 전도성이 우수한 알루미늄 재질로 형성되므로 버퍼층(108)의 표면에 다수의 전류 통로를 형성한다.
다음으로, 도 4를 참조하면, 버퍼층(108)에는 기판(101)에 발광 소자를 형성하면서 누적 형성되는 결정 결함(defect)가 그대로 노출되는 것을 볼 수 있다. 결정 결함(defect)의 전도성이 우수하지 않으므로, 제2도전성 반도체층(109)에서 활성층(107)으로 향하는 누설전류가 고르게 퍼지지 않는 단점이 있다. 만일, 제2도전성 반도체층(109)에서 활성층(107)으로 향하는 누설전류가 버퍼층(108)의 특정 영역을 통해 집중된다면, 즉, 전류 집중 경로가 형성된다면, 활성층(107)에 무리가 가거나 파손되며, 이는 발광소자의 신뢰성, 및 수명을 감소시킬 수 있다.
도 5와 도 6은 인클루전 형성에 따른 발광 소자의 역 전압 특성을 설명하기 위한 참조도면을 나타낸다.
먼저, 도 5는 발광 소자를 제조 후, 에이징 테스트를 수행할 때의 전류 특성을 도시한다.
도 5를 참조하면, 에이징 테스트를 위해, 완성된 발광 소자에 역 전압(예컨대 -5V)를 3회 인가하였을 때 발광 소자는 0.1㎂ ? 1㎂ 범위의 전류를 통전한다. 발광 소자도 일종의 다이오드이므로, 양품인 경우, 역 전압이 인가되었을 때 통전되는 전류는 매우 적어야 한다.
발광 소자가 양품인 경우, 역전류는 1㎂ ? 2㎂ 의 범위를 갖는것이 바람직하다.
실시예에 따른 발광 소자는 순 방향 전압, 또는 역 방향 전압에 의해 버퍼층(108)을 향하는 전류(또는 누설전류)가 인클루전(120)을 통해 고루 퍼지게 된다. 이러한 특성에 따라, 완성된 발광 소자에 역 전압을 가하는 에이징(aging)을 수행하여도 에이징 수행에 의한 열화나 파손이 감소할 수 있다.
다음으로, 도 6을 참조하면, 인클루전(120)이 형성되지 않은 발광 소자에 역 전압(예컨대 -5V)을 7회 가할 때, 발광 소자의 전류 특성을 도시한다.
도 6에 도시된 전류 특성은 역 전압 인가에 의한 누설전류가 버퍼층(108)의 일 영역에 전류 집중경로를 형성하고, 전류 집중경로를 통해 집중적으로 흐르는 특성을 나타낸다.
도 6에서, 인클루전(120)이 형성되지 않은 발광 소자는 에이징 회수가 증가할수록 누설전류의 량이 증가함을 보여주고 있으며, 누설 전류는 최소 2㎂ 에서 최대 24㎂에 이르고 있다. 이처럼 누설전류가 증가할 경우, 에이징이 종료된 발광 소자는 활성층(107)의 일부가 집중되는 전류에 의해 손상될 수 있으며, 활성층(107)의 손상은 이후, 에이징이 종료된 발광 소자의 수명과 휘도를 감소시키게 된다.
이러한 문제점의 해결을 위해, 제2도전성 반도체층(109)에 P 타입 AlGaN 벌크층을 형성하거나, GAN SLs 층을 형성하여 누설전류 통로의 발생을 억제하는 방법이 제안된 바 있다. 그러나, 이 경우, 다량의 Al으로 층을 형성하여야 하므로 웨이퍼(Wafer)를 성장하는 챔버(chamber) 내에 AlGaN 막이 코팅되는 문제가 있으며, 고온의 환경에서 AlGaN 막을 제거하는 공정을 수행해야 하므로 발광 소자의 생산성, 및 신뢰성을 저하시킬 수 있다.
이에 비해, 본 실시예는 Al 으로 구성되는 미세한 크기의 인클루전(120)이 버퍼층(108)에 고루 분산되어 배치되므로 활성층(107)의 발광 특성 열화가 거의 없고, AlGaN 막을 제거하기 위한 고온의 추가 공정도 요구하지 않는 장점이 있다.
도 7은 인클루전의 크기와 누설전류의 관계를 설명하기 위한 참조도면을 도시한다.
도 7을 참조하면, 우측의 case-3은 인클루전(120)이 형성되지 않은 통상의 발광 소자의 역 전압 인가에 따른 전류 특성을 나타내고,
좌측의 case-1은 헤드 영역의 지름이 1000Å ? 2000Å 범위일 때 역 전압 인가에 따른 전류 특성을 나타내며,
중앙의 case-2는 헤드 영역의 지름이 20Å ? 200Å 범위일 때 역 전압 인가에 따른 전류 특성을 나타낸다.
인클루전(120)이 형성되지 않을 때의 발광 소자는 역 전압(예컨대 -5V)에 의한 전류가 평균 -13.328㎂ 이고, 인클루전(120)의 헤드 영역 지름이 case-2의 범위일 때는 누설 전류가 -1.287㎂이며, 인클루전(120)의 헤드 영역 지름이 case-1의 범위에 있을 때는 평균 전류가 -0.463㎂에 대응함을 볼 수 있다.
도 8은 실시예들에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도를 나타낸다.
도 8을 참조하면, 실시예에 따른 발광 소자 패키지(200)는 몸체(330)와, 상기 몸체(330)에 설치된 제1 도전층(310) 및 제2 도전층(320)과, 상기 몸체(330)에 설치되어 상기 제1 도전층(310) 및 제2 도전층(320) 으로부터 전원을 공급받는 제1 실시예 또는 제2 실시예들에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(340)를 포함한다.
상기 몸체(330)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 도전층(310) 및 제2 도전층(320)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다.
또한, 상기 제1,2 도전층(310, 320)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 제1 도전층(310), 제2 도전층(320) 및 상기 몸체(330) 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식, 플립칩 방식 등에 의해 상기 제1,2 도전층(310, 320)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다.
실시예에서는 제1 실시예에 따른 발광 소자(100)가 예시되어 있으며, 두개의 와이어(350)를 통해 상기 제1,2 도전층(310, 320)과 전기적으로 연결된 것이 예시되어 있으나, 제2 실시예에 따른 발광 소자(100)의 경우 하나의 와이어(350)를 이용하여 상기 제1,2 도전층(310, 320)과 전기적으로 연결될 수 있으며, 제1 실시예에 따른 발광 소자(100)를 플립칩 방식으로 실정하는 경우 상기 와이어(350) 없이 상기 제1,2 도전층(310,320)과 전기적으로 연결될 수 있다.
상기 몰딩부재(340)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(340)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
또한, 상기 발광 소자 패키지(200)는 COB(Chip On Board) 타입을 포함하며, 상기 몸체(330)의 상면은 평평하고, 상기 몸체(330)에는 복수의 발광 소자(100)가 설치될 수도 있다.
실시예에 따른 발광 소자 패키지(200)는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지(200)에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지(200), 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다. 또 다른 실시예는 상술한 실시예들에 기재된 발광 소자(100) 또는 발광 소자 패키지(200)를 포함하는 조명 유닛으로 구현될 수 있으며, 예를 들어, 조명 유닛은 표시 장치, 지시 장치, 램프, 가로등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 기판층 102 : 버퍼층
103 : 언도프드 GaN층 104 : 퀄리티 컨트롤층
105 : 제1도전성 반도체층 106 : 제1컨택트층
107 : 활성층 108 : 버퍼층
109 : 제2도전성 반도체층 110 : 제2컨택트층
111 : 투광성 전극층 112, 113 : 패드

Claims (11)

  1. 기판; 상기 기판상에 마련되는 제1 도전성 반도체층;
    상기 제1 도전성 반도체층 상에 마련되는 활성층;
    상기 활성층 상에 마련되는 제2 도전성 반도체층; 및
    상기 제1 도전성 반도체층 및 상기 제2 도전성 반도체층 중 적어도 하나의 아래에 버퍼층을 포함하고,
    상기 버퍼층은 표면에 알루미늄 인클루저를 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 알루미늄 인클루저는,
    상기 버퍼층의 표면의 결정 결함의 내부에 알루미늄을 포함하는 발광 소자.
  3. 제1항에 있어서,
    상기 알루미늄 인클루저는,
    상기 버퍼층의 표면으로부터 2 내지 10㎚ 돌출되는 헤드 영역을 구비하는 발광 소자.
  4. 제1항에 있어서,
    상기 알루미늄 인클루저는,
    상기 버퍼층의 표면에 불규칙 분포되는 발광 소자.
  5. 제1항에 있어서,
    상기 알루미늄 인클루저는,
    상기 알루미늄 인클루저의 개수에 대응하는 전류 패스를 형성하는 발광 소자.
  6. 제1항에 있어서,
    상기 버퍼층의 두께는,
    10Å 내지 20Å인 발광 소자.
  7. 기판 상에 제1 도전성 반도체층을 형성하는 단계;
    상기 제1 도전성 반도체층 상에 활성층을 형성하는 단계;
    상기 활성층 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 표면에 위치하는 결정 결함에 알루미늄을 매립하여 알루미늄 인클루저를 형성하는 단계; 및
    상기 버퍼층 상에 제2 도전성 반도체층을 형성하는 단계를 포함하는 발광 소자 제조방법.
  8. 기판상에 버퍼층을 형성하는 단계;
    상기 버퍼층 표면에 위치하는 결정 결함에 알루미늄을 매립하여 알루미늄 인클루저를 형성하는 단계;
    상기 버퍼층 상에 제1 도전성 반도체층을 형성하는 단계;
    상기 제1 도전성 반도체층 상에 활성층을 형성하는 단계; 및
    상기 활성층 상에 제2 도전형 반도체층을 형성하는 단계를 포함하는 발광 소자 제조방법.
  9. 제7항 또는 제8항에 있어서,
    상기 알루미늄 인클루저를 형성하는 단계는,
    800℃ 이상의 온도, 및 10% 이상의 알루미늄 농도와 40SLM 의 NH3 가스 분위기에서 형성되는 발광 소자 제조방법.
  10. 제7항 또는 제8항에 있어서,
    상기 알루미늄 인클루저를 형성하는 단계는,
    상기 알루미늄 인클루저가 상기 버퍼층의 표면으로부터 2 내지 10㎚ 돌출되게 형성하는 단계인 발광 소자 제조방법.
  11. 제7항 또는 제8항에 있어서,
    상기 알루미늄 인클루저는,
    상기 버퍼층 표면에 불규칙 분포되는 발광 소자 제조방법.
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