KR20110137405A - Flip chip mlp with conductive ink - Google Patents

Flip chip mlp with conductive ink Download PDF

Info

Publication number
KR20110137405A
KR20110137405A KR1020117029367A KR20117029367A KR20110137405A KR 20110137405 A KR20110137405 A KR 20110137405A KR 1020117029367 A KR1020117029367 A KR 1020117029367A KR 20117029367 A KR20117029367 A KR 20117029367A KR 20110137405 A KR20110137405 A KR 20110137405A
Authority
KR
South Korea
Prior art keywords
leadframe
die
conductive
tape
leads
Prior art date
Application number
KR1020117029367A
Other languages
Korean (ko)
Other versions
KR101363463B1 (en
Inventor
최승용
티 칭 시안
마리아 크리스티나 비. 에스타시오
Original Assignee
페어차일드 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/364,014 external-priority patent/US7638861B2/en
Application filed by 페어차일드 세미컨덕터 코포레이션 filed Critical 페어차일드 세미컨덕터 코포레이션
Publication of KR20110137405A publication Critical patent/KR20110137405A/en
Application granted granted Critical
Publication of KR101363463B1 publication Critical patent/KR101363463B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49506—Lead-frames or other flat leads characterised by the die pad an insulative substrate being used as a diepad, e.g. ceramic, plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H01L2924/13034—Silicon Controlled Rectifier [SCR]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 도전성 잉크에 인쇄된 전기 통로를 가진 플립 칩 몰디드 리드리스 패키지(MLP)를 제공한다. MLP는 복수의 리드를 가진 테이핑된 리드프레임과 그 위에 배치된 비-도전성 테이프를 포함한다. 전기 통로부는 반도체 장치를 리드에 연결하기 위해 테이프 상에 인쇄되고, 캡슐화 층은 패키지를 보호한다. 제 2 실시예에서, MLP는 그 위에 직접 인쇄된 전기 통로부를 가진 기(사전에)-몰딩된 리드프레임을 포함한다. 본 발명은 각 실시예에 따라 반도체 패키지를 용이하게 하는 방법도 제공한다.The present invention provides a flip chip molded leadless package (MLP) having an electrical passage printed on a conductive ink. The MLP includes a taped leadframe having a plurality of leads and a non-conductive tape disposed thereon. The electrical passages are printed on the tape to connect the semiconductor device to the leads, and the encapsulation layer protects the package. In a second embodiment, the MLP includes a pre-molded leadframe having an electrical passage portion directly printed thereon. The present invention also provides a method for facilitating a semiconductor package according to each embodiment.

Description

도전성 잉크를 가진 플립 칩 ＭＬＰ{FLIP CHIP MLP WITH CONDUCTIVE INK}FLIP CHIP MLP WITH CONDUCTIVE INK}

본 출원은 2006년 2월 28일에 제출된 미국 임시 특허 번호 제 11/364,014 호와, 2005년 12월 8일에 제출된 미국 임시 특허 번호 제 60/748,435 호와, 그리고 2006년 1월 5일에 제출된 미국 임시 특허 번호 제 60/756,452 호로부터 우선권을 청구한다.This application contains U.S. Provisional Patent No. 11 / 364,014, filed Feb. 28, 2006, US Provisional Patent No. 60 / 748,435, filed Dec. 8, 2005, and Jan. 5, 2006. Priority is claimed from U.S. Provisional Patent No. 60 / 756,452, filed with US.

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 칩을 보호하고, 반도체 칩을 외부 장치에 연결하는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor package for protecting a semiconductor chip and connecting the semiconductor chip to an external device.

반도체 패키지에 있어서, 집적회로 다이(die)나 칩 등의 하나 이상의 반도체 장치를 캡슐화함은 전자 산업에 있어서 보편적이였다. 이러한 플라스틱 패키지는 환경적 위험으로부터 칩을 보호하고, 그리고 칩을 의도된 장치에 전기 및 기계적으로 실장시키는 장치를 구비한다. 그러한 반도체 패키지는 중앙에 형성된 칩 패들 영역(chip paddle region)에 연결된 집적회로 칩을 지지하는 금속 리드프레임을 가진다. 그 후, 집적회로 칩 상의 패드를 리드프레임 각각의 리드에 전기가 도통되는 본드 와이어는 일체화된다. 본드 와이어, 집적회로 칩 및 다른 소자를 덮은 단단한 플라스틱 캡슐화 재료는 패키지 외부를 형성한다.In semiconductor packages, the encapsulation of one or more semiconductor devices, such as integrated circuit dies or chips, has been common in the electronics industry. This plastic package includes a device that protects the chip from environmental hazards and electrically and mechanically mounts the chip in the intended device. Such a semiconductor package has a metal leadframe supporting an integrated circuit chip connected to a chip paddle region formed at the center. Thereafter, the bond wires in which the pads on the integrated circuit chip are electrically connected to the leads of each of the lead frames are integrated. Rigid plastic encapsulation material covering bond wires, integrated circuit chips, and other devices forms the exterior of the package.

반도체 칩의 집적 밀도가 높아짐에 따라서, 각 반도체 칩의 패드의 수는 증가한다. 그러나, 반도체 패키지는 휴대형 반도체 물품에 대한 증가 요구로 더 작고 더 가벼워지도록 끊임없이 요구되고 있다. 또한, 패키지의 제조의 신뢰성의 증가와 단가의 낮춤도 요구되고 있다.As the integration density of semiconductor chips is increased, the number of pads of each semiconductor chip increases. However, semiconductor packages are constantly being demanded to be smaller and lighter with increasing demands on portable semiconductor articles. In addition, there is a demand for an increase in the reliability of manufacture of the package and a reduction in the unit cost.

그러한 소형화 경향에 따라, 반도체 칩으로부터 전자 신호를 마더보드로 전송하고, 마더보드 상에 반도체 칩을 지지하는 반도체 패키지는 소형화로 설계되어 왔다. 그러한 반도체 패키지의 일례는 MLP(몰디드 리드리스 패키지) 형태의 반도체 패키지로 언급된다. 반도체 패키지용 제조 중, 전기 테스트는 반도체 패키지의 적절한 기능을 확보하기 위해 필요하다. 이 테스트는, 반도체 패키지가 싱귤레이션(singulation)에 의해 반도체 패키지의 매트릭스로부터 분리된 후, 행해진다.With such a trend of miniaturization, semiconductor packages that transmit electronic signals from semiconductor chips to the motherboard and support the semiconductor chips on the motherboard have been designed with miniaturization. One example of such a semiconductor package is referred to as a semiconductor package in the form of MLP (Molded Leadless Package). During manufacture for semiconductor packages, electrical tests are necessary to ensure proper functioning of the semiconductor package. This test is performed after the semiconductor package is separated from the matrix of the semiconductor package by singulation.

통상적으로, 몰디드 리드리스 패키지(MLP)에 있어서, 반도체 칩은, 예를 들면, Lee 등에 개시된 미국 특허 번호 제 6,475,827 호를 보면, 본드 와이어에 의해 리드프레임의 리드에 연결된 형상이다. 그러한 본드 와이어는 약 25-㎛ 직경을 가진 금이나 알루미늄으로 통상 제조되고, 매우 섬세하다. 통상적으로 본드 와이어는 손상을 막기 위해 와이어의 벤드에서 굴곡의 최소 반경을 크게 가진다. 이로써, 본드 와이어는 MLP의 직경을 결정하는데, 여기서 MLP는 본드와이어 없이 더 작은 프로파일을 가질 수 있다. 또한, 와이어로서 오버-몰딩 캡슐화 층(encapsulation layer)은 몰딩 레진으로부터 응력으로 인해 깨질 수 있어서, 주의가 필요하다. 몰딩 응력(molding stress)도 본드 와이어를 변형할 수 있어서, 회로를 잠재적으로 단락시킬 수도 있다. Typically, in a molded leadless package (MLP), a semiconductor chip is, for example, US Patent No. 6,475,827 disclosed by Lee et al., Which is shaped to be connected to a lead of a leadframe by a bond wire. Such bond wires are usually made of gold or aluminum with a diameter of about 25-μm and are very delicate. Bond wires typically have a large minimum radius of bend at the bend of the wire to prevent damage. As such, the bond wire determines the diameter of the MLP, where the MLP may have a smaller profile without bond wires. In addition, the over-molded encapsulation layer as a wire may break due to stress from the molding resin, so care must be taken. Molding stress may also deform the bond wires, potentially shorting the circuit.

와이어 본딩을 가진 결과물을 막는 한 방법으로 반도체 칩 상의 형상에 스터드 범프(stud bump)를 부착하는 것이다. 그 후, 칩은 범프를 리드에 연결하는 도전체를 포함한 리드프레임 상에 올려지게 된다. 그러한 "플립 칩" MLP의 결점은 리드프레임이 그에 가해진 반도체 칩에 대해 특별하게 설계되어야 한다는 것이다. 특히, 도전체 및 리드는 칩 상의 범프 수와 패턴을 고려하여야 한다. 고밀도 특징 등의 칩 설계의 변형은 새로운 리드프레임 설계를 요구할 수도 있다. 또한, 각각의 반도체 칩이 동일 라인 상에 패키지 되는 경우, 각 칩마다 특정 리드프레임은 칩과 함께 주의 깊게 조절되어야 한다.One way to prevent the result with wire bonding is to attach stud bumps to the shape on the semiconductor chip. The chip is then mounted on a leadframe containing a conductor connecting the bump to the lead. The drawback of such "flip chip" MLPs is that the leadframe must be designed specifically for the semiconductor chip applied to it. In particular, the conductors and leads must take into account the number and pattern of bumps on the chip. Variations in chip design, such as high density features, may require new leadframe designs. In addition, when each semiconductor chip is packaged on the same line, for each chip a specific leadframe must be carefully adjusted with the chip.

그러므로, 신뢰가능하고 단가가 저렴한 MLP를 제고하는 방법이 필요함과 동시에, 다중 반도체 칩 설계를 위해 사용될 수 있는 리드프레임이 제공되어야 한다.Therefore, while there is a need for a method of improving a reliable and low-cost MLP, a leadframe that can be used for multiple semiconductor chip designs must be provided.

본 발명은, 하나의 형태에 있어서, 도전성 잉크에 인쇄된 전기 통로를 가진 플립 칩 몰디드 리드리스 패키지(MLP)를 포함한다. MLP는 복수의 리드를 가진 테이핑된(taped) 리드프레임과 그 위에 배치된 비-도전성 테이프를 포함한다. 전기 통로부는 반도체 장치를 리드에 연결하기 위해 테이프 상에 인쇄되고, 캡슐화 층은 패키지를 보호한다. 제 2 실시예에서, MLP는 그 위에 직접 인쇄된 전기 통로부를 가진 기(사전에)-몰딩된 리드프레임을 포함한다. 본 발명은 각 실시예에 따라 반도체 패키지를 용이하게 하는 방법도 제공한다.The present invention, in one aspect, includes a flip chip molded leadless package (MLP) having an electrical passage printed on a conductive ink. The MLP includes a taped leadframe having a plurality of leads and a non-conductive tape disposed thereon. The electrical passages are printed on the tape to connect the semiconductor device to the leads, and the encapsulation layer protects the package. In a second embodiment, the MLP includes a pre-molded leadframe having an electrical passage portion directly printed thereon. The present invention also provides a method for facilitating a semiconductor package according to each embodiment.

특히, 본 발명은 패키징된 반도체 장치를 포함하고, 반도체 장치는 전기적으로 도전된 복수의 리드를 가지는 리드프레임; 리드프레임 상에 위치되고, 복수의 스터드 범프를 가지는 다이; 복수의 스터드 범프와 복수의 리드 사이에 있는 복수의 전기 통로부; 및 오버-몰딩된 비-도전성 폴리머를 포함하며, 그리고 전기 통로부는 도전성 잉크를 포함한다. 예를 들면, 비-도전성 폴리머는 캡슐화된 몰딩 화합물이다. 한 형태에 있어서, 리드프레임은 기-몰딩된 프레임을 포함하고, 그리고 리드는 비-도전성 폴리머에 내장되고, 전기 통로부는 기-몰딩된 리드프레임 상에 직접 인쇄된다. 기-몰딩된 리드프레임은 조립동안 복수의 리드프레임을 추가하여 집적화된다. 다른 형태에 있어서, 패키징된 반도체 장치는 리드프레임에 위치되고 리드 각각에 근접하는 에지를 가지는 비-도전성 테이프를 포함한다. 그 후, 전기 통로부는 비-도전성 테이프 상에 인쇄될 수 있다. 이 실시예에서, 리드프레임은 복수의 리드프레임을 가지는 리드프레임 테이프에 구비된다. 전기 통로부 각각은 하나의 리드에 하나의 스터드 범프를 연결하고, 그리고 전기 통로부는 각각 별개이다.In particular, the present invention includes a packaged semiconductor device, the semiconductor device comprising: a leadframe having a plurality of leads that are electrically conductive; A die located on the leadframe and having a plurality of stud bumps; A plurality of electrical passage portions between the plurality of stud bumps and the plurality of leads; And an over-molded non-conductive polymer, and the electrical passage portion includes a conductive ink. For example, the non-conductive polymer is an encapsulated molding compound. In one form, the leadframe includes a pre-molded frame, and the lead is embedded in the non-conductive polymer, and the electrical passage portion is printed directly onto the pre-molded leadframe. The pre-molded leadframe is integrated by adding a plurality of leadframes during assembly. In another form, the packaged semiconductor device comprises a non-conductive tape having an edge positioned in the leadframe and proximate each of the leads. The electrical passage can then be printed on the non-conductive tape. In this embodiment, the leadframe is provided on a leadframe tape having a plurality of leadframes. Each of the electrical passages connects one stud bump to one lead, and each of the electrical passages is separate.

본 발병은 반도체 장치를 패키지하는 방법을 더 포함한다. 방법은, 전기적으로 도전된 복수의 리드를 가지는 리드프레임과, 다이의 한 측 패턴에서 전기적으로 도전된 복수의 스터드 범프를 가지는 집적회로된 다이를 제공하는 제공 단계; 전기적으로 도전된 잉크를 사용하여 복수의 종단부와 리드 사이에 전기 통로를 복수개 인쇄하는 인쇄 단계; 스터드 범프 각각이 종단부에 정렬되어 전기 통로를 통해 리드에 스터드 범프를 연결시키도록, 리드프레임 상에 다이의 위치를 설정하는 위치설정 단계; 및 다이와 리드프레임을 비-도전성 폴리머에 몰딩하는 몰딩 단계를 포함하며, 그리고 종단부는 스터드 범프의 패턴에 따라서 배열된다. 예를 들면, 비-도전성 폴리머는 캡슐화 몰딩 화합물이거나 에폭시이다.The disease further includes a method of packaging a semiconductor device. The method includes providing an integrated circuit die having a leadframe having a plurality of electrically conductive leads and a plurality of stud bumps electrically conductive in one side pattern of the die; A printing step of printing a plurality of electric passages between the plurality of end portions and the leads using the electrically conductive ink; Positioning the die on the leadframe such that each of the stud bumps is aligned at the termination and connects the stud bumps to the leads through the electrical passageway; And a molding step of molding the die and leadframe into the non-conductive polymer, and the terminations are arranged in accordance with the pattern of the stud bumps. For example, the non-conductive polymer is an encapsulated molding compound or an epoxy.

방법의 한 형태에 있어서, 비-도전성 테이프는 리드 프레임 상에 위치된 후, 전기 통로는 테이프 상에 인쇄된다. 비-도전성 테이프의 위치 설정 단계는 테이프 스탬핑 처리를 포함하며, 그리고 천공 다이는 시트로부터 상기 비-도전성 테이프를 제거하고 리드프레임에 상기 비-도전성 테이프를 접착한다. 대안적으로, 비-도전성 테이프의 위치 설정 단계는 레이저 절단 처리를 포함하며, 그리고 비-도전성의 시트는 리드프레임 상에 위치되고, 레이저 절단 도구는 시트로부터 비-도전성 테이프를 절단하여 시트의 잔여물이 제거된다.In one form of the method, the non-conductive tape is placed on the lead frame, and then the electrical passage is printed on the tape. The positioning of the non-conductive tape includes a tape stamping process, and the punching die removes the non-conductive tape from the sheet and adheres the non-conductive tape to the leadframe. Alternatively, the positioning step of the non-conductive tape includes a laser cutting process, and the non-conductive sheet is placed on the leadframe, and the laser cutting tool cuts the non-conductive tape from the sheet, thereby remaining the sheet. Water is removed.

방법의 또 다른 형태에 있어서, 리드프레임은 비-도전성 폴리머와 함께 사전에 몰딩되고, 전기 통로는 기-몰딩된 리드프레임 상에 인쇄된다. 전기 통로는 스텐실 프린팅 기술을 이용하여 인쇄될 수 있다. 반도체 장치 및 리드프레임은 리드프레임을 집적적으로 연결되는 어레이에서 구비될 수 있다. 이 경우에서, 방법은 패키지를 상기 어레이로부터 분리하는 분리 단계를 더 포함한다. 스터드 범프는 스터드 범프의 높이를 증가시키기 위해 적층된 구조로 구비될 수 있다. 방법은 다이의 위치 설정 단계 이전에, 스터드 범프에 접착물을 가하는 단계를 더 포함할 수 있다.In another form of the method, the leadframe is pre-molded with the non-conductive polymer and the electrical passage is printed on the pre-molded leadframe. The electrical passage can be printed using stencil printing techniques. The semiconductor device and the leadframe may be provided in an array in which leadframes are integrated. In this case, the method further includes a separating step of separating the package from the array. The stud bumps may be provided in a stacked structure to increase the height of the stud bumps. The method may further comprise applying an adhesive to the stud bumps prior to the positioning of the die.

본원발명의 일형태에 의하면, 다이의 표면 상의 접촉부의 패턴에 대응하는 패턴으로 배치된 복수의 종단부를 갖는 비-도전 폴리머에 내장되고 복수의 전기적 도전성 리드를 갖지만 다이 지지부는 없는 플레이너 리드프레임으로서, 비-도전 폴리머의 상부 표면이 복수의 리드의 상부 표면과 동일한 평면에 있는 상기 플레이너 리드프레임; 비-도전 폴리머의 상부 상에 위치된 다이로서, 복수의 스터드 범프가 대응하는 종단부와 접촉하도록 비-도전 폴리머 상의 종단부의 패턴에 대응하는 패턴으로 배치된 복수의 스터드 범프를 갖는 상기 다이; 복수의 종단부와 복수의 리드 사이에 있는 복수의 전기 통로부로서, 전기적 도전성 잉크를 포함하는 상기 전기 통로부; 및 다이를 캡슐화하는 오버 몰딩된 비-도전 폴리머;를 포함하는 패키징된 반도체 장치가 제공된다.According to one aspect of the present invention, there is provided a planar leadframe embedded in a non-conductive polymer having a plurality of terminations arranged in a pattern corresponding to a pattern of contact portions on a surface of a die and having a plurality of electrically conductive leads but without a die support. The planar leadframe having a top surface of a non-conductive polymer in the same plane as a top surface of the plurality of leads; A die located on top of a non-conductive polymer, said die having a plurality of stud bumps disposed in a pattern corresponding to a pattern of terminations on the non-conductive polymer such that a plurality of stud bumps contact a corresponding termination; A plurality of electrical passage portions between the plurality of termination portions and the plurality of leads, the electrical passage portions comprising electrically conductive ink; And an overmolded non-conductive polymer that encapsulates the die.

복수의 전기 통로부는 리드프레임의 상부 표면에 직교하는 어떠한 평면에 대하여도 대칭적이지 않을 수 있고, 전기 통로부는 비-도전 폴리머 상에 인쇄될 수 있다. 리드프레임은 복수의 리드프레임을 갖는 리드프레임 테이프 상에 제공될 수 있다. 전기 통로부 각각은 하나의 리드에 하나의 스터드 범프를 연결하고, 전기 통로부는 별개의 코스를 따를 수 있다. 리드프레임은 플레이너일 수 있다. 복수의 전기 통로부는 다이 지지부의 상부 표면에 직교하는 어떠한 평면에 대하여도 대칭적이지 않을 수 있다. 적어도 하나의 스터드 범프는 직경이 적어도 5㎛일 수 있고, 적어도 하나의 스터드 범프는 직경이 10㎛와 200㎛의 사이일 수 있다.The plurality of electrical passageways may not be symmetric about any plane orthogonal to the top surface of the leadframe, and the electrical passageways may be printed on the non-conductive polymer. The leadframe may be provided on a leadframe tape having a plurality of leadframes. Each of the electrical passages connects one stud bump to one lead, and the electrical passages may follow a separate course. The leadframe may be a planer. The plurality of electrical passageways may not be symmetric about any plane orthogonal to the top surface of the die support. The at least one stud bump may be at least 5 μm in diameter and the at least one stud bump may be between 10 μm and 200 μm in diameter.

본원 발명의 이점은 MLP가 본드 와이어를 포함하지 않는다는 것이다. 또한, MLP는 도전성 통로의 인쇄를 간단하게 변화시킴으로써, 새로운 다이용으로 사용될 수 있고, MLP는 재설계될 필요도 없으며, 그리고 스텐실을 변경하거나 프로그래밍하여 프린터를 재구조함을 제외하고 제조 설비 또한 변화될 필요가 없다.An advantage of the present invention is that the MLP does not include bond wires. In addition, the MLP can be used for new dies by simply changing the printing of the conductive passages, the MLP does not need to be redesigned, and also changes in manufacturing facilities, except restructuring the printer by changing or programming the stencil. Need not be.

상술된 본 발명의 다른 특징 및 이점과, 그리고 이를 달성하기 위한 방식은 다음의 첨부된 도면과 함께 본 발명의 실시예의 설명을 참조하여 명확하고 보다 쉽게 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지의 단면도이다;
도 2는 도 1의 반도체 패키지의 분해도이다;
도 3a는 도 1의 반도체 패키지의 비-도전성 테이프 일부와 리드프레임의 평면도이다;
도 3b 는 도 1의 반도체 패키지의 비-도전성 테이프 일부와 리드프레임의 단면도이다;
도 4a는 전기적 통로가 추가된 도 3a의 테이프와 리드프레임의 평면도이다;
도 4b는 전기적 통로가 추가된 도 3b의 테이프와 리드프레임의 단면도이다;
도 5a는 다이가 추가된 도 4a의 테이프와 리드프레임의 평면도이다;
도 5b는 다이가 추가된 도 4b의 테이프와 리드프레임의 단면도이다;
도 6a - 6c는 비도전성 테이프를 리드프레임에 적용하는 테이프 스탬핑 처리 단계를 제시한 도면이다;
도 7a - 7c는 비도전성 테이프를 리드프레임에 적용하는 테이프 레이저 절단 처리 단계를 제시한 도면이다;
도 8은 본 발명의 제 2 실시예에 따른 반도체 패키지의 단면도이다.
도 9는 도 8의 반도체 패키지의 분해도이다;
도 10a는 도 8의 반도체 패키지의 리드프레임의 평면도이다;
도 10b는 도 8의 반도체 패키지의 리드프레임의 단면도이다;
도 11a는 전기적 통로가 추가된 도 10a의 리드프레임의 평면도이다;
도 11b은 전기적 통로가 추가된 도 10b의 리드프레임의 단면도이다;
도 12a는 다이가 추가된 도 11a의 리드프레임의 평면도이다; 그리고
도 12b는 다이가 추가된 도 11b의 리드프레임의 단면도이다.
대응하는 참조 문자는 여러 도면을 통하여 해당하는 부분을 나타낸다. 일례는 본 발명의 여러 실시예를 여기에서 설명하기 위해 사용되지만, 여러 방식에 있어서 본 발명의 기술적 사상에 국한되는 것으로 해석되지 않아야 한다.Other features and advantages of the present invention as described above, and a manner for achieving the same, will be clearly understood and more readily understood with reference to the following description of embodiments of the present invention in conjunction with the accompanying drawings.
1 is a cross-sectional view of a semiconductor package according to a first embodiment of the present invention;
2 is an exploded view of the semiconductor package of FIG. 1;
3A is a top view of a portion of a non-conductive tape and leadframe of the semiconductor package of FIG. 1;
3B is a cross-sectional view of a portion of the non-conductive tape and leadframe of the semiconductor package of FIG. 1;
4A is a top view of the tape and leadframe of FIG. 3A with an additional electrical passage;
4B is a cross-sectional view of the tape and leadframe of FIG. 3B with an additional electrical passage;
FIG. 5A is a top view of the tape and leadframe of FIG. 4A with a die added; FIG.
FIG. 5B is a cross sectional view of the tape and leadframe of FIG. 4B with a die added; FIG.
6A-6C illustrate a tape stamping step of applying a non-conductive tape to a leadframe;
7A-7C show a tape laser cutting process step of applying a non-conductive tape to a leadframe;
8 is a cross-sectional view of a semiconductor package according to a second exemplary embodiment of the present invention.
9 is an exploded view of the semiconductor package of FIG. 8;
10A is a top view of the leadframe of the semiconductor package of FIG. 8;
10B is a cross-sectional view of the leadframe of the semiconductor package of FIG. 8;
FIG. 11A is a top view of the leadframe of FIG. 10A with an additional electrical passage; FIG.
FIG. 11B is a cross sectional view of the leadframe of FIG. 10B with an additional electrical passage; FIG.
12A is a top view of the leadframe of FIG. 11A with a die added; And
12B is a cross-sectional view of the leadframe of FIG. 11B with a die added.
Corresponding reference characters indicate corresponding parts throughout the several views. One example is used to describe various embodiments of the invention herein, but should not be construed as limited to the technical spirit of the invention in various ways.

도 1 및 2를 참조하여, 도 1 및 2는 본 발명의 패키징된 반도체 장치를 도시한 것이다. 몰디드 리드리스 패키지(MLP)(100)는 다이(die)(102)와, 비-도전성 테이프(106)를 가진 리드프레임(104)와, 그리고 캡슐화 재료(108)로 구성된다. 다이(102)는 반도체 장치의 특성에 대해 전기적 접촉을 제공하는 복수의 도전성 스터드 범프(110)를 가진 반도체 장치이다. 스터드 범프(110)는 반도체 장치의 설계에 있어서 특정 패턴으로 배치되는데, 그 패턴은 집적회로 특성의 수 및 위치에 따라 달라진다. 예를 들면, 스터드 범프(110)는 와이어 본딩과 유사한 방법으로 반도체 칩(102)의 금속 패드(미도시) 상에 형성될 수 있다. 금속 패드는 그 아래에 형성된 단위 소자(미도시)와 전기가 도통하게 된다. 범프 및 금속 패드는 다른 칩에 칩(102)을 연결한 입출력 단자를 구비한다. 반도체 칩(102)의 내부 구조는 변화될 수 있어서, 본 발명의 기술적 사상에 국한되지는 않는다. 예를 들면, 반도체 칩(102)은 각 전원 반도체 장치(다이오드, 트랜지스터, 사이리스터, IGBT)와, 선형 장치와, 집적회로와, 그리고 메모리 장치나 논리회로의 다양한 기종을 포함할 수 있다.Referring to FIGS. 1 and 2, FIGS. 1 and 2 illustrate a packaged semiconductor device of the present invention. The molded leadless package (MLP) 100 is comprised of a die 102, a leadframe 104 with a non-conductive tape 106, and an encapsulation material 108. Die 102 is a semiconductor device having a plurality of conductive stud bumps 110 that provide electrical contact for the properties of the semiconductor device. The stud bumps 110 are arranged in a particular pattern in the design of the semiconductor device, which pattern depends on the number and location of integrated circuit characteristics. For example, stud bump 110 may be formed on a metal pad (not shown) of semiconductor chip 102 in a similar manner as wire bonding. The metal pad is in electrical communication with a unit element (not shown) formed thereunder. The bump and the metal pad have input and output terminals connecting the chip 102 to another chip. Since the internal structure of the semiconductor chip 102 can be changed, it is not limited to the technical spirit of the present invention. For example, the semiconductor chip 102 may include each power semiconductor device (diode, transistor, thyristor, IGBT), a linear device, an integrated circuit, and various models of a memory device or a logic circuit.

스터드 범프(110)의 수는 금속 패드의 수에 따라 달라지며, 금속 패드는 반도체 칩(102)의 집적 밀도에 따라 변화될 수 있다. 예를 들면, 반도체 칩(102)의 집적 밀도가 증가함에 따라, 금속 패드의 수는 증가되어, 범프(110)의 수도 증가된다. 범프(110)는 구리나 금 등의 도전물을 포함한다. 범프(110)는 반도체 칩(102)의 하부면으로부터 돌출된 형상을 가질 수 있다. 본 실시예에 있어서, 스터드 범프(110)는 적어도 5-㎛ 크기이며, 그리고 안정한 플립 칩 본딩을 달성하기 위해 수백 ㎛보다 작을 수 있다. 예를 들면, 각 범프(110)는 10-㎛ 내지 200-㎛ 범위에 있을 수 있다.The number of stud bumps 110 depends on the number of metal pads, and the metal pads may vary according to the integration density of the semiconductor chip 102. For example, as the integration density of the semiconductor chip 102 increases, the number of metal pads increases, so the number of bumps 110 also increases. The bump 110 includes a conductive material such as copper or gold. The bump 110 may have a shape protruding from the bottom surface of the semiconductor chip 102. In this embodiment, the stud bumps 110 are at least 5-μm in size and may be smaller than several hundred μm to achieve stable flip chip bonding. For example, each bump 110 may be in the range of 10-μm to 200-μm.

스터드 범프(110)는 도면에서 도시된 바와 같이, 단일 구조이거나 적층된 구조로 구성된다. 스터드 범프(110)를 적층하여, 플립 칩(102) 아래의 공간을 증가시키서 칩 상에 응력을 완화시킬 수 있고, 여기서 2 개 이상의 스터드는 단일 금속 패드 상에 형성된다.The stud bumps 110 are composed of a single structure or a stacked structure, as shown in the figure. By stacking stud bumps 110, the space under flip chip 102 can be increased to relieve stress on the chip, where two or more studs are formed on a single metal pad.

리드프레임(104)은 어레이에 구비된 테이핑된 리드프레임이지만, 단일 MLP용 리드프레임만 도면에서 도시된다. 본 실시예의 리드프레임(104)은 도 3a의 평면도와 같이, 사각형 형상을 가진다; 그러나, 리드프레임은 본 발명의 사상 내에서 여러 형상을 가질 수 있다. 리드프레임(104)은 비-도전성 백킹(backing)(112)과, 다이 지지부(114)와, 리드 지지부(116)와, 그리고 복수의 리드(118)(도 3a에 도시됨)로 구성된다. 리드는 외부 장치에 연결된 단자로 역할하는 도전성 부재이다. 리드프레임(104)에 포함된 리드(118)의 수는 다이(102) 설계에 의해 요구된 수에 따라 달라질 수 있거나, 또는 리드(108)의 표준 수가 제공될 수 있으며, 그리고 다이(102)에 의해 요구된 리드의 수만 이용될 수 있다. 다이 지지부(114)와 리드 지지부(136) 사이의 트렌치(trench)는 지지부를 절연시키기 위해 캡슐화 재료(108)로 충진된다.The leadframe 104 is a taped leadframe provided in the array, but only a leadframe for a single MLP is shown in the figure. The leadframe 104 of this embodiment has a rectangular shape, as in the plan view of FIG. 3A; However, the leadframe may have various shapes within the spirit of the invention. Leadframe 104 is comprised of a non-conductive backing 112, a die support 114, a lead support 116, and a plurality of leads 118 (shown in FIG. 3A). The lead is a conductive member that serves as a terminal connected to an external device. The number of leads 118 included in the leadframe 104 may vary depending on the number required by the die 102 design, or the standard number of leads 108 may be provided, and the die 102 Only the number of leads required may be used. The trench between the die support 114 and the lead support 136 is filled with encapsulation material 108 to insulate the support.

비-도전성 테이프(106)는 다이 지지부(114)와 리드 지지부(116)의 일부를 덮는다. 전기적으로 도전된 잉크를 포함하는 전기적으로 도전된 복수의 통로부(120)는 리드(118) 중 하나에 스터드 범프(110)을 연결한다. 각 통로부(120)는 비-도전성 테이프(106) 상에 인쇄되고, 스터드 범프(110)와 통로부(120) 사이에 경계면에서 확대된 부분 또는 종단부(122)(도 4a에서 최적 도시)로 구성되어 있어서, 각 반도체 장치부를 리드(118)에 연결시킨다.The non-conductive tape 106 covers the die support 114 and a portion of the lead support 116. A plurality of electrically conductive passages 120 comprising electrically conductive ink connects the stud bumps 110 to one of the leads 118. Each passageway 120 is printed on a non-conductive tape 106, and an enlarged portion or end portion 122 at the interface between the stud bump 110 and the passageway 120 (optimal illustration in FIG. 4A). The semiconductor device portions are connected to the leads 118.

캡슐화 재료(108)는 외부 환경으로부터 MLP(100)를 보호하기 위해 다이(102)와 리드프레임(104) 상에 몰딩된 비-도전성 폴리머 층이다. 캡슐화 재료(108)는 예를 들면, 에폭시나 캡슐화 몰딩 화합물(EMC)이다.Encapsulation material 108 is a non-conductive polymer layer molded on die 102 and leadframe 104 to protect MLP 100 from external environment. Encapsulation material 108 is, for example, epoxy or encapsulated molding compound (EMC).

MLP(100)는 다이 지지부(114)와 리드 지지부(116) 상에 비-도전성 테이프(106)를 배치시켜서 조립되어, 그 결과 테이프(106)의 에지는 도 3a와 3b에 도시된 바와 같이, 각 리드(118) 일부에 근접하게 하거나, 그 일부를 덮는다. 특정 실시예에서, 테이프(106)는 리드프레임(104)에 고정된다. 도 4a 및 4b에 도시된 바와 같이, 도전성 통로부(120) 및 종단부(122)는 스텐실 프린팅 등의 적합한 프린팅 기술을 사용하여 테이프(106)와 리드(118) 상에 인쇄된다. 도전성 통로부(120)와 종단부(122)는 인쇄되고, 각 종단부(122)는 스터드 펌프(110) 중 하나와 정렬되고, 도전성 통로부(120)는 서로 엇갈리지 않는다.The MLP 100 is assembled by placing a non-conductive tape 106 on the die support 114 and the lead support 116, so that the edge of the tape 106 is shown in FIGS. 3A and 3B, A part of each lead 118 is approached or covers a part of it. In a particular embodiment, the tape 106 is secured to the leadframe 104. As shown in FIGS. 4A and 4B, the conductive passageway 120 and the termination 122 are printed on the tape 106 and the lid 118 using suitable printing techniques such as stencil printing. The conductive passageway 120 and the termination 122 are printed, each termination 122 is aligned with one of the stud pumps 110, and the conductive passageway 120 does not cross each other.

다이(102)는 비-도전성 테이프(106) 상에 놓이게 되어서, 각 스터드 범프(110)는 도 5a 및 5b에서 도시된 바와 같이, 종단부(122)에 연결된다. 다이(102)가 유지된 위치에서 비도전성 테이프(106) 상에 다이(102)를 올리기 전에, 캡슐화 층(108)이 오버-몰딩 및 경화될 때까지 접착물은 스터드 범프(110)에 가해진다. 특정 실시예에서, 스터드 범프(110)를 접착물에 디핑(dipping)함으로써 접착물이 가해진다; 그러나, 접착물이 다이(102)의 표면에 접촉하는 것을 방지하기 위해 주의가 있어야 한다. 적층된 구조를 가지는 스터드 범프(110)는 다이(102)의 표면과 스터드 범프(110)의 첨단 사이의 공간을 증가시킴으로써 이 처리를 간단하게 한다.Die 102 is placed on non-conductive tape 106 such that each stud bump 110 is connected to termination 122, as shown in FIGS. 5A and 5B. The adhesive is applied to the stud bumps 110 until the encapsulation layer 108 is over-molded and cured before raising the die 102 onto the non-conductive tape 106 in the position where the die 102 is held. . In certain embodiments, the adhesive is applied by dipping the stud bumps 110 into the adhesive; However, care must be taken to prevent the adhesive from contacting the surface of the die 102. Stud bumps 110 having a stacked structure simplify this process by increasing the space between the surface of die 102 and the tip of stud bumps 110.

비-도전성 폴리머는 다이(102)와 리드프레임(104) 상에 오버-몰딩되고, 캡슐화 층(108)을 형성하기 위해 경화되어, 그 결과 도 1에서 도시된 바와 같이, MLP(100)가 된다. 캡슐화 재료(108)를 몰딩한 후에, MLP(100)는 베어지거나 따른 적합한 절단 방법에 의해 어레이로부터 제거되어서, 리드(118)를 노출시킨다. 그 후, MLP(100)는 최종 테스트 등의 전형적인 마지막 라인 처리로 진행된다.The non-conductive polymer is over-molded on die 102 and leadframe 104 and cured to form encapsulation layer 108, resulting in MLP 100, as shown in FIG. 1. . After molding the encapsulation material 108, the MLP 100 is removed from the array by a suitable cutting method that is cut or followed, exposing the lid 118. The MLP 100 then proceeds to typical last line processing such as final test.

비-도전성 테이프(106)는 다수의 방법에 의해 예를 들면, 스탬핑 처리(stamping process) 등에 의해 리드프레임(104)에 가해질 수 있다. 테이프 스탬핑 처리에서, 비-도전성 테이프(106)의 시트는 리드프레임의 어레이 상에 있게 된다. 도 5a-5c에 도시된 바와 같이, 리드프레임(104)은 테이프(106)의 일부를 아래로 천공하여 리드프레임(104)에 접촉한 복수의 천공 다이(124)로 정렬된다. 테이프(106)의 아래측 상에 접착물은 리드프레임(104)에 테이프(106)를 접착하여, 도 3a 및 3b에 도시된 리드프레임과 테이프 조립체를 구현한다. 추가적인 일례로, 테이프(106)는 레이저 절단 처리를 사용하여 적용된다. 이 처리에 있어서, 비-도전성 테이프(106)의 시트는 리드프레임의 어레이에 가해지고, 테이프(106)의 일부는 도 7a 및 7b의 단일 리드프레임(104)에 대해 도시된 바와 같이, 레이저 또는 다른 기구를 사용하여 절단된다. 원하지 않는 테이프는 도 7c에 도시된 바와 같이, 리드프레임(104) 상에 비-도전성 테이프(106)를 남겨두고 제거된다.Non-conductive tape 106 may be applied to leadframe 104 by a number of methods, for example by a stamping process or the like. In the tape stamping process, the sheet of non-conductive tape 106 is on an array of leadframes. As shown in FIGS. 5A-5C, the leadframe 104 is aligned with a plurality of punching dies 124 that have perforated a portion of the tape 106 to contact the leadframe 104. The adhesive on the underside of the tape 106 adheres the tape 106 to the leadframe 104 to implement the leadframe and tape assembly shown in FIGS. 3A and 3B. In a further example, the tape 106 is applied using a laser cutting process. In this process, a sheet of non-conductive tape 106 is applied to an array of leadframes, and a portion of the tape 106 is laser or as shown for the single leadframe 104 of FIGS. 7A and 7B. It is cut using another instrument. Unwanted tape is removed leaving a non-conductive tape 106 on the leadframe 104, as shown in FIG. 7C.

도 8 및 9에서 제시된 제 2 실시예에서, MLP는 기-몰딩된 리드프레임을 포함한다. MLP(200)는 다이(202)와, 기-몰딩된 리드프레임(204)와, 그리고 캡슐화 재료(208)로 구성된다. 다이(102)와 유사하게, 다이(202)는 반도체 장치의 특성에 대한 전기적 접촉을 제공하는 복수의 도전성 스터드 범프(210)를 가진 반도체 장치이다.In the second embodiment shown in FIGS. 8 and 9, the MLP includes a pre-molded leadframe. The MLP 200 is comprised of a die 202, a pre-molded leadframe 204, and an encapsulation material 208. Similar to die 102, die 202 is a semiconductor device having a plurality of conductive stud bumps 210 that provide electrical contact with the properties of the semiconductor device.

(도 1Oa에서 도시된) 기-몰딩된 리드프레임(204)의 비-도전성 백킹(212)과 리드(218)는 도전성 통로부(220)가 인쇄될 수 있는 균일한 표면을 형성하기 위해 에폭시나 EMC 등의 비-도전성 폴리머로 몰딩된다. 이로써, 비-도전성 테이프는 본 실시예에서 필요없게 된다. 리드프레임(104)과 유사하게, 기-몰딩된 리드프레임(204)은 어레이에 구비되지만, 단일 MLP에 대한 리드프레임만 도면에 도시된다. 본 실시예의 기-몰딩된 리드프레임(204)은 도 3a의 평면도에 의해 도시된 바와 같이, 사각형 형상을 가진다; 그러나, 리드프레임은 본 발명의 기술적 사상내에서 여러 형상을 가질 수 있다. 리드(218)는 외부 장치에 연결된 단자와 같은 역할을 하는 도전성 부재이다. 기-몰딩된 리드프레임(204)에 포함된 리드(218)의 수는 다이(202) 설계에 의해 요구된 수에 따라 달라질 수 있거나, 또는 리드(218)의 표준 수가 제공될 수 있으며, 그리고 다이(202)에 의해 요구된 리드의 수만 이용될 수 있다.The non-conductive backings 212 and leads 218 of the pre-molded leadframe 204 (shown in FIG. 1OA) may be formed of epoxy or silver to form a uniform surface on which the conductive passageway 220 can be printed. Molded with a non-conductive polymer such as EMC. This eliminates the need for non-conductive tape in this embodiment. Similar to leadframe 104, pre-molded leadframe 204 is provided in an array, but only leadframes for a single MLP are shown in the figure. The pre-molded leadframe 204 of this embodiment has a rectangular shape, as shown by the plan view of FIG. 3A; However, the lead frame may have various shapes within the technical spirit of the present invention. The lead 218 is a conductive member that functions as a terminal connected to an external device. The number of leads 218 included in the pre-molded leadframe 204 may vary depending on the number required by the die 202 design, or a standard number of leads 218 may be provided, and Only the number of leads required by 202 can be used.

전기적으로 도전된 잉크를 포함하는 전기적으로 도전된 복수의 통로부(220)는 리드(218) 중 하나에 스터드 범프(210)를 연결한다. 각 통로부(220)는 기-몰딩된 리드프레임(204) 상에 인쇄되고, 스터드 범프(210)와 통로부(220) 사이에 경계면에서 확대된 부분 또는 종단부(222)(도 11a에서 최적 도시)로 구성되어 있어서, 각 반도체 장치부를 리드(218)에 연결시킨다.A plurality of electrically conductive passages 220 comprising electrically conductive ink connects the stud bumps 210 to one of the leads 218. Each passageway 220 is printed on the pre-molded leadframe 204 and the enlarged portion or end 222 at the interface between the stud bump 210 and the passageway 220 (optimal in FIG. 11A). ), Each semiconductor device portion is connected to a lead 218.

캡슐화 재료(208)는 외부 환경으로부터 MLP(200)를 보호하기 위해 다이(202)와 기-몰딩된 리드프레임(204) 상에 몰딩된 비-도전성 폴리머 층이다. 캡슐화 재료(208)는 예를 들면, 에폭시나 EMC이다.Encapsulation material 208 is a non-conductive polymer layer molded on die 202 and pre-molded leadframe 204 to protect MLP 200 from the external environment. Encapsulation material 208 is, for example, epoxy or EMC.

MLP(200)는 기-몰딩된 리드프레임(204)을 몰딩하여 조립되어, 그 결과 리드(218)의 상면은 도 10a와 10b에 도시된 같이 노출된다. 도 11a 및 11b에 도시된 바와 같이, 도전성 통로부(220) 및 종단부(222)는 스텐실 프린팅 등의 적합한 프린팅 기술을 사용하여 기-몰딩된 리드프레임(204)와 리드(218) 상에 인쇄된다. 도전성 통로부(220)와 종단부(222)는 인쇄되어서, 각 종단부(222)는 스터드 펌프(210) 중 하나와 정렬되고, 도전성 통로부(220)는 서로 엇갈리지 않는다.The MLP 200 is assembled by molding the pre-molded leadframe 204 so that the top surface of the lead 218 is exposed as shown in FIGS. 10A and 10B. As shown in FIGS. 11A and 11B, conductive passage 220 and termination 222 are printed onto pre-molded leadframe 204 and lid 218 using suitable printing techniques such as stencil printing. do. The conductive passageway 220 and the termination 222 are printed so that each termination 222 is aligned with one of the stud pumps 210, and the conductive passageway 220 does not cross each other.

다이(202)는 기-몰딩된 리드프레임(204) 상에 놓이게 되어서, 각 스터드 범프(210)는 도 12a 및 12b에서 도시된 바와 같이, 종단부(222)에 연결된다. 다이(202)가 유지된 위치에서 기-몰딩된 리드프레임(204) 상에 다이(202)를 올리기 전에, 캡슐화 층(208)이 오버-몰딩 및 경화될 때까지 접착물은 스터드 범프(210)에 가해진다. 비-도전성 폴리머는 다이(202)와 리드프레임(204) 상에 오버-몰딩되고, 캡슐화 층(208)을 형성하기 위해 경화되어, 그 결과 도 8에서 도시된 바와 같이, MLP(200)가 된다. 캡슐화 재료(208)를 몰딩한 후에, MLP(200)는 베어지거나 따른 적합한 절단 방법에 의해 어레이로부터 제거되어서, 리드(218)를 노출시킨다. 그 후, MLP(200)는 최종 테스트 등의 전형적인 마지막 라인 처리로 진행된다.The die 202 is placed on the pre-molded leadframe 204 such that each stud bump 210 is connected to the termination 222, as shown in FIGS. 12A and 12B. Prior to raising the die 202 onto the pre-molded leadframe 204 in the position where the die 202 is held, the adhesive is applied to the stud bump 210 until the encapsulation layer 208 is over-molded and cured. Is applied to. The non-conductive polymer is over-molded on die 202 and leadframe 204 and cured to form encapsulation layer 208, resulting in MLP 200, as shown in FIG. 8. . After molding the encapsulation material 208, the MLP 200 is removed from the array by a suitable cutting method that is cut or followed, exposing the lid 218. The MLP 200 then proceeds to typical last line processing, such as final testing.

층의 두께 및 영역은 도면을 명확하게 하기 위해 과장을 하여 도시됨을 명시하여야 한다.It should be noted that the thickness and area of the layer are exaggerated to clarify the drawings.

본 발명이 바람직한 실시예에 관해 기술되는 동시에, 당업자라면 다양한 변형이 있을 수 있고, 그에 관한 구성요소는 본 발명의 기술적 사상에 벗어남 없이 특정 상황에 대해 적용되기 위해 균등성에 의해 대체될 수 있다. 그러므로, 본 발명은 본 발명을 행하기 위해 최적으로 숙고된 바, 개시된 특정 실시예에 국한되지 않지만, 본 발명은 첨부된 청구항의 기술 사상 및 범위 내에서 모든 실시예를 포함할 수 있다. While the present invention has been described in terms of preferred embodiments, there will be many variations to those skilled in the art, and the components thereof may be replaced by equivalents for application in a particular situation without departing from the spirit of the invention. Therefore, while the invention is best contemplated for carrying out the invention, it is not intended to be limited to the specific embodiments disclosed, but it is intended that the invention include all embodiments that fall within the spirit and scope of the appended claims.

100 : 몰디드 리드리스 패키지(MLP)
102 : 다이
104 : 리드프레임
106 : 비-도전성 테이프
108 : 캡슐화 재료
110 : 스터드 범프
112 : 백킹
114 : 다이 지지부
116 : 리드 지지부
118 : 복수의 리드부
120 : 전기적 도전성 통로부
122 : 종단부
124 : 펀칭 다이
200 : 제 2 실시예의 몰디드 리드리스 패키지(MLP)
202 : 다이
204 : 리드프레임
208 : 캡슐화 재료
210 : 스터드 범프
212 : 백킹부
218 : 복수의 리드부
220 : 전기적 도전성 통로부
222 : 종단부100: Molded Leadless Package (MLP)
102: die
104: leadframe
106: non-conductive tape
108: encapsulation material
110: stud bump
112: backing
114: die support
116: lead support
118: a plurality of lead parts
120: electrically conductive passage portion
122: termination
124: Punching Die
200: Molded leadless package (MLP) of the second embodiment
202: die
204: lead frame
208: Encapsulation Material
210: stud bump
212: backing part
218: a plurality of lead parts
220: electrically conductive passage portion
222: termination

Claims (9)

다이의 표면 상의 접촉부의 패턴에 대응하는 패턴으로 배치된 복수의 종단부를 갖는 비-도전 폴리머에 내장되고 복수의 전기적 도전성 리드를 갖지만 다이 지지부는 없는 플레이너 리드프레임으로서, 상기 비-도전 폴리머의 상부 표면이 복수의 상기 리드의 상부 표면과 동일한 평면에 있는 상기 플레이너 리드프레임;
상기 비-도전 폴리머의 상부 상에 위치된 다이로서, 복수의 스터드 범프가 대응하는 종단부와 접촉하도록 상기 비-도전 폴리머 상의 상기 종단부의 패턴에 대응하는 패턴으로 배치된 복수의 상기 스터드 범프를 갖는 상기 다이;
복수의 상기 종단부와 복수의 상기 리드 사이에 있는 복수의 전기 통로부로서, 전기적 도전성 잉크를 포함하는 상기 전기 통로부; 및
상기 다이를 캡슐화하는 오버 몰딩된 비-도전 폴리머;를 포함하는 것을 특징으로 하는 패키징된 반도체 장치.A planar leadframe embedded in a non-conductive polymer having a plurality of terminations arranged in a pattern corresponding to a pattern of contacts on the surface of the die and having a plurality of electrically conductive leads but without a die support, the top of the non-conductive polymer The planar leadframe whose surface is flush with the top surfaces of the plurality of leads;
A die located on top of the non-conductive polymer, the die having a plurality of stud bumps disposed in a pattern corresponding to the pattern of the termination on the non-conductive polymer such that a plurality of stud bumps contact a corresponding termination; The die;
A plurality of electrical passage portions between the plurality of end portions and the plurality of leads, the electrical passage portions comprising electrically conductive ink; And
And overmolded non-conductive polymer to encapsulate the die. 제1 항에 있어서,
복수의 상기 전기 통로부는 상기 리드프레임의 상부 표면에 직교하는 어떠한 평면에 대하여도 대칭적이지 않은 것을 특징으로 하는 패키징된 반도체 장치.The method according to claim 1,
And wherein the plurality of electrical passage portions are not symmetrical with respect to any plane orthogonal to the top surface of the leadframe. 제1 항에 있어서,
상기 전기 통로부는 상기 비-도전 폴리머 상에 인쇄되는 것을 특징으로 하는 패키징된 반도체 장치.The method according to claim 1,
And the electrical passage portion is printed on the non-conductive polymer. 제1 항에 있어서,
상기 리드프레임은 복수의 리드프레임을 갖는 리드프레임 테이프 상에 제공되는 것을 특징으로 하는 패키징된 반도체 장치.The method according to claim 1,
And the leadframe is provided on a leadframe tape having a plurality of leadframes. 제1 항에 있어서,
상기 전기 통로부 각각은 하나의 리드에 하나의 스터드 범프를 연결하고, 상기 전기 통로부는 별개의 코스를 따르는 것을 특징으로 하는 패키징된 반도체 장치.The method according to claim 1,
Wherein each of the electrical passage portions connects one stud bump to one lead, and the electrical passage portions follow a separate course. 제1 항에 있어서,
상기 리드프레임은 플레이너인 것을 특징으로 하는 패키징된 반도체 장치.The method according to claim 1,
And the leadframe is a planer. 제1 항에 있어서,
복수의 상기 전기 통로부는 상기 다이 지지부의 상부 표면에 직교하는 어떠한 평면에 대하여도 대칭적이지 않은 것을 특징으로 하는 패키징된 반도체 장치.The method according to claim 1,
And wherein the plurality of electrical passageways are not symmetrical with respect to any plane orthogonal to the top surface of the die support. 제1 항에 있어서,
적어도 하나의 스터드 범프는 직경이 적어도 5㎛인 것을 특징으로 하는 패키징된 반도체 장치.The method according to claim 1,
A packaged semiconductor device, wherein at least one stud bump has a diameter of at least 5 μm. 제8 항에 있어서,
적어도 하나의 스터드 범프는 직경이 10㎛와 200㎛의 사이인 것을 특징으로 하는 패키징된 반도체 장치.The method of claim 8,
Packaged semiconductor device, characterized in that at least one stud bump has a diameter between 10 μm and 200 μm.
KR1020117029367A 2005-12-08 2006-12-08 Flip chip mlp with conductive ink KR101363463B1 (en)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US74843505P 2005-12-08 2005-12-08
US60/748,435 2005-12-08
US11/364,014 US7638861B2 (en) 2005-12-08 2006-02-28 Flip chip MLP with conductive ink
US11/364,014 2006-02-28
PCT/US2006/061799 WO2007067982A2 (en) 2005-12-08 2006-12-08 Flip chip mlp with conductive ink

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020087013404A Division KR101135828B1 (en) 2005-12-08 2006-12-08 Flip chip mlp with conductive ink

Publications (2)

Publication Number Publication Date
KR20110137405A true KR20110137405A (en) 2011-12-22
KR101363463B1 KR101363463B1 (en) 2014-02-14

Family

ID=38123652

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020117029367A KR101363463B1 (en) 2005-12-08 2006-12-08 Flip chip mlp with conductive ink
KR1020087013404A KR101135828B1 (en) 2005-12-08 2006-12-08 Flip chip mlp with conductive ink

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020087013404A KR101135828B1 (en) 2005-12-08 2006-12-08 Flip chip mlp with conductive ink

Country Status (3)

Country Link
KR (2) KR101363463B1 (en)
CN (1) CN101385134B (en)
WO (1) WO2007067982A2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201700055987A1 (en) * 2017-05-23 2018-11-23 St Microelectronics Srl PROCEDURE FOR MANUFACTURING SEMICONDUCTOR AND CORRESPONDING PRODUCT DEVICES

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172213A (en) * 1991-05-23 1992-12-15 At&T Bell Laboratories Molded circuit package having heat dissipating post
US5747874A (en) * 1994-09-20 1998-05-05 Fujitsu Limited Semiconductor device, base member for semiconductor device and semiconductor device unit
KR0181615B1 (en) 1995-01-30 1999-04-15 모리시다 요이치 Semiconductor unit package, semiconductor unit packaging method, and encapsulant for use in semiconductor unit packaging
KR0155843B1 (en) * 1995-07-07 1998-12-01 이대원 A semiconductor equipment
US6169329B1 (en) * 1996-04-02 2001-01-02 Micron Technology, Inc. Semiconductor devices having interconnections using standardized bonding locations and methods of designing
US6097098A (en) * 1997-02-14 2000-08-01 Micron Technology, Inc. Die interconnections using intermediate connection elements secured to the die face
US6229200B1 (en) * 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US6387732B1 (en) * 1999-06-18 2002-05-14 Micron Technology, Inc. Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip and packages formed thereby
US6453547B1 (en) * 1999-11-10 2002-09-24 Micron Technology, Inc. Coupling spaced bond pads to a contact
US6661084B1 (en) 2000-05-16 2003-12-09 Sandia Corporation Single level microelectronic device package with an integral window
JP3822040B2 (en) * 2000-08-31 2006-09-13 株式会社ルネサステクノロジ Electronic device and manufacturing method thereof
US6424024B1 (en) * 2001-01-23 2002-07-23 Siliconware Precision Industries Co., Ltd. Leadframe of quad flat non-leaded package
TWI317991B (en) 2003-12-19 2009-12-01 Advanced Semiconductor Eng Semiconductor package with flip chip on leadframe

Also Published As

Publication number Publication date
CN101385134B (en) 2011-04-06
KR101363463B1 (en) 2014-02-14
KR20080075142A (en) 2008-08-14
KR101135828B1 (en) 2012-04-16
WO2007067982A2 (en) 2007-06-14
WO2007067982A3 (en) 2008-07-24
CN101385134A (en) 2009-03-11

Similar Documents

Publication Publication Date Title
US7638861B2 (en) Flip chip MLP with conductive ink
KR101587561B1 (en) Integrated circuit package system with leadframe array
US7598599B2 (en) Semiconductor package system with substrate having different bondable heights at lead finger tips
US20060113642A1 (en) Semiconductor device
US8994161B2 (en) Semiconductor device package and methods for producing same
US6781240B2 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
US20060186515A1 (en) Dual row leadframe and fabrication method
US7298026B2 (en) Large die package and method for the fabrication thereof
KR20070034438A (en) Method of making a stacked die package
US6876087B2 (en) Chip scale package with heat dissipating part
US8106491B2 (en) Methods of forming stacked semiconductor devices with a leadframe and associated assemblies
US20040188818A1 (en) Multi-chips module package
US7888781B2 (en) Micro-layered lead frame semiconductor packages
US7135760B2 (en) Moisture resistant integrated circuit leadframe package
KR20170093277A (en) Sensor package and method of manufacturinng the same
CN111048468B (en) Laminate of electronic component and method for manufacturing the same
KR101363463B1 (en) Flip chip mlp with conductive ink
US7732934B2 (en) Semiconductor device having conductive adhesive layer and method of fabricating the same
KR20210062131A (en) Semiconductor package and manufacturing method thereof
KR20180004062A (en) Sensor package and method of manufacturinng the same
KR102340866B1 (en) Semiconductor package and a method of manufacturing the same
KR100762871B1 (en) method for fabricating chip scale package
KR20220126603A (en) Stack packages and methods of fabricating the same
KR100537893B1 (en) Leadframe and multichip package using the same
JPH07326690A (en) Package for semiconductor device and semiconductor device

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190207

Year of fee payment: 6