KR20110113398A - Fringe field switching type thin film transistor substrate and manufacturing method thereof - Google Patents

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Abstract

본 발명은 프린지 필드 스위칭 방식의 액정표시장치에 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 박막트랜지스터 기판은, 기판; 상기 기판 위에 형성된 게이트 요소; 상기 게이트 요소를 덮는 게이트 절연막; 상기 게이트 절연막 위에서 반도체 물질, 소스-드레인 물질, 및 보조 도전층이 순차적으로 적층된 소스-드레인 요소; 상기 소스-드레인 요소를 덮는 보호막; 상기 보호막을 관통하여, 상기 게이트 요소의 상부 표면 일부 및 상기 소스-드레인 요소의 상부 표면 일부를 노출하는 콘택홀 요소; 그리고 상기 보호막 위에서 상기 게이트 요소 및 상기 소스-드레인 요소의 상부 표면과 접촉하는 단자 요소를 포함한다. 본 발명은, 데이터 패드부에서는 데이터 패드와 데이터 패드 단자 사이에 충분한 면접촉을 유지하여, 접촉 저항을 낮추는 효과를 제공한다. The present invention relates to a thin film transistor substrate for use in a fringe field switching liquid crystal display device and a manufacturing method thereof. A thin film transistor substrate according to the present invention, the substrate; A gate element formed over said substrate; A gate insulating film covering the gate element; A source-drain element in which a semiconductor material, a source-drain material, and an auxiliary conductive layer are sequentially stacked on the gate insulating layer; A protective film covering the source-drain element; A contact hole element penetrating the passivation layer and exposing a portion of the upper surface of the gate element and a portion of the upper surface of the source-drain element; And a terminal element in contact with the top surface of the gate element and the source-drain element over the passivation layer. The present invention provides the effect of lowering contact resistance by maintaining sufficient surface contact between the data pad and the data pad terminal in the data pad portion.

Description

프린지 필드 스위칭 방식의 박막 트랜지스터 기판 및 그 제조 방법{Fringe Field Switching Type Thin Film Transistor Substrate and Manufacturing Method Thereof}Fringe Field Switching Thin Film Transistor Substrate and its Manufacturing Method {Fringe Field Switching Type Thin Film Transistor Substrate and Manufacturing Method Thereof}

본 발명은 수평 전계형 액정표시장치에 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 소스-드레인 금속층과 패드 단자 또는 소스-드레인 금속층과 연결 단자 사이에서 접촉면적을 확보한 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate for use in a horizontal field type liquid crystal display device and a manufacturing method thereof. In particular, the present invention relates to a fringe field switching thin film transistor substrate having a contact area between a source-drain metal layer and a pad terminal or a source-drain metal layer and a connection terminal, and a method of manufacturing the same.

액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.A liquid crystal display device (LCD) displays an image by adjusting the light transmittance of the liquid crystal using an electric field. Such liquid crystal displays are classified into a vertical electric field type and a horizontal electric field type according to the direction of the electric field for driving the liquid crystal.

수직 전계형 액정표시장치는 상하부 기판에 대향하게 배치된 화소전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.In the vertical field type liquid crystal display, a liquid crystal in TN (Twistred Nematic) mode is driven by a vertical electric field formed between a pixel electrode and a common electrode disposed to face up and down substrates. Such a vertical field type liquid crystal display device has an advantage of large aperture ratio, but has a disadvantage that the viewing angle is as narrow as 90 degrees.

수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하 시키는 요인이 된다.In a horizontal field type liquid crystal display, a horizontal electric field is formed between a pixel electrode and a common electrode disposed in parallel to a lower substrate to drive a liquid crystal in an in plane switching (IPS) mode. The IPS mode liquid crystal display device has a wide viewing angle of about 160 degrees, but has a disadvantage of low aperture ratio and low transmittance. Specifically, in the IPS mode liquid crystal display, the gap between the common electrode and the pixel electrode is formed to be wider than the gap between the upper and lower substrates in order to form an in-plane field, and the common electrode and the pixel electrode in order to obtain an electric field having an appropriate intensity. In the form of a strip having a constant width. An electric field substantially parallel to the substrate is formed between the pixel electrode and the common electrode in the IPS mode, but no electric field is formed in the liquid crystal on the pixel electrode having the width and the common electrodes. That is, the liquid crystal molecules on the pixel electrode and the common electrode are not driven and maintain their initial arrangement. Liquid crystals that maintain their initial state do not transmit light, which is a factor of lowering the aperture ratio and transmittance.

이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작되는 프린지 필드 스위칭(Fringe Field Switching: FFS) 타입의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소전극을 구비하고, 그 공통전극과 화소전극의 간격을 상하부 기판의 간격보다 좁게 형성하여 공통전극과 화소전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.In order to improve the disadvantage of the IPS mode liquid crystal display device, a fringe field switching (FFS) type liquid crystal display device operated by a fringe field has been proposed. A FFS type liquid crystal display device has a common electrode and a pixel electrode with an insulating film interposed therebetween in each pixel region, and the gap between the common electrode and the pixel electrode is formed to be smaller than the gap between the upper and lower substrates, thereby forming a parabola on the common electrode and the pixel electrode. Make a fringe field of the shape. By operating the liquid crystal molecules interposed between the upper and lower substrates by the fringe field, it is possible to obtain a result of improved aperture ratio and transmittance.

도 1은 종래의 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도이다.1 is a plan view illustrating a thin film transistor (TFT) substrate included in a conventional FFS type liquid crystal display device. FIG. 2 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 1 taken along the line II ′.

도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(1) 위에 게이트 절연막(11)을 사이에 두고 교차하는 게이트 배선(13) 및 데이터 배선(23)과, 그 교차부마다 형성된 박막 트랜지스터(7)를 구비한다. 그리고 박막 트랜지스터 기판은 게이트 배선(13) 및 데이터 배선(23)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(11)을 사이에 두고 형성된 화소전극(45)과 공통전극(55)이 구비된다. 여기서는, 화소전극(45)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(55)은 평행한 다수 개의 띠 모양으로 형성하였다. 그러나, 이러한 형태에 국한된 것은 아니다. 예를 들어, 공통전극이 화소전극보다 하부에 위치하는 경우에는 공통전극이 화소 영역에 대응하는 장방형 모양을 갖고, 화소전극이 평행한 다수 개의 띠 모양을 가질 수 있다.The thin film transistor substrate illustrated in FIGS. 1 and 2 includes a gate wiring 13 and a data wiring 23 crossing each other with a gate insulating film 11 interposed therebetween on a lower substrate 1, and a thin film transistor formed at each intersection thereof. 7). In the thin film transistor substrate, the pixel region is defined by the intersection structure of the gate wiring 13 and the data wiring 23. In this pixel area, the pixel electrode 45 and the common electrode 55 formed with the passivation layer 11 therebetween are formed to form a fringe field. Here, the pixel electrode 45 has a substantially rectangular shape corresponding to the pixel region, and the common electrode 55 is formed in a plurality of parallel strips. However, it is not limited to this form. For example, when the common electrode is located below the pixel electrode, the common electrode may have a rectangular shape corresponding to the pixel area, and the pixel electrodes may have a plurality of parallel band shapes.

공통전극(55)은 게이트 배선과 나란하게 배열된 공통 배선(53)과 접속된다. 공통전극(55)은 공통 배선(53)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The common electrode 55 is connected to the common wiring 53 arranged side by side with the gate wiring. The common electrode 55 is supplied with a reference voltage (or common voltage) for driving the liquid crystal through the common wire 53.

박막 트랜지스터(7)는 게이트 배선(13)의 게이트 신호에 응답하여 데이터 배선(23)의 화소 신호가 화소전극(45)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(7)는 게이트 배선(13)에서 분기한 게이트 전극(15), 데이터 배선(23)에서 분기된 소스 전극(25), 소스 전극(25)과 대향하며 화소전극(45)과 접속된 드레인 전극(35), 그리고 게이트 절연막(11) 위에서 게이트 전극(15)과 중첩하며 소스 전극(25)과 드레인 전극(35) 사이에 채널을 형성하는 반도체 층(37)을 포함한다. 반도체 층(37)과 소스 전극(25) 사이에 그리고 반도체 층(37)과 드레인 전극(35) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함하기도 한다.The thin film transistor 7 keeps the pixel signal of the data line 23 charged in the pixel electrode 45 in response to the gate signal of the gate line 13. To this end, the thin film transistor 7 faces the gate electrode 15 branched from the gate line 13, the source electrode 25 branched from the data line 23, and the source electrode 25 and faces the pixel electrode 45. And a drain electrode 35 connected to the gate electrode 11 and a semiconductor layer 37 overlapping the gate electrode 15 on the gate insulating layer 11 and forming a channel between the source electrode 25 and the drain electrode 35. An ohmic contact layer for ohmic contact may be further included between the semiconductor layer 37 and the source electrode 25 and between the semiconductor layer 37 and the drain electrode 35.

게이트 배선(13)의 일측 단부에는 외부로부터 게이트 신호를 인가 받기 위한 게이트 패드(17)를 포함한다. 게이트 패드(17)는 게이트 절연막(11)과 보호막(41)을 관통하는 게이트 패드 콘택홀(71)을 통해 게이트 패드 단자(19)와 접촉한다. 한편, 데이터 배선(23)의 일측 단부에는 외부로부터 화소 신호를 인가 받기 위한 데이터 패드(27)을 포함한다. 데이터 패드(27)는 보호막(41)을 관통하는 데이터 패드 콘택홀(73)을 통해 데이터 패드 단자(29)와 접촉한다.One end of the gate line 13 includes a gate pad 17 for receiving a gate signal from the outside. The gate pad 17 contacts the gate pad terminal 19 through the gate pad contact hole 71 passing through the gate insulating layer 11 and the passivation layer 41. On the other hand, one end of the data line 23 includes a data pad 27 for receiving a pixel signal from the outside. The data pad 27 contacts the data pad terminal 29 through the data pad contact hole 73 passing through the passivation layer 41.

화소전극(45)은 게이트 절연막(11) 위에서 드레인 전극(35)과 접속한다. 한편, 공통전극(55)은 화소전극(45)을 덮는 보호막(41)을 사이에 두고 화소전극(45)과 중첩되게 형성된다. 이와 같은 화소전극(45)과 공통전극(55) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The pixel electrode 45 is connected to the drain electrode 35 on the gate insulating film 11. The common electrode 55 is formed to overlap the pixel electrode 45 with the passivation layer 41 covering the pixel electrode 45 therebetween. An electric field is formed between the pixel electrode 45 and the common electrode 55 such that liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate rotate by dielectric anisotropy. In addition, the light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules to implement gray scale.

이하, 이와 같은 FFS 타입의 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 3a 내지 3f는, 도 1의 I-I'로 자른 단면도들로서, 종래 기술에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 공정을 나타낸다.Hereinafter, the process of manufacturing such a FFS type thin film transistor substrate is demonstrated. 3A to 3F are cross-sectional views taken along line II ′ of FIG. 1, and illustrate a process of manufacturing a FFS type thin film transistor substrate according to the prior art.

투명한 하부 기판(1) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(13), 게이트 배선(13)에서 분기하는 게이트 전극(15), 게이트 배선(13)의 일측 단부에 형성된 게이트 패드(17)를 포함한다. (도 3a)The gate metal is deposited on the transparent lower substrate 1. The gate metal is patterned to form a gate element by a first mask process. The gate element includes a gate wiring 13, a gate electrode 15 branching from the gate wiring 13, and a gate pad 17 formed at one end of the gate wiring 13. (FIG. 3A)

게이트 물질들이 형성된 기판(1) 위에, 게이트 절연막(11)을 전면 도포한다. 이어서, 반도체 물질을 연속으로 증착한다. 제2 마스크 공정으로, 반도체 물질을 패턴하여, 반도체 층(37)을 형성한다. 도면에 도시하지는 않았으나, 반도체 층(37)은 소스 전극과 드레인 전극 사이에 채널을 형성하는 활성층과, 소스 전극 및 드레인 전극들이 활성층과 오믹접촉을 하도록 하는 오믹 접촉층을 포함한다. (도 3b)On the substrate 1 on which the gate materials are formed, the gate insulating film 11 is entirely coated. Subsequently, the semiconductor material is deposited continuously. In the second mask process, the semiconductor material is patterned to form the semiconductor layer 37. Although not shown in the drawings, the semiconductor layer 37 includes an active layer forming a channel between the source electrode and the drain electrode, and an ohmic contact layer for allowing the source electrode and the drain electrodes to make ohmic contact with the active layer. (FIG. 3B)

반도체 층(37)이 형성된 기판(1) 위에 소스-드레인 금속을 증착한다. 제3 마스크 공정으로, 소스-드레인 금속을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(13)과 수직으로 교차하는 데이터 배선(23), 데이터 배선(23)의 일측 단부에 형성된 데이터 패드(27), 데이터 배선(23)에서 분기하고 반도체 층(37)의 일측변과 접촉하는 소스 전극(25), 그리고 반도체층(37)의 타측변과 접촉하고 소스 전극(25)와 대향하는 드레인 전극(35)를 포함한다. 특히, 소스 전극(25)과 드레인 전극(35)은 물리적으로 서로 분리되어있으나, 그 하부에서 게이트 절연막(11)을 사이에 두고 게이트 전극(15)과 중첩하는 반도체 층(37)을 통해 연결된 구조를 갖는다. (도 3c)A source-drain metal is deposited on the substrate 1 on which the semiconductor layer 37 is formed. In a third mask process, the source-drain metal is patterned to form the source-drain element. The source-drain element includes a data line 23 perpendicular to the gate line 13, a data pad 27 formed at one end of the data line 23, and a branch from the data line 23 and the semiconductor layer 37. A source electrode 25 in contact with one side of the substrate, and a drain electrode 35 in contact with the other side of the semiconductor layer 37 and facing the source electrode 25. In particular, the source electrode 25 and the drain electrode 35 are physically separated from each other, but are connected to each other through a semiconductor layer 37 overlapping the gate electrode 15 with the gate insulating layer 11 therebetween. Has (FIG. 3C)

소스-드레인 요소가 형성된 기판(1) 전면에 ITO(Indium Tin Oxide)와 같은 투명 도전 물질을 증착한다. 제4 마스크 공정으로, 투명 도전물질을 패턴하여 화소 전극(45)을 형성한다. 화소 전극(45)은 드레인 전극(35)의 일부를 덮으면서 접촉하도록 형성된다. 그리고, 화소 전극(45)은 게이트 배선(13)과 데이터 배선(23)이 교차하여 형성한 화소 영역 내에서 대략 장방형의 모양으로 형성하는 것이 바람직하다. (도 3d)A transparent conductive material such as indium tin oxide (ITO) is deposited on the entire surface of the substrate 1 on which the source-drain element is formed. In the fourth mask process, the transparent conductive material is patterned to form the pixel electrode 45. The pixel electrode 45 is formed to be in contact with a part of the drain electrode 35. The pixel electrode 45 is preferably formed in a substantially rectangular shape in the pixel region formed by the intersection of the gate wiring 13 and the data wiring 23. (FIG. 3D)

화소 전극(45)이 형성된 기판(1) 전면에 보호막(41)을 도포한다. 제5 마스크 공정으로, 보호막(41)을 패턴하여 데이터 패드(27) 일부를 노출하는 데이터 패드 콘택홀(73)을 형성한다. 이와 동시에, 보호막(41)과 게이트 절연막(11)을 패턴하여, 게이트 패드(17)의 일부를 노출하는 게이트 패드 콘택홀(71)을 형성한다. 여기서, 데이터 패드 콘택홀(73)이 형성된 후에, 게이트 절연막(11)에 대한 식각공정을 계속 진행하여 게이트 패드 콘택홀(71)을 형성한다. 따라서, 데이터 패드 콘택홀(73)을 통해 노출된 데이터 패드(27)는 게이트 패드 콘택홀(71)이 완성될 때까지 계속 식각 상태에 노출된다. 예를 들어, 보호막(41)과 게이트 절연막(11)에 유기절연물질을 사용하는 경우, 콘택홀들을 형성할 때 주로 건식 식각법을 사용한다. 이 때, 식각 반응 가스로는 SF6, O2, HCl 및 H 가스를 혼합해서 사용한다. 이럴 경우, 데이터 패드(27)가 식각 가스에 노출되는데, 소스-드레인 금속을 몰리브덴(Mo)와 같은 금속물질로 형성하는 경우, 게이트 절연막(11)을 식각하는 도중에 데이터 패드(27)도 함께 식각된다. 그 결과, 데이터 패드(27)는 거의 대부분이 식각되고, 식각 측면만 데이터 패드 콘택홀(73)에 노출된 상태가 된다. (도 3e)The protective film 41 is coated on the entire surface of the substrate 1 on which the pixel electrode 45 is formed. In a fifth mask process, the passivation layer 41 is patterned to form a data pad contact hole 73 exposing a portion of the data pad 27. At the same time, the protective film 41 and the gate insulating film 11 are patterned to form a gate pad contact hole 71 exposing a part of the gate pad 17. Here, after the data pad contact hole 73 is formed, the etching process of the gate insulating layer 11 is continued to form the gate pad contact hole 71. Therefore, the data pad 27 exposed through the data pad contact hole 73 is continuously exposed to the etched state until the gate pad contact hole 71 is completed. For example, when an organic insulating material is used for the protective film 41 and the gate insulating film 11, a dry etching method is mainly used to form contact holes. At this time, SF6, O2, HCl and H gas are mixed and used as an etching reaction gas. In this case, the data pad 27 is exposed to the etching gas. When the source-drain metal is formed of a metal material such as molybdenum (Mo), the data pad 27 is also etched while the gate insulating layer 11 is etched. do. As a result, almost all of the data pads 27 are etched, and only the etch side is exposed to the data pad contact hole 73. (FIG. 3E)

보호막(41) 위에 ITO와 같은 투명 도전물질을 다시 증착한다. 제6 마스크 공정으로, 투명 도전물질을 패턴하여, 공통 전극(55), 게이트 패드 단자(19) 및 데이터 패드 단자(29)를 형성한다. 공통 전극(55)은 보호막(41)을 사이에 두고 화소 전극(45)과 중첩하도록 형성한다. 특히, 일정 간격을 두고 평행하게 나열된 막대 모양으로 형성한다. 게이트 패드 단자(19)는 게이트 패드 콘택홀(71)을 통해 노출된 게이트 패드(17)와 접촉한다. 그리고, 데이터 패드 단자(29)는 데이터 패드 콘택홀(73)을 통해 노출된 데이터 패드(27)와 접촉한다. 특히, 데이터 패드(27)는 게이트 패드 콘택홀(71)을 형성하는 과정에서 모두 식각될 수 있다. 이 경우, 원형으로 표시한 확대 도면에서와 같이, 데이터 패드 단자(29)는 데이터 패드(27)의 식각된 측면하고만 접촉하는 구조를 가질 수 있다. (도 3f)A transparent conductive material such as ITO is again deposited on the protective film 41. In the sixth mask process, the transparent conductive material is patterned to form the common electrode 55, the gate pad terminal 19, and the data pad terminal 29. The common electrode 55 is formed to overlap the pixel electrode 45 with the passivation layer 41 therebetween. In particular, it is formed in the shape of rods arranged in parallel at regular intervals. The gate pad terminal 19 contacts the gate pad 17 exposed through the gate pad contact hole 71. The data pad terminal 29 contacts the exposed data pad 27 through the data pad contact hole 73. In particular, the data pads 27 may be etched in the process of forming the gate pad contact holes 71. In this case, as shown in the enlarged view of the circle, the data pad terminal 29 may have a structure in contact only with the etched side of the data pad 27. (Figure 3f)

이후, 도면으로 도시하지 않았으나, 화소전극(55)과 공통전극(55)이 형성된 박막트랜지스터 기판은 배향막 공정 챔버로 이송하여, 배향막을 도포한다. 그리고 액정층을 도포하고 칼라 필터 기판과 합착하여 액정표시패널을 완성한다.Subsequently, although not illustrated in the drawing, the thin film transistor substrate on which the pixel electrode 55 and the common electrode 55 are formed is transferred to the alignment layer process chamber to apply the alignment layer. The liquid crystal layer is coated and bonded to the color filter substrate to complete the liquid crystal display panel.

이와 같이 FFS 방식의 액정표시장치에 사용하는 박막트랜지스터 기판을 제조하는데 6번의 마스크 공정을 사용한다. 마스크 공정이 많을수록 제조 공정이 복잡해지고, 불량 발생 가능성도 높아진다. 따라서, 액정표시장치에서 구성 요소를 가장 많이 포함하고 있는 박막트랜지스터 기판을 제조하는 공정을 단순화하는 것이 중요한 문제가 되고 있다.As such, six mask processes are used to fabricate the thin film transistor substrate used in the FFS type liquid crystal display device. The more the mask process, the more complicated the manufacturing process and the higher the possibility of defects. Therefore, it has become an important problem to simplify the process of manufacturing a thin film transistor substrate containing the most components in the liquid crystal display device.

또한, 원형으로 표시한 확대 도면에서와 같이, 데이터 패드 단자가 데이터 패드의 식각 측벽과 접촉하는 구조를 갖는 경우, 전기적 문제가 발생할 가능성이 크다. 특히, FFS 타입의 액정표시패널이 갖는 특성으로 인해 모바일 제품군에 주로 적용되는데, 모바일 제품군의 기본 요구조건인 저전력 구동 모드에서는 데이터 패드부의 접촉면적이 제한 됨으로 인해 전기적 특성에 문제가 발생할 소지가 많다.
In addition, as in the enlarged drawing shown in a circle, when the data pad terminal has a structure in contact with the etch sidewall of the data pad, there is a high possibility of an electrical problem. In particular, due to the characteristics of the FFS type liquid crystal display panel, it is mainly applied to the mobile product line. In the low power driving mode, which is a basic requirement of the mobile product line, the contact area of the data pad part is limited, and thus there are many problems in electrical characteristics.

본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 프린지 필드 스위칭 방식의 박막트랜지스터 기판을 5 마스크 공정으로 제조하는 방법 및 그 방법에 의한 프린지 필드 스위칭 방식의 박막트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 프린지 필드 스위칭 방식의 박막트랜지스터 기판을 5 마스크 공정으로 제조하면서, 소스-드레인 금속층과 패드 단자 또는 소스-드레인 금속층과 연결 단자 사이에서 접촉면적을 확보하는 5 마스크 공정 제조 방법 및 그 제조 방법에 의한 박막트랜지스터 기판을 제공하는 데 있다.Disclosure of Invention An object of the present invention is to overcome the above problems, and to provide a method of manufacturing a fringe field switching thin film transistor substrate in a 5-mask process and a fringe field switching thin film transistor substrate by the method. Another object of the present invention is to manufacture a fringe field switching thin film transistor substrate in a five-mask process, while securing a contact area between the source-drain metal layer and the pad terminal or the source-drain metal layer and the connection terminal. And to provide a thin film transistor substrate by the manufacturing method.

상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 박막트랜지스터 기판은, 기판; 상기 기판 위에 형성된 게이트 요소; 상기 게이트 요소를 덮는 게이트 절연막; 상기 게이트 절연막 위에서 소스-드레인 물질 및 보조 도전층이 순차적으로 적층된 소스-드레인 요소; 상기 소스-드레인 요소를 덮는 보호막; 상기 보호막을 관통하여, 상기 게이트 요소의 상부 표면 일부 및 상기 소스-드레인 요소의 상부 표면 일부를 노출하는 콘택홀 요소; 그리고 상기 보호막 위에서 상기 게이트 요소 및 상기 소스-드레인 요소의 상부 표면과 접촉하는 단자 요소를 포함한다.In order to achieve the object of the present invention, a thin film transistor substrate according to the present invention, the substrate; A gate element formed over said substrate; A gate insulating film covering the gate element; A source-drain element in which a source-drain material and an auxiliary conductive layer are sequentially stacked on the gate insulating layer; A protective film covering the source-drain element; A contact hole element penetrating the passivation layer and exposing a portion of the upper surface of the gate element and a portion of the upper surface of the source-drain element; And a terminal element in contact with the top surface of the gate element and the source-drain element over the passivation layer.

상기 게이트 요소는, 게이트 배선, 상기 게이트 배선의 일측 단부에 형성된 게이트 패드, 그리고 상기 게이트 배선에서 분기된 게이트 전극을 포함하고; 상기 소스-드레인 요소는, 상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선의 일측 단부에 형성된 데이터 패드, 상기 데이터 패드 위에 적층된 보조 데이터 패드, 상기 데이터 배선에서 분기되고 상기 게이트 전극의 일측부와 중첩하는 소스 전극, 그리고 상기 소스 전극과 대향하며 상기 게이트 전극의 타측부와 중첩하는 드레인 전극을 포함하고; 상기 콘택홀 요소는, 상기 보호막 및 상기 게이트 절연막을 관통하여 상기 게이트 패드를 노출하는 게이트 패드 콘택홀, 그리고 상기 보호막을 관통하여 상기 보조 데이터 패드를 노출하는 데이터 패드 콘택홀을 포함하고; 상기 단자요소는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드의 상부 표면과 면 접촉을 하는 게이트 패드 단자, 그리고 상기 데이터 패드 콘택홀을 통해 상기 보조 데이터 패드의 상부 표면과 면 접촉을 하는 데이터 패드 단자를 포함하는 것을 특징으로 한다.The gate element includes a gate wiring, a gate pad formed at one end of the gate wiring, and a gate electrode branched from the gate wiring; The source-drain element may include a data line orthogonal to the gate line, a data pad formed at one end of the data line, an auxiliary data pad stacked on the data pad, and branched from the data line and at one side of the gate electrode. An overlapping source electrode and a drain electrode facing the source electrode and overlapping the other side of the gate electrode; The contact hole element includes a gate pad contact hole penetrating the passivation layer and the gate insulating layer to expose the gate pad, and a data pad contact hole penetrating the passivation layer to expose the auxiliary data pad; The terminal element may include a gate pad terminal in surface contact with an upper surface of the gate pad through the gate pad contact hole, and a data pad terminal in surface contact with an upper surface of the auxiliary data pad through the data pad contact hole. Characterized in that it comprises a.

또한, 본 발명에 의한 프린지 필드 스위칭 방식의 박막 트랜지스터 기판은, 기판; 상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하며 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 게이트 배선의 일측 단부에 형성된 게이트 패드 및 상기 데이터 배선의 일측 단부에 형성된 데이터 패드; 상기 게이트 배선과 상기 데이터 배선이 교차하는 부분에 형성된 박막 트랜지스터; 상기 박막 트랜지스터와 접촉하며 상기 게이트 절연막 위에 형성된 화소전극, 그리고 상기 데이터 패드 상부 표면을 덮는 보조 도전층; 상기 보조 도전층 및 상기 화소 전극을 덮는 보호막; 상기 보호막을 관통하여 상기 보조 도전층 일부를 노출하는 데이터 패드 콘택홀, 그리고 상기 보호막과 상기 게이트 절연막을 관통하여 상기 게이트 패드 일부를 노출하는 게이트 패드 콘택홀; 그리고 상기 보호막 위에서, 상기 화소전극과 중첩하면서 서로 일정 간격 떨어져 평행 배열된 다수 개의 공통 전극, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자, 그리고 상기 데이터 패드 콘택홀을 통해 상기 보조 도전층의 상부면과 접촉하는 데이터 패드 단자를 포함한다.Further, the thin film transistor substrate of the fringe field switching method according to the present invention, the substrate; A gate wiring and a data wiring on the substrate, the gate wiring and the data wiring being perpendicular to each other with a gate insulating layer therebetween and defining a pixel region; A gate pad formed at one end of the gate line and a data pad formed at one end of the data line; A thin film transistor formed at a portion where the gate line and the data line cross each other; An auxiliary conductive layer in contact with the thin film transistor and covering the pixel electrode formed on the gate insulating layer and the upper surface of the data pad; A passivation layer covering the auxiliary conductive layer and the pixel electrode; A data pad contact hole penetrating the passivation layer to expose a portion of the auxiliary conductive layer, and a gate pad contact hole penetrating the passivation layer and the gate insulating layer to expose a portion of the gate pad; And a plurality of common electrodes on the passivation layer, the plurality of common electrodes parallel to the pixel electrode and spaced apart from each other, the gate pad terminals contacting the gate pads through the gate pad contact holes, and the auxiliary pads through the data pad contact holes. And a data pad terminal in contact with the top surface of the conductive layer.

상기 박막 트랜지스터는, 상기 게이트 배선에서 분기된 게이트 전극; 상기 게이트 배선 및 상기 게이트 전극을 덮는 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩되는 반도체 층; 상기 게이트 절연막 위에 형성되며, 상기 데이터 배선에서 분기하여 상기 반도체 층의 일측면과 접촉하는 소스 전극, 그리고 상기 데이터 배선과 소스 전극 하부에 동일한 형상으로 형성되며 상기 반도체 층에서 연장된 더미 소스; 그리고 상기 반도체 층의 타측면과 접촉하며 상기 소스 전극과 대향하는 드레인 전극, 그리고 상기 반도체 층에서 연장되어 상기 드레인 전극 하부에 형성된 더미 드레인을 포함하는 것을 특징으로 한다.The thin film transistor may include a gate electrode branched from the gate line; A semiconductor layer overlapping the gate electrode on the gate insulating layer covering the gate wiring and the gate electrode; A source electrode formed on the gate insulating layer and branching from the data line to be in contact with one side of the semiconductor layer, and a dummy source formed in the same shape under the data line and the source electrode and extending from the semiconductor layer; And a drain electrode in contact with the other side of the semiconductor layer and facing the source electrode, and a dummy drain extending from the semiconductor layer and formed under the drain electrode.

또한, 본 발명에 의한 프린지 필드 스위칭 방식의 박막트랜지스터 기판제조 방법은, 기판 위에 게이트 물질을 증착하고 패턴하여 게이트 요소를 형성하는 제1 마스크 공정; 상기 게이트 요소를 덮는 게이트 절연막, 반도체 물질, 및 소스-드레인 물질을 연속으로 증착하고, 상기 반도체 물질과 상기 소스-드레인 물질을 패턴하여 소스-드레인 요소를 형성하는 제2 마스크 공정; 상기 소스-드레인 요소 위에 제1 투명 도전물질을 증착하고 패턴하여, 상기 소스-드레인 물질과 면 접촉하는 전극요소를 형성하는 제3 마스크 공정; 상기 전극요소 위에 보호막을 증착하고 패턴하여, 상기 게이트 요소의 상부 표면 일부 및 상기 전극 요소의 상부 표면 일부를 노출하는 콘택홀 요소를 형성하는 제4 마스크 공정; 그리고 상기 보호막 위에 제2 투명 도전물질을 증착하고 패턴하여, 상기 게이트 요소 및 상기 전극 요소의 상부 표면과 접촉하는 단자 요소를 형성하는 제5 마스크 공정을 포함한다.In addition, the method of manufacturing a fringe field switching thin film transistor substrate according to the present invention includes a first mask process for forming a gate element by depositing and patterning a gate material on the substrate; A second mask process of sequentially depositing a gate insulating film, a semiconductor material, and a source-drain material covering the gate element, and patterning the semiconductor material and the source-drain material to form a source-drain element; A third mask process of depositing and patterning a first transparent conductive material over the source-drain element to form an electrode element in surface contact with the source-drain material; A fourth mask process of depositing and patterning a protective film on the electrode element to form a contact hole element exposing a portion of the upper surface of the gate element and a portion of the upper surface of the electrode element; And a fifth mask process of depositing and patterning a second transparent conductive material on the passivation layer to form a terminal element in contact with the top surface of the gate element and the electrode element.

상기 제1 마스크 공정의 상기 게이트 요소는, 게이트 배선, 상기 게이트 배선의 일측 단부에 형성된 게이트 패드, 그리고 상기 게이트 배선에서 분기된 게이트 전극을 포함하고; 상기 제2 마스크 공정의 상기 소스-드레인 요소는, 상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선의 일측 단부에 형성된 데이터 패드, 상기 데이터 배선에서 분기되고 상기 게이트 전극의 일측부와 중첩하는 소스 전극, 그리고 상기 소스 전극과 대향하며 상기 게이트 전극의 타측부와 중첩하는 드레인 전극을 포함하고; 상기 제3 마스크 공정의 상기 전극 요소는, 상기 드레인 전극과 접촉하는 화소전극, 그리고 상기 데이터 패드와 면 접촉하면서 상부 표면을 덮는 보조 데이터 패드를 포함하고; 상기 제4 마스크 공정의 상기 콘택홀 요소는, 상기 보호막 및 상기 게이트 절연막을 관통하여 상기 게이트 패드의 상부 표면 일부를 노출하는 게이트 패드 콘택홀, 그리고 상기 보호막을 관통하여 상기 데이터 패드를 덮는 상기 보조 데이터 패드의 상부 표면 일부를 노출하는 데이터 패드 콘택홀을 포함하고; 상기 제5 마스크 공정의 상기 단자 요소는, 상기 게이트 패드의 상부 표면과 면 접촉을 하는 게이트 패드 단자, 그리고 상기 데이터 패드와 면 접촉을 하는 상기 보조 데이터 패드의 상부 표면과 면접촉을 하는 데이터 패드 단자를 포함하는 것을 특징으로 한다.The gate element of the first mask process includes a gate wiring, a gate pad formed at one end of the gate wiring, and a gate electrode branched from the gate wiring; The source-drain element of the second mask process may include a data line orthogonal to the gate line, a data pad formed at one end of the data line, a source electrode branched from the data line and overlapping with one side of the gate electrode. And a drain electrode facing the source electrode and overlapping the other side of the gate electrode; The electrode element of the third mask process includes a pixel electrode in contact with the drain electrode and an auxiliary data pad covering an upper surface while in surface contact with the data pad; The contact hole element of the fourth mask process may include a gate pad contact hole penetrating the passivation layer and the gate insulating layer to expose a portion of an upper surface of the gate pad, and the auxiliary data penetrating the passivation layer to cover the data pad. A data pad contact hole exposing a portion of an upper surface of the pad; The terminal element of the fifth mask process includes a gate pad terminal in surface contact with an upper surface of the gate pad and a data pad terminal in surface contact with an upper surface of the auxiliary data pad in surface contact with the data pad. Characterized in that it comprises a.

본 발명에 의한 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 및 그 제조 방법은 데이터 패드를 형성한 후 화소 전극을 형성하는 과정에서 데이터 패드를 덮는 보조 데이터 패드를 더 형성하였다. 그 결과, 데이터 패드를 덮는 보호막을 패턴하여 데이터 패드 콘택홀을 형성한 후, 계속 식각하여 게이트 절연막을 패턴하여 게이트 패드 콘택홀을 형성하는 과정에서 식각액에 의해 데이터 패드가 식각되는 것을 방지할 수 있다. 따라서, 보조 데이터 패드의 상부 표면이 데이터 패드 콘택홀에 의해 노출되고, 데이터 패드 단자가 보조 데이터 패드의 노출된 상부 표면과 접촉한다. 그 결과, 데이터 패드부에서는 데이터 패드와 데이터 패드 단자 사이에 충분한 면접촉을 유지하여, 접촉 저항을 낮추는 효과가 있다. 즉, 본 발명은, 저전력 구동을 필요로 하는 경우에도, 패드부에서 접촉 저항을 줄여 전기적 신호 전달에 문제가 발생하지 않는 양호한 액정표시장치를 제고할 수 있다.In the fringe field switching thin film transistor substrate and the method of manufacturing the same, the auxiliary data pad covering the data pad is further formed in the process of forming the pixel electrode after forming the data pad. As a result, the data pad may be prevented from being etched by the etchant during the process of forming the data pad contact hole by patterning the passivation layer covering the data pad, and subsequently etching the patterned gate insulating layer to form the gate pad contact hole. . Thus, the top surface of the auxiliary data pad is exposed by the data pad contact hole, and the data pad terminal contacts the exposed top surface of the auxiliary data pad. As a result, in the data pad section, sufficient surface contact is maintained between the data pad and the data pad terminal, thereby reducing the contact resistance. That is, according to the present invention, even when low power driving is required, it is possible to improve a good liquid crystal display device in which a contact resistance is not reduced in the pad part so that a problem does not occur in electrical signal transmission.

도 1은 종래의 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3a 내지 3f는 종래 기술에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 공정을 나타내는, 도 1의 I-I'로 자른 단면도들.
도 4는 본 발명의 실시 예에 의한 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 5a 내지 도 5f는 본 발명의 실시 예에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 공정을 나타내는 도 4의 II-II'로 자른 단면도들.
도 6은 종래 기술에 의한 박막 트랜지스터 기판에서 게이트 층과 소스-드레인 층을 연결하는 점핑 구조를 나타내는 단면도.
도 7은 본 발명에 의한 박막 트랜지스터 기판에서 게이트 층과 소스-드레인 층을 연결하는 점핑 구조를 나타내는 단면도.
도 8은 본 발명에 의한 박막 트랜지스터 기판에서 소스-드레인 층이 일부 식각된 상태에서 게이트 층과 소스-드레인 층을 연결하는 점핑 구조를 나타내는 단면도.1 is a plan view showing a thin film transistor substrate included in a conventional FFS type liquid crystal display device.
FIG. 2 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 1 taken along the line II ′.
3A to 3F are cross-sectional views taken along line II ′ of FIG. 1, illustrating a process of manufacturing a FFS type thin film transistor substrate according to the prior art.
4 is a plan view illustrating a thin film transistor substrate included in an FFS type liquid crystal display according to an exemplary embodiment of the present invention.
5A to 5F are cross-sectional views taken along line II-II 'of FIG. 4 illustrating a process of manufacturing a FFS type thin film transistor substrate according to an embodiment of the present invention.
6 is a cross-sectional view illustrating a jumping structure connecting a gate layer and a source-drain layer in a thin film transistor substrate according to the related art.
7 is a cross-sectional view showing a jumping structure connecting a gate layer and a source-drain layer in a thin film transistor substrate according to the present invention.
8 is a cross-sectional view illustrating a jumping structure connecting a gate layer and a source-drain layer in a state in which a source-drain layer is partially etched in the thin film transistor substrate according to the present invention.

이하, 첨부한 도면들, 도 4 내지 도 8을 참조하여, 본 발명의 바람직한 실시 예들에 대하여 설명한다. 도 4는 본 발명의 첫 번째 실시 예에 의한 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도이다. 도 5a 내지 도 5f는 본 발명의 첫 번째 실시 예에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings and FIGS. 4 to 8. 4 is a plan view illustrating a thin film transistor substrate included in an FFS type liquid crystal display according to a first embodiment of the present invention. 5A to 5F are cross-sectional views illustrating a process of manufacturing a FFS type thin film transistor substrate according to a first embodiment of the present invention.

도 4를 참조하면, 본 발명의 첫 번째 실시 예에 의한 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판은 평면도 상에서는 도 1에 도시한 종래 기술에 의한 박막 트랜지스터 기판과 큰 차이가 없다. 본 발명은 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판을 제조함에 있어서, 마스크 공정 수를 줄인 것에 중점을 두었으므로, 단면도에서 그 차이를 용이하게 발견할 수 있다.Referring to FIG. 4, the thin film transistor substrate included in the FFS type liquid crystal display according to the first embodiment of the present invention is not significantly different from the thin film transistor substrate according to the prior art illustrated in FIG. 1 in plan view. Since the present invention focuses on reducing the number of mask processes in manufacturing a thin film transistor substrate included in an FFS type liquid crystal display device, the difference can be easily found in the cross-sectional view.

따라서, 도 4와 도 5a 내지 도 5f를 참조하여, 본 발명의 첫 번째 실시 예에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 방법을 중심으로 살펴보도록 한다. 도 5a 내지 도 5f는 도 4의 절취선 II-II'로 자른 단면을 나타낸다.Therefore, referring to FIGS. 4 and 5A to 5F, the method of manufacturing the FFS type thin film transistor substrate according to the first embodiment of the present invention will be described. 5A to 5F are cross-sectional views taken along the line II-II ′ of FIG. 4.

기판(SUB) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로, 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(GL), 게이트 배선(GL)에서 분기하는 게이트 전극(G), 그리고 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)들을 포함한다. (도 5a)The gate metal is deposited on the substrate SUB. In a first mask process, the gate metal is patterned to form a gate element. The gate element includes a gate line GL, a gate electrode G branching from the gate line GL, and gate pads GP formed at one end of the gate line GL. (FIG. 5A)

게이트 요소가 형성된 기판(SUB) 위에 게이트 절연막(GI)을 전면 도포한다. 이어서, 반도체 물질(AM)과 소스-드레인 금속(SDM)을 연속으로 증착한다. 제2 마스크 공정으로, 반도체 물질(AM) 및 소스-드레인 금속(SDM)을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(GL)과 수직으로 교차하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하고 게이트 전극(G)의 일측변과 중첩하는 소스 전극(S), 그리고 게이트 전극(G)의 타측변과 중첩하고 소스 전극(S)과 대향하는 드레인 전극(D)을 포함한다. 특히, 소스 전극(S)과 드레인 전극(D)은 물리적으로 서로 분리되어 있으나, 그 하부에서 게이트 절연막(G)를 사이에 두고 게이트 전극(G)과 중첩하는 반도체 층(A)을 통해 연결된 구조를 갖는다. 소스 전극(S)과 드레인 전극(D) 사이의 소스-드레인 금속을 제거하되, 그 하부의 반도체 물질은 남겨두어야 하므로, 하프-톤 마스크(HTM)를 사용한다.The gate insulating film GI is entirely coated on the substrate SUB on which the gate element is formed. Subsequently, the semiconductor material AM and the source-drain metal SDM are deposited successively. In a second mask process, the semiconductor material AM and the source-drain metal SDM are patterned to form source-drain elements. The source-drain element includes a data line DL perpendicular to the gate line GL, a data pad DP formed at one end of the data line DL, and a branch from the data line DL and the gate electrode G. A source electrode S overlapping with one side of and a drain electrode D overlapping with the other side of the gate electrode G and facing the source electrode S are included. In particular, the source electrode S and the drain electrode D are physically separated from each other, but are connected to each other through the semiconductor layer A overlapping the gate electrode G with the gate insulating layer G therebetween. Has The half-tone mask HTM is used because the source-drain metal between the source electrode S and the drain electrode D is removed, but the semiconductor material below it is to be left.

하프톤 마스크(HTM)는 도 5b에서 도시한 바와 같이, 자외선을 완전히 차단하는 블랙 부분(BT)과 자외선을 온전히 통과시키는 화이트 부분(WT), 그리고 자외선을 일부만 통과 시키는 회색조인 하프톤(HT) 부분을 포함한다. 이와 같은 하프톤 마스크(HTM)를 사용하여 포토레지스트(PR)을 패턴하면, 화이트 부분(WT)에는 포토레지스트를 완전히 없앨 수 있고, 블랙 부분(BT)는 포토레지스트(PR)가 그대로 남는다. 반면에, 하프톤(HT) 부분에는 얇은 두께를 갖는 포토레지스트(PR)가 남는다. (도 5b)As shown in FIG. 5B, the halftone mask HTM includes a black portion BT that completely blocks ultraviolet rays, a white portion WT that completely passes ultraviolet rays, and a gray tone halftone HT that passes only a portion of ultraviolet rays. Include the part. When the photoresist PR is patterned using such a halftone mask HTM, the photoresist can be completely removed from the white portion WT, and the photoresist PR remains in the black portion BT. On the other hand, the photoresist PR having a thin thickness remains on the halftone HT portion. (FIG. 5B)

이와 같이 현상된 포토레지스트(PR)를 이용하여, 반도체 물질(AM)과 소스-드레인 금속(SDM)을 동시에 패턴한다. 그러면, 화이트 부분(WT)에 대응하는 부분의 반도체 물질(AM)과 소스-드레인 금속(SDM)은 모두 식각되고, 블랙 부분(BT)에 대응하는 부분의 반도체 물질(AM)과 소스-드레인 금속(SDM)은 그대로 남는다. 한편, 하프톤(HT) 부분은 얇은 포토레지스트(PR)와 소스-드레인 금속(SDM)이 제거되는 반면, 반도체 물질(AM)은 제거되지 않고 남는다.Using the photoresist PR developed as described above, the semiconductor material AM and the source-drain metal SDM are simultaneously patterned. Then, both the semiconductor material AM and the source-drain metal SDM of the portion corresponding to the white portion WT are etched, and the semiconductor material AM and the source-drain metal of the portion corresponding to the black portion BT are etched. (SDM) remains the same. On the other hand, the halftone (HT) portion of the thin photoresist (PR) and the source-drain metal (SDM) is removed, while the semiconductor material (AM) is left without being removed.

즉, 소스 전극(S)과 드레인 전극(D) 사이의 반도체 물질(AM)은 반도체 층(A)으로 채널을 형성한다. 한편, 소스 전극(S) 및 데이터 배선(DL) 하부에 남는 반도체 물질(AM)은 더미 소스(DS)로 남는다. 마찬가지로, 드레인 전극(D) 하부에도 반도체 물질(AM)로 이루어진 더미 드레인(DD)이 남는다. 그리고, 데이터 패드(DP) 하부에도 더미 데이터 패드(DDP)가 남는다. 즉, 드레인 전극(D)의 가장자리는 더미 드레인(DD)의 가장자리와 거의 일치하여 패턴된 형상을 갖는다. (도 5c)That is, the semiconductor material AM between the source electrode S and the drain electrode D forms a channel with the semiconductor layer A. FIG. Meanwhile, the semiconductor material AM remaining under the source electrode S and the data line DL remains as the dummy source DS. Similarly, a dummy drain DD made of a semiconductor material AM remains under the drain electrode D. The dummy data pad DDP remains under the data pad DP. That is, the edge of the drain electrode D has a patterned shape substantially coincident with the edge of the dummy drain DD. (FIG. 5C)

소스-드레인 요소들이 형성된 기판(SUB) 전면에 ITO와 같은 투명 도전물질을 증착한다. 제3 마스크 공정으로 투명 도전물질을 패턴하여, 게이트 절연막(GI) 위의 화소 영역 내에 화소전극(PXL)을 형성한다. 화소전극(PXL)은 드레인 전극의 일부를 덮으면서 접촉하도록 형성된다. 그리고, 화소 전극(PXL)은 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 형성한 화소 영역 내에서 대략 장방형의 모양으로 형성하는 것이 바람직하다. 이와 동시에, 데이터 패드(DP) 위에 보조 데이터 패드(ADP)를 형성한다. 특히, 보조 데이터 패드(ADP)는 데이터 패드(DP)와 더미 데이터 패드(DDP)를 완전히 덮는 형상으로 형성하는 것이 바람직하다. (도 5d)A transparent conductive material such as ITO is deposited on the substrate SUB on which the source-drain elements are formed. The transparent conductive material is patterned by the third mask process to form the pixel electrode PXL in the pixel region on the gate insulating layer GI. The pixel electrode PXL is formed in contact with a portion of the drain electrode. The pixel electrode PXL is preferably formed in a substantially rectangular shape in a pixel region formed by crossing the gate line GL and the data line DL. At the same time, the auxiliary data pad ADP is formed on the data pad DP. In particular, the auxiliary data pad ADP is preferably formed to completely cover the data pad DP and the dummy data pad DDP. (FIG. 5D)

화소 전극(PXL)이 형성된 기판(SUB) 전면에 보호막(PAS)을 도포한다. 제4 마스크 공정으로, 보호막(PAS)을 패턴하여 보조 데이터 패드(ADP) 일부를 노출하는 데이터 패드 콘택홀(DPCH)을 형성한다. 이와 동시에, 보호막(PAS)과 게이트 절연막(GI)을 패턴하여, 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀(GPCH)을 형성한다.The passivation layer PAS is coated on the entire surface of the substrate SUB on which the pixel electrode PXL is formed. In the fourth mask process, the passivation layer PAS is patterned to form a data pad contact hole DPCH exposing a part of the auxiliary data pad ADP. At the same time, the passivation film PAS and the gate insulating film GI are patterned to form a gate pad contact hole GPCH exposing a part of the gate pad GP.

여기서, 데이터 패드 콘택홀(DPCH)이 형성된 후에, 게이트 절연막(GI)에 대한 식각공정을 계속 진행하여 게이트 패드 콘택홀(GPCH)을 형성한다. 따라서, 데이터 패드 콘택홀(DPCH)을 통해 노출된 보조 데이터 패드(ADP)는 게이트 패드 콘택홀(GPCH)이 완성될 때까지 계속 식각 상태에 노출된다. 그러나, 보조 데이터 패드(ADP)를 이루는 투명 도전물질인 ITO는 절연막을 식각하는 식각액에 대해서 소스-드레인 금속보다도 더 강한 내식각성을 갖고 있다. 따라서, 게이트 절연막(GI)을 식각하는 도중에도 식각되지 않는다. 예를 들어, 건식 식각법을 사용할 경우 식각 반응 가스로는 SF6, O2, HCl 및 H 가스를 혼합해서 사용한다. 패드부를 보면, 몰리브덴을 포함하는 소스-드레인 물질로 만들어진 데이터 패드(DP)를 ITO를 포함하는 보조 데이터 패드(ADP)가 보호하고 있다. 몰리브덴은 식각 반응 가스인 SF6, O2, HCl 및 H의 혼합 가스에 대해 쉽게 반응하여 식각되지만, ITO는 내 식성이 강해서 게이트 절연막(GI)를 식각하는 동안 보조 데이터 패드(ADP)가 데이터 패드(DP)를 보호할 수 있다.After the data pad contact hole DPCH is formed, the etching process for the gate insulating layer GI is continued to form the gate pad contact hole GPCH. Therefore, the auxiliary data pad ADP exposed through the data pad contact hole DPCH is continuously exposed to the etched state until the gate pad contact hole GPCH is completed. However, ITO, which is a transparent conductive material constituting the auxiliary data pad ADP, has stronger etching resistance than the source-drain metal with respect to the etching liquid for etching the insulating film. Therefore, the etching is not performed even during the etching of the gate insulating film GI. For example, when dry etching is used, SF6, O2, HCl, and H gas are mixed and used as an etching reaction gas. In the pad portion, the auxiliary data pad ADP containing ITO protects the data pad DP made of a source-drain material containing molybdenum. Molybdenum is easily reacted and etched by a mixture of etch reactant gases SF6, O2, HCl and H, but ITO has high corrosion resistance so that the auxiliary data pad (ADP) can be used as a data pad (DP) while etching the gate insulating layer (GI). ) Can be protected.

또한, 습식 식각을 사용하여 무기 혹은 유기 물질을 포함하는 보호막(PAS) 및 게이트 절연막(GI)을 패턴할 때도, 식각액의 조성을 조절하여 ITO를 포함하는 보조 데이터 패드(ADP)가 데이터 패드(DP)를 보호하도록 할 수 있다. FFS 타입의 경우와 같이, 보호막(PAS)의 두께가 6000Å 정도로 이어서 보호막(PAS) 식각 속도를 높이기 위해 강산성 식각액을 사용하더라도, 보조 데이터 패드(ADP)는 충분한 내식성을 갖도록 식각액의 조성을 조절할 수 있다. 그 결과, 보조 데이터 패드(ADP)는 데이터 패드(DP) 및 더미 데이터 패드(DDP)를 온전히 보호한 상태를 유지하여, 보조 데이터 패드(ADP)의 상부 표면이 데이터 패드 콘택홀(73)에 노출된다.(도 5e)In addition, even when wet etching is used to pattern the passivation layer (PAS) and the gate insulating layer (GI) including an inorganic or organic material, the auxiliary data pad (ADP) including ITO is controlled by adjusting the composition of the etching solution. Can be protected. As in the case of the FFS type, even if the thickness of the passivation layer (PAS) is about 6000 GPa, and the strong acid etching solution is used to increase the passivation layer (PAS) etching rate, the auxiliary data pad (ADP) can adjust the composition of the etching solution to have sufficient corrosion resistance. As a result, the auxiliary data pad ADP maintains the state in which the data pad DP and the dummy data pad DDP are completely protected so that the upper surface of the auxiliary data pad ADP is exposed to the data pad contact hole 73. (FIG. 5E)

보호막(PAS) 위에 ITO와 같은 투명 도전물질을 다시 증착한다. 제5 마스크 공정으로, 투명 도전물질을 패턴하여, 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL), 공통 배선(CL)에서 분기하는 공통 전극(COM), 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 형성한다. 공통 전극(COM)은 보호막(PAS)을 사이에 두고 화소 전극(PXL)과 중첩하도록 형성한다. 특히, 일정 간격을 두고 평행하게 나열된 막대 모양으로 형성한다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPCH)을 통해 노출된 게이트 패드(GP)와 접촉한다. 그리고, 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPCH)을 통해 노출된 데이터 패드(DP)와 접촉한다. (도 5f)A transparent conductive material such as ITO is again deposited on the passivation layer (PAS). In a fifth mask process, the common conductive layer CL is patterned and parallel to the gate wiring GL, the common electrode COM branching from the common wiring CL, the gate pad terminal GPT, and the like. The data pad terminal DPT is formed. The common electrode COM is formed to overlap the pixel electrode PXL with the passivation layer PAS therebetween. In particular, it is formed in the shape of rods arranged in parallel at regular intervals. The gate pad terminal GPT contacts the exposed gate pad GP through the gate pad contact hole GPCH. The data pad terminal DPT contacts the exposed data pad DP through the data pad contact hole DPCH. (FIG. 5F)

본 실시 예에서는 공통 배선(CL)을 공통 전극(COM)과 동일한 물질로 동일한 층에 형성하였다. 그러나, 편의에 따라서는 공통 배선(CL)을 게이트 요소와 동일한 물질 및 동일한 층에 형성할 수도 있다. 이 경우에는 게이트 패드 콘택홀(GPCH)을 형성할 때 공통 배선(CL)의 일부를 노출하는 공통 콘택홀을 더 형성하고, 공통 전극(COM)이 공통 콘택홀을 통해 공통 배선(CL)과 연결되도록 형성할 수 있다.In this embodiment, the common wiring CL is formed on the same layer of the same material as the common electrode COM. However, for convenience, the common wiring CL may be formed on the same material and the same layer as the gate element. In this case, when forming the gate pad contact hole GPCH, a common contact hole exposing a part of the common wire CL is further formed, and the common electrode COM is connected to the common wire CL through the common contact hole. It may be formed to.

본 발명의 실시 예에 의한 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판 제조 방법은 하프톤 마스크를 사용하여 마스크 공정 수를 줄일 수 있다. 더욱이, 소스-드레인 층에 형성되는 데이터 패드를 화소 전극을 형성할 때, 보조 데이터 패드로 보호한다. 보조 데이터 패드는 데이터 패드를 노출하는 콘택홀을 형성하는 식각액에 대한 충분한 내식성을 가지므로, 콘택홀을 통해 보조 데이터 패드의 상부 면이 노출된 상태를 유지한다. 따라서, 최종 패드 단자가 콘택홀을 통해 보조 데이터 패드의 상부 표면과 면 접촉을 유지할 수 있다. 이로써, 데이터 패드와 데이터 패드 단자 사이에 접촉 저항이 낮아지며, 전기 신호 인가시 과부하나 전기 신호 지연과 같은 문제가 발생하지 않는다.In the method of manufacturing a thin film transistor substrate included in an FFS type liquid crystal display according to an exemplary embodiment of the present invention, the number of mask processes may be reduced by using a halftone mask. Furthermore, the data pads formed in the source-drain layer are protected by the auxiliary data pads when forming the pixel electrodes. Since the auxiliary data pad has sufficient corrosion resistance to an etchant forming a contact hole exposing the data pad, the auxiliary data pad maintains the upper surface of the auxiliary data pad exposed through the contact hole. Therefore, the final pad terminal can maintain surface contact with the upper surface of the auxiliary data pad through the contact hole. As a result, the contact resistance between the data pad and the data pad terminal is lowered, and problems such as overload and electrical signal delay are not generated when the electrical signal is applied.

또한, 본 발명의 기본 사상은 데이터 패드부에만 적용될 수 있는 것은 아니다. 액정표시장치를 제조할 때, 구동 IC를 별도로 실장하지 않고, 액정표시 패널을 형성하는 과정에서 기판 위에 함께 형성하는 경우가 있다. 이 때, 서로 다른 층에 형성된 도전물질을 서로 전기적으로 연결할 필요성이 있을 수 있다. 특히, 게이트 층과 소스-드레인 층 사이에 전기적인 연결을 위한 점핑을 구성할 필요성이 있을 수 있다. 이 경우에도, 본 발명을 적용할 수 있다.In addition, the basic idea of the present invention is not only applicable to the data pad unit. When manufacturing the liquid crystal display device, the driving IC may be formed together on the substrate in the process of forming the liquid crystal display panel without separately mounting the driving IC. At this time, there may be a need to electrically connect the conductive materials formed on different layers. In particular, there may be a need to configure jumping for electrical connection between the gate layer and the source-drain layer. Also in this case, the present invention can be applied.

예를 들어, 액정표시장치의 게이트 구동 IC 일부를 박막 트랜지스터 기판을 제조하는 공정에서 동시에 형성하는 GIP(Gate In Panel) 구조를 살펴본다. 이 경우, 게이트 층에 GSP(Gate Signal Pulse), GE(Gate Enable), GSC(Gate Signal Clock) 등과 같은 신호를 전송하는 연결 배선을 유리 기판 위에 LOG(Line On Glass) 방식으로 형성한다. 그리고, 게이트 구동 IC를 구성하는 TFT의 소스부와 연결하는 경우가 있다. 도 6은 종래 기술에 의한 FFS 타입의 박막 트랜지스터 기판에서 게이트 층과 소스-드레인 층을 연결하는 점핑 구조를 나타내는 단면도이다. 도 7은 본 발명에 의한 FFS 타입의 박막 트랜지스터 기판에서 게이트 층과 소스-드레인 층을 연결하는 점핑 구조를 나타내는 단면도이다. 이하의 설명에서는, 종래의 경우와 본 발명의 경우를 비교하는데 이해를 용이하게 하기 위해, 종래의 도면과 본 발명의 도면들에서 도면 부호를 동일하게 사용하였다.For example, a gate in panel (GIP) structure in which a part of a gate driving IC of a liquid crystal display is simultaneously formed in a process of manufacturing a thin film transistor substrate will be described. In this case, a connection line for transmitting signals such as a gate signal pulse (GSP), a gate enable (GE), a gate signal clock (GSC), and the like is formed on the glass substrate in a line on glass (LOG) method. And it may be connected with the source part of the TFT which comprises a gate drive IC. 6 is a cross-sectional view illustrating a jumping structure connecting a gate layer and a source-drain layer in a conventional FFS type thin film transistor substrate. 7 is a cross-sectional view illustrating a jumping structure connecting a gate layer and a source-drain layer in an FFS type thin film transistor substrate according to the present invention. In the following description, in order to facilitate understanding in comparing the conventional case and the present invention, the same reference numerals are used in the conventional drawings and the drawings of the present invention.

도 6을 참조하면, 기판(SUB) 위에 게이트 요소(GE)가 형성된다. 여기서 게이트 요소(GE)는 GIP 구조를 갖는 액정패널에서 LOG 방식으로 형성된 배선일 수 있다. 특히, GSP, GE, GSC 등과 같은 게이트 구동 IC에 필요한 전기적 신호를 전송하는 배선일 수 있다. 게이트 요소(GE) 위에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI) 위에 반도체 물질(AM)과 소스-드레인 금속(SDM)으로 이루어진 소스-드레인 요소(SDE)가 형성된다. 소스-드레인 요소(SDE)는 GIP 구조를 갖는 게이트 구동 IC의 소스 전극일 수 있다. 소스-드레인 요소(SDE) 위에는 보호막(PAS)가 전면 도포된다. 이러한 상태에서 게이트 요소(GE)와 소스-드레인 요소(SDE)를 전기적으로 연결하고자 할 때, 게이트 요소(GE)의 일부를 노출하는 게이트 콘택홀(GCH)과 소스-드레인 요소(SDE)의 일부를 노출하는 소스-드레인 콘택홀(SDCH)을 형성한다. Referring to FIG. 6, a gate element GE is formed on a substrate SUB. The gate element GE may be a wiring formed in a LOG method in a liquid crystal panel having a GIP structure. In particular, it may be a wiring for transmitting an electrical signal required for a gate driving IC such as GSP, GE, GSC, or the like. The gate insulating layer GI is formed on the gate element GE. A source-drain element SDE made of a semiconductor material AM and a source-drain metal SDM is formed on the gate insulating layer GI. The source-drain element SDE may be a source electrode of a gate driving IC having a GIP structure. A passivation film PAS is applied over the source-drain element SDE. In this state, when the gate element GE and the source-drain element SDE are to be electrically connected, a portion of the gate contact hole GCH and the source-drain element SDE exposing a part of the gate element GE may be used. Form a source-drain contact hole (SDCH) that exposes.

이 때, 보호막(PAS)를 먼저 식각하여 소스-드레인 콘택홀(SDCH)을 형성한 다음, 계속 식각을 진행해서 게이트 콘택홀(GCH)을 형성한다. 그러면, 식각액에 노출된 소스-드레인 요소(SDE)가 게이트 절연막(GI)를 패턴하는 동안 같이 식각되어 소스-드레인 콘택홀(SDCH)을 통해서는 소스-드레인 금속(SDM)의 식각 측벽만이 노출된다. 이 후에, 연결 단자(CT)를 형성하여 게이트 요소(GE)와 소스-드레인 요소(SDE)를 전기적으로 연결한다. 그러면, 도 6에서와 같이, 연결 단자(CT)는 게이트 요소(GE)와는 노출된 상부 표면과 면 접촉을 이루지만, 소스-드레인 요소(SDE)와는 소스-드레인 금속(SDM)의 식각된 측변과 접촉을 이룬다. 즉, 소스-드레인 요소(SDE)와 연결 단자(CT)와의 전기적 연결은 충분한 면 접촉을 이루지 못해 접촉 저항이 증가하여 접촉 문제를 야기할 수 있다.In this case, the passivation layer PAS is first etched to form the source-drain contact hole SDCH, and then the etching process is continued to form the gate contact hole GCH. Then, while the source-drain element SDE exposed to the etchant is etched together while the gate insulating layer GI is patterned, only the etch sidewall of the source-drain metal SDM is exposed through the source-drain contact hole SDCH. do. Thereafter, the connection terminal CT is formed to electrically connect the gate element GE and the source-drain element SDE. Then, as in FIG. 6, the connection terminal CT makes surface contact with the exposed upper surface with the gate element GE, but the etched side of the source-drain metal SDM with the source-drain element SDE. Make contact with That is, the electrical connection between the source-drain element SDE and the connection terminal CT may not make sufficient surface contact, resulting in an increase in contact resistance, which may cause contact problems.

반면에, 도 7에서와 같이 본 발명에 의하면, 연결 단자는 소스-드레인 요소와 면 접촉을 이룰 수 있다. 기판(SUB) 위에 게이트 요소(GE)가 형성된다. 여기서 게이트 요소(GE)는 GIP 구조를 갖는 액정패널에서 LOG 방식으로 형성된 배선일 수 있다. 특히, GSP, GE, GSC 등과 같은 게이트 구동 IC에 필요한 전기적 신호를 전송하는 배선일 수 있다. 게이트 요소(GE) 위에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI) 위에 반도체 물질(AM)과 소스-드레인 금속(SDM) 그리고, 보조 소스-드레인 물질(ASDM)이 차례로 적층된 소스-드레인 요소(SDE)가 형성된다. 여기서, 소스-드레인 요소(SDE)는 GIP 구조를 갖는 게이트 구동 IC의 소스 전극일 수 있다. 그리고, 보조 소스-드레인 물질(ASDM)은 패드 단자를 형성할 때 사용하는 ITO인 것이 바람직하다. 소스-드레인 요소(SDE) 위에는 보호막(PAS)이 전면 도포된다. 이러한 상태에서 게이트 요소(GE)와 소스-드레인 요소(SDE)를 전기적으로 연결하고자 할 때, 게이트 요소(GE)의 일부를 노출하는 게이트 콘택홀(GCH)과 소스-드레인 요소(SDE)의 일부를 노출하는 소스-드레인 콘택홀(SDCH)을 형성한다. On the other hand, according to the present invention as in Fig. 7, the connecting terminal can be in surface contact with the source-drain element. The gate element GE is formed on the substrate SUB. The gate element GE may be a wiring formed in a LOG method in a liquid crystal panel having a GIP structure. In particular, it may be a wiring for transmitting an electrical signal required for a gate driving IC such as GSP, GE, GSC, or the like. The gate insulating layer GI is formed on the gate element GE. A source-drain element SDE in which a semiconductor material AM, a source-drain metal SDM, and an auxiliary source-drain material ASDM are sequentially stacked is formed on the gate insulating layer GI. Here, the source-drain element SDE may be a source electrode of a gate driving IC having a GIP structure. In addition, the auxiliary source-drain material (ASDM) is preferably ITO used when forming the pad terminal. A passivation film PAS is applied over the source-drain element SDE. In this state, when the gate element GE and the source-drain element SDE are to be electrically connected, a portion of the gate contact hole GCH and the source-drain element SDE exposing a part of the gate element GE may be used. Form a source-drain contact hole (SDCH) that exposes.

이 때, 보호막(PAS)를 먼저 식각하여 소스-드레인 콘택홀(SDCH)을 형성한 다음, 계속 식각을 진행해서 게이트 콘택홀(GCH)을 형성한다. 소스-드레인 콘택홀(SDCH)에 노출된 보조 소드스드레 물질(ASDM)은 보호막(PAS) 및 게이트 절연막(GI)를 식각하는 식각액에 대한 내식각성이 우수하여 게이트 콘택홀(GCH)이 형성되는 동안 식각되지 않고 그대로 유지된다. 이 후에, 연결 단자(CT)를 형성하여 게이트 요소(GE)와 소스-드레인 요소(SDE)를 전기적으로 연결한다. 그러면, 도 7에서와 같이, 연결 단자(CT)는 게이트 요소(GE) 및 소스-드레인 요소(SDE) 모두에 대해서 노출된 상부 표면과 면 접촉을 이룬다.In this case, the passivation layer PAS is first etched to form the source-drain contact hole SDCH, and then the etching process is continued to form the gate contact hole GCH. The auxiliary source material (ASDM) exposed to the source-drain contact hole (SDCH) has excellent etching resistance to the etchant that etches the passivation layer (PAS) and gate insulating layer (GI), so that the gate contact hole (GCH) is formed. It is not etched during and remains intact. Thereafter, the connection terminal CT is formed to electrically connect the gate element GE and the source-drain element SDE. Then, as in FIG. 7, the connection terminal CT is in surface contact with the exposed top surface for both the gate element GE and the source-drain element SDE.

만일, 보호막(PAS)이나 게이트 절연막(GI)의 두께를 더욱 두껍게 형성해야 하는 경우, 식각액의 식각 성능을 높일 필요가 있을 수 있다. 이 경우, 도 8에 도시한 바와 같이, 소스-드레인 요소(SDE)를 형성하는 반도체 물질(AM)과 소스-드레인 물질(SDM) 그리고, 보조 소스-드레인 물질(ASDM) 중에서 보조 소스-드레인 물질(ASDM)이 식각될 수 있다. 심지어는 소스-드레인 물질(SDM)의 일부도 식각될 수 있다. 그러나, 소스-드레인 물질(SDM)이 완전히 식각되지는 않고, 일부 두께가 남아 소스-드레인 요소(SDE)는 상부 표면이 소스-드레인 콘택홀(SDCH)를 통해 노출된다. 이 경우에도, 도 8에 도시한 바와 같이, 연결 단자(CT)는 게이트 요소(GE) 및 소스-드레인 요소(SDE) 모두에 대해서 노출된 상부 표면과 면 접촉을 이룬다.If the thickness of the passivation layer PAS or the gate insulating layer GI is to be increased, it may be necessary to increase the etching performance of the etching solution. In this case, as shown in FIG. 8, the auxiliary source-drain material among the semiconductor material AM and the source-drain material SDM and the auxiliary source-drain material ASDM forming the source-drain element SDE. (ASDM) can be etched. Even part of the source-drain material (SDM) can be etched. However, the source-drain material (SDM) is not fully etched and some thickness remains so that the source-drain element (SDE) is exposed at its top surface through the source-drain contact hole (SDCH). Even in this case, as shown in FIG. 8, the connection terminal CT makes surface contact with the exposed upper surface for both the gate element GE and the source-drain element SDE.

이와 같이, GIP 구조를 갖는 액정표시 패널에서 LOG 방식으로 게이트 층에 형성된 배선과, 게이트 구동 IC의 소스 전극을 콘택홀을 통해 점핑하고자 하는 경우에 본 발명을 적용할 수 있다. 그 결과, 소스 전극과 점핑 전극이 면 접촉을 이루기 때문에 접촉 저항을 낮게 유지할 수 있고, 전기적 문제가 발생하지 않는다. 즉, 본 발명에 의하면, 소스-드레인 요소(SDE)와 연결 단자(CT) 그리고, 게이트 요소(GE)와 연결 단자(CT)와의 전기적 연결은 항상 충분한 면 접촉을 이루기 때문에, 접촉 저항을 낮게 유지할 수 있고, 전기적 문제가 발생하지 않는 양호한 품질의 박막 트랜지스터 기판을 얻을 수 있다.As described above, the present invention can be applied to a case in which a liquid crystal display panel having a GIP structure is used to jump the wiring formed in the gate layer in the LOG method and the source electrode of the gate driving IC through the contact hole. As a result, the contact resistance can be kept low because the source electrode and the jumping electrode make surface contact, and no electrical problem occurs. That is, according to the present invention, since the electrical connection between the source-drain element SDE and the connection terminal CT and the gate element GE and the connection terminal CT always makes sufficient surface contact, the contact resistance is kept low. It is possible to obtain a thin film transistor substrate having good quality without causing electrical problems.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

7, TFT: 박막트랜지스터 1, SUB: 기판
13, GL: 게이트 라인 53, CL: 공통 라인
23, DL: 데이터 라인 45, PXL: 화소 전극
55, COM: 공통 전극 17, GP: 게이트 패드
27, DP: 데이터 패드 19, GPT: 게이트 패드 단자
DDP: 더미 데이터 패드 ADP: 보조 데이터 패드
29, DPT: 데이터 패드 단자 71, GPCH: 게이트 패드 콘택홀
73, DPCH: 데이터 패드 콘택홀 COMCH: 공통 콘택홀
GCH: 게이트 콘택홀 SDCH: 소스-드레인 콘택홀
GE: 게이트 요소 SDE: 소스-드레인 요소
AM: 반도체 물질 SDM: 소스-드레인 물질
15, G: 게이트전극 25, S: 소스전극
35, D: 드레인전극 37, A: 반도체 층
11, GI: 게이트 절연막 41, PAS: 보호막
PR: 포토레지스트 HTM: 하프톤 마스크
HT: 하프톤 부분 CT: 연결단자7, TFT: thin film transistor 1, SUB: substrate
13, GL: gate line 53, CL: common line
23, DL: data line 45, PXL: pixel electrode
55, COM: common electrode 17, GP: gate pad
27, DP: data pad 19, GPT: gate pad terminal
DDP: Dummy Data Pad ADP: Auxiliary Data Pad
29, DPT: data pad terminal 71, GPCH: gate pad contact hole
73, DPCH: data pad contact hole COMCH: common contact hole
GCH: Gate Contact Hole SDCH: Source-Drain Contact Hole
GE: gate element SDE: source-drain element
AM: semiconductor material SDM: source-drain material
15, G: gate electrode 25, S: source electrode
35, D: drain electrode 37, A: semiconductor layer
11, GI: gate insulating film 41, PAS: protective film
PR: Photoresist HTM: Halftone Mask
HT: Halftone Part CT: Connector

Claims (9)

기판;
상기 기판 위에 형성된 게이트 요소;
상기 게이트 요소를 덮는 게이트 절연막;
상기 게이트 절연막 위에서 소스-드레인 물질 및 보조 도전층이 순차적으로 적층된 소스-드레인 요소;
상기 소스-드레인 요소를 덮는 보호막;
상기 보호막을 관통하여, 상기 게이트 요소의 상부 표면 일부 및 상기 소스-드레인 요소의 상부 표면 일부를 노출하는 콘택홀 요소; 그리고
상기 보호막 위에서 상기 게이트 요소 및 상기 소스-드레인 요소의 상부 표면과 접촉하는 단자 요소를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
Board;
A gate element formed over said substrate;
A gate insulating film covering the gate element;
A source-drain element in which a source-drain material and an auxiliary conductive layer are sequentially stacked on the gate insulating layer;
A protective film covering the source-drain element;
A contact hole element penetrating the passivation layer and exposing a portion of the upper surface of the gate element and a portion of the upper surface of the source-drain element; And
And a terminal element in contact with the top surface of the gate element and the source-drain element over the passivation layer.
제 1 항에 있어서, 상기 게이트 요소는,
게이트 배선, 상기 게이트 배선의 일측 단부에 형성된 게이트 패드, 그리고 상기 게이트 배선에서 분기된 게이트 전극을 포함하고;
상기 소스-드레인 요소는,
상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선의 일측 단부에 형성된 데이터 패드, 상기 데이터 패드 위에 적층된 보조 데이터 패드, 상기 데이터 배선에서 분기되고 상기 게이트 전극의 일측부와 중첩하는 소스 전극, 그리고 상기 소스 전극과 대향하며 상기 게이트 전극의 타측부와 중첩하는 드레인 전극을 포함하고;
상기 콘택홀 요소는,
상기 보호막 및 상기 게이트 절연막을 관통하여 상기 게이트 패드를 노출하는 게이트 패드 콘택홀, 그리고 상기 보호막을 관통하여 상기 보조 데이터 패드를 노출하는 데이터 패드 콘택홀을 포함하고;
상기 단자요소는,
상기 게이트 패드 콘택홀을 통해 상기 게이트 패드의 상부 표면과 면 접촉을 하는 게이트 패드 단자, 그리고 상기 데이터 패드 콘택홀을 통해 상기 보조 데이터 패드의 상부 표면과 면 접촉을 하는 데이터 패드 단자를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 1, wherein the gate element,
A gate wiring, a gate pad formed at one end of the gate wiring, and a gate electrode branched from the gate wiring;
The source-drain element,
A data line orthogonal to the gate line, a data pad formed at one end of the data line, an auxiliary data pad stacked on the data pad, a source electrode branched from the data line and overlapping one side of the gate electrode, and the A drain electrode facing the source electrode and overlapping the other side of the gate electrode;
The contact hole element,
A gate pad contact hole penetrating the passivation layer and the gate insulating layer to expose the gate pad, and a data pad contact hole penetrating the passivation layer to expose the auxiliary data pad;
The terminal element,
A gate pad terminal in surface contact with an upper surface of the gate pad through the gate pad contact hole, and a data pad terminal in surface contact with an upper surface of the auxiliary data pad through the data pad contact hole. A thin film transistor substrate.
기판;
상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하며 화소 영역을 정의하는 게이트 배선 및 데이터 배선;
상기 게이트 배선의 일측 단부에 형성된 게이트 패드 및 상기 데이터 배선의 일측 단부에 형성된 데이터 패드;
상기 게이트 배선과 상기 데이터 배선이 교차하는 부분에 형성된 박막 트랜지스터;
상기 박막 트랜지스터와 접촉하며 상기 게이트 절연막 위에 형성된 화소전극, 그리고 상기 데이터 패드 상부 표면을 덮는 보조 도전층;
상기 보조 도전층 및 상기 화소 전극을 덮는 보호막;
상기 보호막을 관통하여 상기 보조 도전층 일부를 노출하는 데이터 패드 콘택홀, 그리고 상기 보호막과 상기 게이트 절연막을 관통하여 상기 게이트 패드 일부를 노출하는 게이트 패드 콘택홀; 그리고
상기 보호막 위에서, 상기 화소전극과 중첩하면서 서로 일정 간격 떨어져 평행 배열된 다수 개의 공통 전극, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자, 그리고 상기 데이터 패드 콘택홀을 통해 상기 보조 도전층의 상부면과 접촉하는 데이터 패드 단자를 포함하는 것을 특징으로 하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판.
Board;
A gate wiring and a data wiring on the substrate, the gate wiring and the data wiring being perpendicular to each other with a gate insulating layer therebetween and defining a pixel region;
A gate pad formed at one end of the gate line and a data pad formed at one end of the data line;
A thin film transistor formed at a portion where the gate line and the data line cross each other;
An auxiliary conductive layer in contact with the thin film transistor and covering the pixel electrode formed on the gate insulating layer and the upper surface of the data pad;
A passivation layer covering the auxiliary conductive layer and the pixel electrode;
A data pad contact hole penetrating the passivation layer to expose a portion of the auxiliary conductive layer, and a gate pad contact hole penetrating the passivation layer and the gate insulating layer to expose a portion of the gate pad; And
On the passivation layer, a plurality of common electrodes overlapping the pixel electrode and arranged in parallel with each other at a predetermined interval, a gate pad terminal contacting the gate pad through the gate pad contact hole, and the auxiliary conductive layer through the data pad contact hole And a data pad terminal in contact with the top surface of the layer.
제 3 항에 있어서, 상기 박막 트랜지스터는,
상기 게이트 배선에서 분기된 게이트 전극;
상기 게이트 배선 및 상기 게이트 전극을 덮는 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩되는 반도체 층;
상기 게이트 절연막 위에 형성되며, 상기 데이터 배선에서 분기하여 상기 반도체 층의 일측면과 접촉하는 소스 전극, 그리고 상기 데이터 배선과 소스 전극 하부에 동일한 형상으로 형성되며 상기 반도체 층에서 연장된 더미 소스; 그리고
상기 반도체 층의 타측면과 접촉하며 상기 소스 전극과 대향하는 드레인 전극, 그리고 상기 반도체 층에서 연장되어 상기 드레인 전극 하부에 형성된 더미 드레인을 포함하는 것을 특징으로 하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판.
The method of claim 3, wherein the thin film transistor,
A gate electrode branched from the gate wiring;
A semiconductor layer overlapping the gate electrode on the gate insulating layer covering the gate wiring and the gate electrode;
A source electrode formed on the gate insulating layer and branching from the data line to be in contact with one side of the semiconductor layer, and a dummy source formed in the same shape under the data line and the source electrode and extending from the semiconductor layer; And
And a drain electrode in contact with the other side of the semiconductor layer and facing the source electrode, and a dummy drain extending from the semiconductor layer and formed under the drain electrode.
기판 위에 게이트 물질을 증착하고 패턴하여 게이트 요소를 형성하는 제1 마스크 공정;
상기 게이트 요소를 덮는 게이트 절연막, 반도체 물질, 및 소스-드레인 물질을 연속으로 증착하고, 상기 반도체 물질과 상기 소스-드레인 물질을 패턴하여 소스-드레인 요소를 형성하는 제2 마스크 공정;
상기 소스-드레인 요소 위에 제1 투명 도전물질을 증착하고 패턴하여, 상기 소스-드레인 물질과 면 접촉하는 전극요소를 형성하는 제3 마스크 공정;
상기 전극요소 위에 보호막을 증착하고 패턴하여, 상기 게이트 요소의 상부 표면 일부 및 상기 전극 요소의 상부 표면 일부를 노출하는 콘택홀 요소를 형성하는 제4 마스크 공정; 그리고
상기 보호막 위에 제2 투명 도전물질을 증착하고 패턴하여, 상기 게이트 요소 및 상기 전극 요소의 상부 표면과 접촉하는 단자 요소를 형성하는 제5 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
A first mask process of depositing and patterning a gate material on the substrate to form a gate element;
A second mask process of sequentially depositing a gate insulating film, a semiconductor material, and a source-drain material covering the gate element, and patterning the semiconductor material and the source-drain material to form a source-drain element;
A third mask process of depositing and patterning a first transparent conductive material over the source-drain element to form an electrode element in surface contact with the source-drain material;
A fourth mask process of depositing and patterning a protective film on the electrode element to form a contact hole element exposing a portion of the upper surface of the gate element and a portion of the upper surface of the electrode element; And
And depositing and patterning a second transparent conductive material on the passivation layer to form a terminal element in contact with the upper surface of the gate element and the electrode element.
제 5 항에 있어서,
상기 제1 마스크 공정의 상기 게이트 요소는,
게이트 배선, 상기 게이트 배선의 일측 단부에 형성된 게이트 패드, 그리고 상기 게이트 배선에서 분기된 게이트 전극을 포함하고;
상기 제2 마스크 공정의 상기 소스-드레인 요소는,
상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선의 일측 단부에 형성된 데이터 패드, 상기 데이터 배선에서 분기되고 상기 게이트 전극의 일측부와 중첩하는 소스 전극, 그리고 상기 소스 전극과 대향하며 상기 게이트 전극의 타측부와 중첩하는 드레인 전극을 포함하고;
상기 제3 마스크 공정의 상기 전극 요소는,
상기 드레인 전극과 접촉하는 화소전극, 그리고 상기 데이터 패드와 면 접촉하면서 상부 표면을 덮는 보조 데이터 패드를 포함하고;
상기 제4 마스크 공정의 상기 콘택홀 요소는,
상기 보호막 및 상기 게이트 절연막을 관통하여 상기 게이트 패드의 상부 표면 일부를 노출하는 게이트 패드 콘택홀, 그리고 상기 보호막을 관통하여 상기 데이터 패드를 덮는 상기 보조 데이터 패드의 상부 표면 일부를 노출하는 데이터 패드 콘택홀을 포함하고;
상기 제5 마스크 공정의 상기 단자 요소는,
상기 게이트 패드의 상부 표면과 면 접촉을 하는 게이트 패드 단자, 그리고 상기 데이터 패드와 면 접촉을 하는 상기 보조 데이터 패드의 상부 표면과 면접촉을 하는 데이터 패드 단자를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
The method of claim 5, wherein
The gate element of the first mask process,
A gate wiring, a gate pad formed at one end of the gate wiring, and a gate electrode branched from the gate wiring;
The source-drain element of the second mask process is
A data line orthogonal to the gate line, a data pad formed at one end of the data line, a source electrode branched from the data line and overlapping with one side of the gate electrode, and the other of the gate electrode facing the source electrode. A drain electrode overlapping the side;
The electrode element of the third mask process,
A pixel electrode in contact with the drain electrode, and an auxiliary data pad covering an upper surface thereof in surface contact with the data pad;
The contact hole element of the fourth mask process,
A gate pad contact hole penetrating the passivation layer and the gate insulating layer to expose a portion of the upper surface of the gate pad, and a data pad contact hole penetrating the passivation layer and exposing a portion of the upper surface of the auxiliary data pad covering the data pad; It includes;
The terminal element of the fifth mask process,
And a gate pad terminal in surface contact with an upper surface of the gate pad, and a data pad terminal in surface contact with an upper surface of the auxiliary data pad in surface contact with the data pad. Way.
기판 위에 게이트 금속을 증착하고 패턴하여 게이트 요소를 형성하는 제1 마스크 공정;
상기 게이트 물질위에 게이트 절연막, 반도체 물질 및 소스-드레인 금속을 연속으로 도포하고, 상기 반도체 물질 및 소스-드레인 금속을 패턴하여 소스-드레인 요소를 형성함으로써 박막 트랜지스터를 완성하는 제2 마스크 공정;
상기 박막 트랜지스터와 상기 게이트 절연막 위에 제1 투명 도전물질을 증착하고 패턴하여 상기 박막 트랜지스터의 일부와 연결된 화소전극 및 상기 소스-드레인 요소 일부의 상부 표면과 면 접촉하는 보조 전극을 형성하는 제3 마스크 공정;
상기 화소전극 및 상기 보조 전극이 형성된 상기 기판 전면을 덮는 보호막을 도포하고 패턴하여 게이트 요소의 일부를 노출하는 게이트 콘택홀 및 소스-드레인 요소를 덮는 상기 보조 전극의 일부를 노출하는 데이터 콘택홀을 형성하는 제4 마스크 공정; 그리고
상기 보호막 위에 제2 투명 도전물질을 증착하고 패턴하여 상기 화소전극과 중첩하며 일정 간격 떨어져 평행하게 배열된 공통전극, 상기 게이트 콘택홀을 통해 상기 게이트 요소 일부와 면 접촉하는 게이트 단자, 그리고 상기 데이터 콘택홀을 통해 상기 데이터 요소를 덮는 상기 보조 전극의 일부와 면 접촉하는 데이터 단자를 형성하는 제5 마스크 공정을 포함하는 것을 특징으로 하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 제조 방법.
A first mask process of depositing and patterning a gate metal on the substrate to form a gate element;
A second mask process of completing a thin film transistor by successively applying a gate insulating film, a semiconductor material, and a source-drain metal on the gate material, and patterning the semiconductor material and the source-drain metal to form a source-drain element;
A third mask process of depositing and patterning a first transparent conductive material on the thin film transistor and the gate insulating layer to form a pixel electrode connected to a portion of the thin film transistor and an auxiliary electrode in surface contact with an upper surface of a portion of the source-drain element ;
A protective layer covering the entire surface of the substrate on which the pixel electrode and the auxiliary electrode are formed is coated and patterned to form a gate contact hole exposing a portion of the gate element and a data contact hole exposing a portion of the auxiliary electrode covering the source-drain element. A fourth mask process; And
Depositing and patterning a second transparent conductive material on the passivation layer to overlap the pixel electrode, the common electrode arranged in parallel at a predetermined interval, a gate terminal in surface contact with a portion of the gate element through the gate contact hole, and the data contact And a fifth mask process of forming a data terminal in surface contact with a part of the auxiliary electrode covering the data element through a hole.
제 7 항에 있어서, 상기 제1 마스크 공정은
게이트 배선;
상기 게이트 배선에서 분기된 게이트 전극; 그리고
상기 게이트 배선의 일측단부에 형성된 게이트 패드를 포함하는 상기 게이트 요소를 형성하며,
상기 제2 마스크 공정은 상기 하프톤 마스크를 사용하여,
상기 게이트 배선 및 상기 게이트 전극을 덮는 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩되는 반도체 층;
상기 게이트 절연막 위에서 상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선의 일측 단부에 형성된 데이터 패드, 상기 데이터 배선에서 분기하여 상기 반도체 층의 일측면과 접촉하는 소스 전극, 그리고 상기 데이터 배선과 소스 전극 하부에 동일한 형상으로 형성되며 상기 반도체 층에서 연장된 더미 소스; 그리고
상기 반도체 층의 타측면과 접촉하며 상기 소스 전극과 대향하는 드레인 전극, 그리고 상기 반도체 층에서 연장되어 상기 드레인 전극 하부에 형성된 더미 드레인을 형성하며,
상기 제3 마스크 공정의 상기 보조 전극은,
상기 데이터 패드를 덮으면서 면 접촉하는 보조 데이터 패드를 포함하며,
상기 제4 마스크 공정의 상기 게이트 콘택홀은, 상기 게이트 절연막 및 상기 보호막을 관통하여 상기 게이트 패드 일부를 노출하는 게이트 패드 콘택홀을 포함하고;
상기 데이터 콘택홀은, 상기 보호막을 관통하여 상기 데이터 패드를 덮는 상기 보조 데이터 패드의 상부 표면 일부를 노출하는 데이터 패드 콘택홀을 포함하며;
상기 제5 마스크 공정의 게이트 단자는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 면 접촉하는 게이트 패드 단자를 포함하고;
상기 데이터 단자는, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드를 덮는 상기 보조 데이터 패드의 상부 표면과 면 접촉하는 데이터 패드 단자를 포함하는 것을 특징으로 하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 제조 방법.
The method of claim 7, wherein the first mask process
Gate wiring;
A gate electrode branched from the gate wiring; And
Forming the gate element including a gate pad formed at one end of the gate line,
The second mask process uses the halftone mask,
A semiconductor layer overlapping the gate electrode on the gate insulating layer covering the gate wiring and the gate electrode;
A data line orthogonal to the gate line on the gate insulating layer, a data pad formed at one end of the data line, a source electrode branched from the data line and in contact with one side of the semiconductor layer, and under the data line and the source electrode A dummy source formed in the same shape and extending from the semiconductor layer; And
Forming a drain electrode in contact with the other side of the semiconductor layer and facing the source electrode, and a dummy drain extending from the semiconductor layer and formed under the drain electrode;
The auxiliary electrode of the third mask process,
An auxiliary data pad in surface contact with the data pad;
The gate contact hole of the fourth mask process includes a gate pad contact hole penetrating the gate insulating film and the passivation film to expose a portion of the gate pad;
The data contact hole includes a data pad contact hole penetrating the passivation layer and exposing a portion of an upper surface of the auxiliary data pad covering the data pad;
The gate terminal of the fifth mask process includes a gate pad terminal in surface contact with the gate pad through the gate pad contact hole;
The data terminal may include a data pad terminal in surface contact with an upper surface of the auxiliary data pad covering the data pad through the data pad contact hole.
제 8 항에 있어서,
상기 제1 마스크 공정의 게이트 요소는, 상기 게이트 배선과 평행하게 배열된 공통 배선을 더 포함하고;
상기 제4 마스크 공정의 게이트 콘택홀은, 상기 보호막 및 상기 게이트 절연막을 관통하여 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 더 포함하고; 그리고
상기 제5 마스크 공정의 상기 공통 전극은, 상기 공통 콘택홀을 통해 상기 공통 배선과 연결되는 것을 특징으로 하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 제조 방법.
The method of claim 8,
The gate element of the first mask process further comprises common wiring arranged in parallel with the gate wiring;
The gate contact hole of the fourth mask process further includes a common contact hole penetrating the protective film and the gate insulating film to expose a portion of the common wiring; And
The common electrode of the fifth mask process is connected to the common wiring through the common contact hole, a fringe field switching thin film transistor substrate manufacturing method.
KR1020100032767A 2010-04-09 2010-04-09 Fringe Field Switching Type Thin Film Transistor Substrate and Manufacturing Method Thereof KR101695022B1 (en)

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