KR20110111675A - Semiconductor device with buried gate and method for manufacturing the same - Google Patents

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Abstract

본 발명은 GIDL 및 DIBL이 발생하는 것을 방지할 수 있는 매립게이트를 구비한 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 형성된 트렌치; 상기 트렌치 표면에 형성된 게이트절연막; 상기 트렌치 양측의 상기 기판에 형성된 소스영역 및 드레인영역; 및 상기 트렌치를 일부 매립하고, 서로 절연된 제1매립게이트와 제2매립게이트를 포함하고, 상기 제2매립게이트는 상기 드레인영역과 중첩된 반도체 장치를 제공하며, 상술한 본 발명에 따르면, 드레인영역과 중첩된 제2매립게이트를 구비함으로써, 동작간 제1매립게이트와 드레인영역 사이의 전압차이 및 전계를 감소시킬 있고, 이를 통해, 제1매립게이트와 드레인영역 사이에서 GIDL 및 DIBL이 발생하는 것을 방지할 수 있는 효과가 있다. The present invention is to provide a semiconductor device having a buried gate that can prevent the generation of GIDL and DIBL, and a method for manufacturing the same, for this purpose, the present invention comprises a trench formed in the substrate; A gate insulating film formed on the trench surface; Source and drain regions formed on the substrate on both sides of the trench; And a first buried gate and a second buried gate partially buried in the trench and insulated from each other, wherein the second buried gate provides a semiconductor device overlapping with the drain region. By providing a second buried gate overlapping the region, a voltage difference and an electric field between the first buried gate and the drain region can be reduced during operation, whereby GIDL and DIBL are generated between the first buried gate and the drain region. There is an effect that can be prevented.

Description

매립게이트를 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH BURIED GATE AND METHOD FOR MANUFACTURING THE SAME} Semiconductor device with buried gate and manufacturing method therefor {SEMICONDUCTOR DEVICE WITH BURIED GATE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to a semiconductor device having a buried gate (BG) and a manufacturing method thereof.

현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(BV) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(Buried Gate, BG) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.As micronization progresses in the semiconductor process, various device characteristics and process implementations are becoming difficult. In particular, the formation of the gate structure, the bit line structure, and the contact structure is showing a limit as it goes down to 40 nm or less. For example, even if the structure is formed, it is possible to secure a resistance characteristic, a refresh (refresh) or a low fail that can satisfy the device characteristics. And breakdown voltage (BV) characteristics are present. Recently, the buried gate (BG) process, in which the gate is buried in the active region, is introduced to reduce parasitic capacitance, increase process margin, and minimize the formation of a smallest cell transistor. .

도 1은 종래기술에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도이다. 1 is a cross-sectional view of a semiconductor device having a buried gate according to the prior art.

도 1을 참조하여 종래기술에 따른 매립게이트를 구비한 반도체 장치를 살펴보면, 기판(11)에 형성된 트렌치(12), 트렌치(12) 표면에 형성된 게이트절연막(13), 게이트절연막(13) 상에서 트렌치(12)를 일부 매립하는 매립게이트(14), 매립게이트(14) 상에서 나머지 트렌치(12)를 매립하는 실링막(15), 트렌치(12) 양측 기판(11)에 형성되어 일부가 매립게이트(14)와 중첩되는 소스영역(16) 및 드레인영역(17)을 포함한다.Referring to FIG. 1, a semiconductor device having a buried gate according to the related art is described. A trench 12 formed in a substrate 11, a gate insulating film 13 formed on a surface of a trench 12, and a trench formed on a gate insulating film 13 are described. The buried gate 14 which partially fills the portion 12, the sealing film 15 which fills the remaining trench 12 on the buried gate 14, and the substrate 12 on both sides of the trench 12 are partially formed. A source region 16 and a drain region 17 overlapping with 14 are included.

하지만, 종래기술에 따른 매립게이트를 구비한 반도체 장치는 매립게이트(14)와 드레인영역(17)이 서로 중첩되는 영역(도면부호 'A' 참조)에서 매립게이트(14)와 드레인영역(17)에 인가되는 전압 차이 및 전압 차이에 따른 전계(Electric Field) 증가로 인하여 매립게이트(14)와 드레인영역(17)이 서로 중첩되는 영역에서 GIDL(Gate Induced Drain Leakage) 및 DIBL(Drain Induced Barrier Lowering)이 발생하여 반도체 장치의 동작특성을 열화시키는 문제점이 있다.
However, in the semiconductor device having the buried gate according to the related art, the buried gate 14 and the drain region 17 in the region where the buried gate 14 and the drain region 17 overlap each other (see reference numeral 'A'). Gate Induced Drain Leakage (GIDL) and Drain Induced Barrier Lowering (DIBL) in a region where the buried gate 14 and the drain region 17 overlap each other due to an increase in the electric field according to the voltage difference and the voltage difference. This causes a problem of deteriorating the operating characteristics of the semiconductor device.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, GIDL 및 DIBL이 발생하는 것을 방지할 수 있는 매립게이트를 구비한 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor device having a buried gate capable of preventing the occurrence of GIDL and DIBL and a manufacturing method thereof.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성된 트렌치; 상기 트렌치 표면에 형성된 게이트절연막; 상기 트렌치 양측의 상기 기판에 형성된 소스영역 및 드레인영역; 및 상기 트렌치를 일부 매립하고, 서로 절연된 제1매립게이트와 제2매립게이트를 포함하고, 상기 제2매립게이트는 상기 드레인영역과 중첩된 반도체 장치를 제공한다. 또한, 본 발명은 상기 제1매립게이트와 상기 제2매립게이트 사이를 전기적으로 분리시키는 절연막을 더 포함할 수 있다. The present invention according to one aspect for achieving the above object is a trench formed in the substrate; A gate insulating film formed on the trench surface; Source and drain regions formed on the substrate on both sides of the trench; And a first buried gate and a second buried gate partially filled with the trench and insulated from each other, wherein the second buried gate provides a semiconductor device overlapping the drain region. The present invention may further include an insulating film electrically separating the first buried gate from the second buried gate.

상기 제2매립게이트는 상기 제1매립게이트와 상기 드레인영역 사이에 개재된 구조를 가질 수 있다. 또한, 상기 제2매립게이트의 일부가 상기 드레인영역과 중첩되는 구조를 가질 수 있다. 또한, 상기 드레인영역의 저면보다 상기 제2매립게이트의 저면이 더 낮을 수 있다. 또한, 상기 제1매립게이트는 일부가 상기 소스영역과 중첩되고, 상기 드레인영역으로부터는 소정 간격 이격된 구조를 가질 수 있다. The second buried gate may have a structure interposed between the first buried gate and the drain region. In addition, a portion of the second buried gate may have a structure overlapping with the drain region. In addition, a bottom surface of the second buried gate may be lower than a bottom surface of the drain region. In addition, a portion of the first buried gate may overlap the source region, and may have a structure spaced apart from the drain region by a predetermined interval.

상기 제2매립게이트는 상기 제1매립게이트 상부에 형성된 구조를 가질 수 있다. 또한, 상기 제2매립게이트 전체가 상기 드레인영역과 중첩되는 구조를 가질 수 있다. 또한, 상기 제1매립게이트의 일부가 상기 소스영역 및 상기 드레인영역과 중첩되는 구조를 가질 수 있다, The second buried gate may have a structure formed on the first buried gate. In addition, the entire second buried gate may have a structure overlapping the drain region. In addition, a portion of the first buried gate may have a structure overlapping with the source region and the drain region.

상기 제1 및 상기 제2매립게이트는 상기 게이트절연막과 접하는 것이 바람직하다.
The first and second buried gates may be in contact with the gate insulating layer.

상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명은 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 게이트절연막을 형성하는 단계; 상기 트렌치를 일부 매립하고 서로 절연된 제1매립게이트와 제2매립게이트를 형성하는 단계; 및 상기 트렌치 양측의 상기 기판에 소스영역 및 드레인영역을 형성하되, 상기 드레인영역은 상기 제2매립게이트와 중첩되도록 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. According to another aspect of the present invention, there is provided a method of forming a trench by selectively etching a substrate; Forming a gate insulating film on the trench surface; Filling the trench and forming a first buried gate and a second buried gate insulated from each other; And forming a source region and a drain region on the substrate on both sides of the trench, wherein the drain region overlaps the second buried gate.

상기 제2매립게이트가 상기 제1매립게이트와 상기 드레인영역 사이에 개재되도록 형성할 수 있다. 또한, 상기 제2매립게이트의 일부가 상기 드레인영역과 중첩되도록 형성할 수 있다. 또한, 상기 드레인영역의 저면보다 상기 제2매립게이트의 저면이 더 낮도록 형성할 수 있다. 또한, 상기 제1매립게이트는 일부가 상기 소스영역과 중첩되고, 상기 드레인영역으로부터는 소정 간격 이격되도록 형성할 수 있다. The second buried gate may be formed to be interposed between the first buried gate and the drain region. In addition, a portion of the second buried gate may be formed to overlap the drain region. The bottom of the second buried gate may be lower than the bottom of the drain region. The first buried gate may be formed to partially overlap the source region and to be spaced apart from the drain region by a predetermined interval.

구체적으로, 상기 제1매립게이트와 제2매립게이트를 형성하는 단계는, 상기 트렌치 내부에 제1매립게이트를 형성하는 단계; 상기 제1매립게이트를 선택적으로 식각하여 리세스패턴을 형성하는 단계; 노출된 상기 제1매립게이트 표면을 따라 절연막을 형성하는 단계; 및 상기 리세스패턴 내부에 제2매립게이트를 형성하는 단계를 포함할 수 있다. 여기서, 상기 리세스패턴을 형성하는 단계는, 상기 드레인영역 방향으로 경사이온주입을 실시하여 상기 제1매립게이트 일부를 비결정상태로 변환시키는 단계; 및 전면식각공정을 실시하는 단계를 포함할 수 있다. 이때, 상기 경사이온주입은 비활성이온을 사용하여 실시할 수 있다. In detail, the forming of the first buried gate and the second buried gate may include forming a first buried gate in the trench; Selectively etching the first buried gate to form a recess pattern; Forming an insulating film along the exposed first buried gate surface; And forming a second buried gate in the recess pattern. The forming of the recess pattern may include converting a portion of the first buried gate into an amorphous state by performing inclined ion implantation toward the drain region; And performing a front surface etching process. At this time, the gradient ion implantation can be carried out using an inert ion.

상기 제2매립게이트가 상기 제1매립게이트 상부에 위치하도록 형성할 수 있다. 또한, 상기 제2매립게이트 전체가 상기 드레인영역과 중첩하도록 형성할 수 있다. 또한, 상기 제1매립게이트의 일부가 상기 소스영역 및 상기 드레인영역과 중첩되도록 형성할 수 있다. The second buried gate may be formed to be positioned above the first buried gate. The second buried gate may be formed to overlap the drain region. In addition, a portion of the first buried gate may be formed to overlap the source region and the drain region.

구체적으로, 상기 제1매립게이트와 제2매립게이트를 형성하는 단계는, 상기 트렌치 내부에 제1매립게이트를 형성하는 단계; 노출된 상기 제1매립게이트 표면에 절연막을 형성하는 단계; 및 상기 드레인영역과 인접한 상기 게이트절연막에 접하도록 상기 절연막 상에 제2매립게이트를 형성하는 단계를 포함할 수 있다. In detail, the forming of the first buried gate and the second buried gate may include forming a first buried gate in the trench; Forming an insulating film on the exposed first buried gate surface; And forming a second buried gate on the insulating layer to contact the gate insulating layer adjacent to the drain region.

상기 제1 및 제2매립게이트는 상기 게이트절연막에 접하도록 형성하는 것이 바람직하다.
The first and second buried gates may be formed to contact the gate insulating layer.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 드레인영역과 중첩된 제2매립게이트를 구비함으로써, 동작간 제1매립게이트와 드레인영역 사이의 전압차이 및 전계를 감소시킬 있는 효과가 있다. 이를 통해, 본 발명은 제1매립게이트와 드레인영역 사이에서 GIDL 및 DIBL이 발생하는 것을 방지할 수 있는 효과가 있다.
The present invention based on the above-described problem solving means has the effect of reducing the voltage difference and the electric field between the first buried gate and the drain region during operation by providing a second buried gate overlapping the drain region. Through this, the present invention has the effect of preventing the generation of GIDL and DIBL between the first buried gate and the drain region.

도 1은 종래기술에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도.
도 2는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 4는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도이다.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도. 1 is a cross-sectional view showing a semiconductor device having a buried gate according to the prior art.
2 is a cross-sectional view of a semiconductor device having a buried gate according to a first embodiment of the present invention.
3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to a first embodiment of the present invention.
4 is a cross-sectional view illustrating a semiconductor device having a buried gate according to a second embodiment of the present invention.
5A through 5C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to a second embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 매립게이트와 드레인영역이 중첩되는 영역에서 발생하는 GIDL(Gate Induced Drain Leakage) 및 DIBL(Drain Induced Barrier Lowering)에 기인한 동작특성 열화를 방지할 수 있는 매립게이트(Buried Gate)를 구비한 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 기존의 단일전극으로 구성된 매립게이트를 서로 절연된 주전극과 부전극으로 분리하고, 부전극이 드레인영역과 중첩되는 구조를 갖는 반도체 장치 및 그 제조방법을 제공한다. 이때, 주전극에 인가되는 전압과 부전극에 인가되는 전압을 서로 달리하여 GIDL 및 DIBL에 기인한 동작특성 열화를 방지할 수 있다. The present invention, which will be described later, includes a buried gate capable of preventing deterioration of operating characteristics due to a gate induced drain leakage (GIDL) and a drain induced barrier lowering (DIBL) generated in a region where the buried gate and the drain region overlap. Provided are a semiconductor device and a method of manufacturing the same. To this end, the present invention provides a semiconductor device having a structure in which a conventional buried gate composed of a single electrode is separated into an insulated main electrode and a sub-electrode, and the sub-electrode overlaps with a drain region, and a method of manufacturing the same. At this time, the voltage applied to the main electrode and the voltage applied to the sub-electrode are different from each other to prevent deterioration of operating characteristics due to GIDL and DIBL.

이하, 본 발명의 실시예들을 통해 본 발명의 기술사상에 대하여 보다 구체적으로 설명한다.
Hereinafter, the technical idea of the present invention through the embodiments of the present invention will be described in more detail.

도 2는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도. 2 is a cross-sectional view of a semiconductor device having a buried gate according to a first embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체 장치는, 기판(21)에 형성된 트렌치(22), 트렌치(22) 표면에 형성된 게이트절연막(23), 트렌치(22)를 일부 매립하는 제1매립게이트(24A)와 제2매립게이트(27), 제1매립게이트(24A)와 제2매립게이트(27) 사이를 전기적으로 분리시키는 절연막(26), 트렌치(22) 양측의 기판(21)에 형성된 소스영역(29) 및 드레인영역(30), 나머지 트렌치(22)를 매립하는 실링막(28)을 포함한다. 이때, 제1매립게이트(24A)와 제2매립게이트(27)는 게이트절연막(23)에 접하도록 형성되고, 이는 제1 및 제2매립게이트(24A, 27)에 인가되는 전압에 의하여 반도체 장치의 동작특성을 용이하게 제어하기 위함이다. As shown in FIG. 2, a semiconductor device having a buried gate according to a first embodiment of the present invention includes a trench 22 formed in a substrate 21, a gate insulating film 23 formed on a surface of the trench 22, An insulating film 26 for electrically separating the first buried gate 24A and the second buried gate 27 to partially fill the trench 22, and the first buried gate 24A and the second buried gate 27, A source region 29 and a drain region 30 formed in the substrate 21 on both sides of the trench 22 and a sealing film 28 filling the remaining trench 22 are included. In this case, the first buried gate 24A and the second buried gate 27 are formed to be in contact with the gate insulating layer 23, and this is caused by the voltage applied to the first and second buried gates 24A and 27. This is to easily control the operation characteristics of the.

제1매립게이트(24A)는 기존의 단일전극으로 이루어진 매립게이트와 동일한 역할 즉, 워드라인(WordLine, WL)으로 작용하며, 제2매립게이트(27)는 제1매립게이트(24A)와 드레인영역(30) 사이에서 GIDL 및 DIBL이 발생하는 것을 방지하는 역할을 수행한다. 제1 및 제2매립게이트(24A, 27)는 금속성막으로 포함할 수 있으며, 서로 동일한 금속성막으로 구성될 수 있다. The first buried gate 24A serves the same role as a buried gate formed of a conventional single electrode, that is, a word line (WordLine, WL), and the second buried gate 27 has a first buried gate 24A and a drain region. It serves to prevent the occurrence of GIDL and DIBL between 30. The first and second buried gates 24A and 27 may be formed of a metallic film, and may be formed of the same metallic film.

GIDL 및 DIBL 발생을 효과적으로 방지하기 위해 제2매립게이트(27)는 제1매립게이트(24A)와 드레인영역(30) 사이에 개재된 구조를 가질 수 있다. 구체적으로, 제2매립게이트(27)는 드레인영역(30)과 인접한 게이트절연막(23)이 노출되도록 제1매립게이트(24A)에 형성된 리세스패턴(25)을 매립하는 구조를 가질 수 있다. 이는 제2매립게이트(27)를 통해 제1매립게이트(24A)와 드레인영역(30) 사이의 간격을 증가시켜 이들 사이의 전압차이 및 전계를 감소시키기 위함이다. In order to effectively prevent generation of GIDL and DIBL, the second buried gate 27 may have a structure interposed between the first buried gate 24A and the drain region 30. In detail, the second buried gate 27 may have a structure to fill the recess pattern 25 formed in the first buried gate 24A to expose the gate insulating layer 23 adjacent to the drain region 30. This is to increase the distance between the first buried gate 24A and the drain region 30 through the second buried gate 27 to reduce the voltage difference and the electric field therebetween.

또한, GIDL 및 DIBL 발생을 보다 효과적으로 방지하기 위해 제2매립게이트(27)의 일부가 드레인영역(30)과 중첩되는 것이 바람직하다. 즉, 드레인영역(30)의 저면(B2)보다 제2매립게이트(27)의 저면(B1)이 더 낮은 것이 바람직하다. 이는 제2매립게이트(27)에 인가되는 전압에 의하여 제1매립게이트(24A)와 드레인영역(30) 사이의 전압차이 및 전계를 보다 용이하게 감소시키기 위함이다.In addition, in order to more effectively prevent generation of GIDL and DIBL, it is preferable that a part of the second buried gate 27 overlaps with the drain region 30. That is, it is preferable that the bottom surface B1 of the second buried gate 27 is lower than the bottom surface B2 of the drain region 30. This is to reduce the voltage difference and the electric field between the first buried gate 24A and the drain region 30 more easily by the voltage applied to the second buried gate 27.

제1매립게이트(24A)는 채널형성 여부에 따른 반도체 장치의 온/오프 특성을 확보하기 위해 제1매립게이트(24A)의 일부가 소스영역(29)과 중첩되는 것이 바람직하며, GIDL 및 DIBL 발생을 방지하기 위해 제1매립게이트(24A)는 드레인영역(30)으로부터 소정 간격 이격되는 것이 바람직하다. In the first buried gate 24A, a portion of the first buried gate 24A overlaps the source region 29 in order to secure on / off characteristics of the semiconductor device depending on whether a channel is formed, and GIDL and DIBL are generated. In order to prevent the damage, the first buried gate 24A may be spaced apart from the drain region 30 by a predetermined interval.

상술한 구조를 갖는 본 발명의 제1실시예에 따른 반도체 장치는 워드라인으로 작용하는 제1매립게이트(24A)와 더불어서 동일 트렌치(22) 내부에 제1매립게이트(24A)와 전기적으로 분리된 제2매립게이트(27)를 구비함으로써, 동작간 제1매립게이트(24A)와 드레인영역(30) 사이의 전압차이 및 전계를 감소시킬 수 있으며, 이를 통해 GIDL 및 DIBL이 발생하는 것을 방지할 수 있다. The semiconductor device according to the first embodiment of the present invention having the above-described structure is electrically separated from the first buried gate 24A in the same trench 22 together with the first buried gate 24A serving as a word line. By providing the second buried gate 27, it is possible to reduce the voltage difference and the electric field between the first buried gate 24A and the drain region 30 between operations, thereby preventing the generation of GIDL and DIBL. have.

이하, 상술한 구조를 갖는 본 발명의 제1실시예에 따른 반도체 장치에서 GIDL 및 DIBL이 발생하는 것을 방지하는 원리에 대하여 자세히 설명한다.Hereinafter, the principle of preventing GIDL and DIBL from occurring in the semiconductor device according to the first embodiment of the present invention having the above-described structure will be described in detail.

먼저, GIDL은 반도체 장치가 오프상태 즉, 워드라인으로 작용하는 제1매립게이트(24A)에 0V 또는 음의 전압(Negative Voltage, 예컨대, VBB)이 인가되고, 드레인영역(30)에 양의 전압(Positive Voltage, 예컨대, VDD)이 인가된 경우에 제1매립게이트(24A)와 드레인영역(30) 사이의 전압차이에 의해 기판(21)과 드레인영역(30)에 형성된 공핍층에서 전자정공쌍(Electron Hole Pair, EHP)이 생성되고, 생성된 전자정공쌍에서 정공은 기판(21)으로 빠져나가고, 전자는 드레인영역(30)으로 빠져나감에 따라 누설전류가 발생하는 현상이다. First, in the GIDL, when the semiconductor device is in an off state, that is, 0 V or a negative voltage (eg, VBB) is applied to the first buried gate 24A serving as a word line, a positive voltage is applied to the drain region 30. Electron hole pairs in the depletion layer formed in the substrate 21 and the drain region 30 due to the voltage difference between the first buried gate 24A and the drain region 30 when a positive voltage (eg, VDD) is applied. (Electron Hole Pair, EHP) is generated, in which the holes exit to the substrate 21 and electrons exit to the drain region 30 to generate a leakage current.

여기서, 본 발명의 제1실시예에 따른 반도체 장치는 드레인영역(30)과 중첩되는 제2매립게이트(27)에 제1매립게이트(24A)에 인가된 전압과 다른 크기의 전압을 별도로 인가해줄 수 있기 때문에 제1매립게이트(24A)와 드레인영역(30) 사이의 전압차이를 감소시킬 수 있다. 예컨대, 제2매립게이트(27)에 제1매립게이트(24A)에 인가된 전압(예컨대, 0V)보다는 크고, 드레인영역(30)에 인가된 전압(예컨대, VDD)과 동일하거나 또는 드레인영역(30)에 인가된 전압보다 작은 전압을 인가해주면 제2매립게이트(27)에 의해 제1매립게이트(24A)와 드레인영역(30) 사이의 전압차이를 감소시킬 수 있다(0V < 제2매립게이트에 인가된 전압 ≤ VDD). Here, the semiconductor device according to the first embodiment of the present invention separately applies a voltage having a different magnitude from that applied to the first buried gate 24A to the second buried gate 27 overlapping the drain region 30. As a result, the voltage difference between the first buried gate 24A and the drain region 30 can be reduced. For example, the second buried gate 27 is greater than the voltage applied to the first buried gate 24A (eg, 0V) and is equal to the voltage applied to the drain region 30 (eg, VDD) or the drain region ( When a voltage smaller than the voltage applied to 30 is applied, the voltage difference between the first buried gate 24A and the drain region 30 may be reduced by the second buried gate 27 (0V <second buried gate). Voltage applied to ≤ VDD).

다음으로, DIBL은 반도체 장치가 온상태 즉, 제1매립게이트(24A)에 양의 전압이 인가되고, 드레인영역(30)에도 양의 전압이 인가된 경우에 제1매립게이와(24A)와 드레인영역(30) 사이에 전계가 증가하여 드레인영역(30) 측 전위장벽이 낮아짐에 따라 누설전류가 발생하는 현상이다.Next, the DIBL is connected to the first buried gay 24A when the semiconductor device is turned on, that is, when a positive voltage is applied to the first buried gate 24A and a positive voltage is applied to the drain region 30. This is a phenomenon in which a leakage current occurs as the electric field increases between the drain regions 30 to lower the potential barrier on the drain region 30 side.

여기서, 본 발명의 제1실시예에 따른 반도체 장치는 드레인영역(30)과 중첩되는 제2매립게이트(27)에 제1매립게이트(24A)에 인가된 전압보다 작은 양의 전압(0V < 제2매립게이트에 인가된 전압 < VDD)을 인가하면, 제1매립게이와(24A)와 드레인영역(30) 사이의 전계를 감소시킬 수 있다. Here, in the semiconductor device according to the first embodiment of the present invention, a voltage (0 V <zero is less than a voltage applied to the first buried gate 24A to the second buried gate 27 overlapping the drain region 30). When the voltage applied to the buried gates <VDD) is applied, the electric field between the first buried gay 24A and the drain region 30 can be reduced.

이처럼, 제2매립게이트(27)에 인가되는 전압의 크기를 조절하여 제1매립게이와(24A)와 드레인영역(30) 사이의 전압차이 및 전계를 감소시킴으로써, GIDL 및 DIBL 발생을 방지할 수 있다.
As such, by controlling the magnitude of the voltage applied to the second buried gate 27, the voltage difference and the electric field between the first buried gay 24A and the drain region 30 may be reduced, thereby preventing GIDL and DIBL generation. have.

도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to a first embodiment of the present invention.

도 3a에 도시된 바와 같이, 기판(21)을 선택적으로 식각하여 매립게이트가 형성될 트렌치(22)를 형성한 후에 트렌치(22) 표면에 게이트절연막(23)을 형성한다. 이때, 게이트절연막(23)은 산화막 예컨대, 실리콘산화막으로 형성할 수 있으며, 게이트절연막(23)으로 사용될 실리콘산화막은 열산화법(Theraml Oxidation)을 사용하여 형성할 수 있다. As shown in FIG. 3A, the substrate 21 is selectively etched to form the trench 22 in which the buried gate is to be formed, and then the gate insulating layer 23 is formed on the trench 22 surface. In this case, the gate insulating film 23 may be formed of an oxide film, for example, a silicon oxide film, and the silicon oxide film to be used as the gate insulating film 23 may be formed using a thermal oxidation method.

다음으로, 게이트절연막(23) 상에 트렌치(22)를 일부 매립하는 제1매립게이트(24)를 형성한다. 이때, 제1매립게이트(24)은 금속성막 예컨대, 텅스텐막(W)으로 형성할 수 있다.Next, a first buried gate 24 which partially fills the trench 22 is formed on the gate insulating film 23. In this case, the first buried gate 24 may be formed of a metallic film, for example, a tungsten film (W).

구체적으로, 제1매립게이트(24)는 트렌치(22)를 매립하도록 기판(21) 전면에 금속성막을 증착한 후에 전면식각공정 예컨대, 에치백(etchback)을 실시하는 일련의 공정과정을 통해 형성할 수 있다.Specifically, the first buried gate 24 may be formed through a series of processes in which a front surface etching process, for example, etchback is performed after depositing a metal film on the entire surface of the substrate 21 to fill the trench 22. Can be.

도 3b에 도시된 바와 같이, 경사이온주입을 실시하여 제1매립게이트(24) 일부를 비결정상태(Dis-Ordering)로 만든다. 이때, 제1매립게이트(24)에서 후속 공정을 통해 형성될 드레인영역과 제1매립게이트(24)가 중첩되는 지역이 경사이온주입에 의해 비결정상태를 갖도록 이온주입각을 조절하는 것이 바람직하며, 불순물이온으로는 비활성이온 예컨대, 아르곤(Ar)이온을 사용할 수 있다. As shown in FIG. 3B, a portion of the first buried gate 24 is made amorphous by performing gradient ion implantation. In this case, it is preferable to adjust the ion implantation angle so that the region where the drain region to be formed through the subsequent process in the first buried gate 24 and the first buried gate 24 overlap with each other has an amorphous state by gradient ion implantation. As the impurity ion, an inert ion such as argon (Ar) ion can be used.

도 3c에 도시된 바와 같이, 제1매립게이트(24)에 대한 전면식각공정 예컨대, 에치백을 실시하여 제1매립게이트(24)에 리세스패턴(25)을 형성한다. 이때, 제1매립게이트(24)에 리세스패턴(25)이 형성됨에 따라 제1매립게이트(24)의 상부면은 계단형태를 가질 수 있다. 이하, 전면식각공정으로 상부면이 계단형태를 갖는 제1매립게이트(24)의 도면부호를 '24A'로 변경하여 표기한다. As shown in FIG. 3C, a recess pattern 25 is formed in the first buried gate 24 by performing an etch back on the first buried gate 24. In this case, as the recess pattern 25 is formed in the first buried gate 24, an upper surface of the first buried gate 24 may have a stepped shape. Hereinafter, in the front surface etching process, the reference numerals of the first buried gates 24 having the step shape in the upper surface are changed to '24A' and described.

제1매립게이트(24A)에서 경사이온주입에 의하여 비결정상태를 갖는 영역이 그렇지 않은 영역에 비하여 식각속도가 빠르기 때문에 전면식각공정시 상부면이 계단형태를 갖는 제1매립게이트(24A)를 형성할 수 있다. 즉, 한번의 전면식각공정을 통해 제1매립게이트(24A)에 리세스패턴(25)을 형성할 수 있다.In the first buried gate 24A, since the etch rate is faster than that of the non-determined region by the inclined ion implantation, the first buried gate 24A having the stepped surface may be formed during the front etching process. Can be. That is, the recess pattern 25 may be formed in the first buried gate 24A through one surface etching process.

여기서, 리세스패턴(25)은 후속 공정을 통해 제2매립게이트가 형성될 공간으로 리세스패턴(25)의 일측 측벽 및 저면은 제1매립게이트(24A)가 제공하고, 타측 측벽은 후속 공정을 통해 형성될 드레인영역과 인접한 게이트절연막(23)이 제공하는 구조를 갖는다. Here, the recess pattern 25 is a space where the second buried gate is to be formed through a subsequent process, and one side wall and the bottom of the recess pattern 25 are provided by the first buried gate 24A, and the other side wall is a subsequent process. The gate insulating film 23 adjacent to the drain region to be formed through the structure is provided.

도 3d에 도시된 바와 같이, 노출된 제1매립게이트(24A) 표면을 따라 절연막(26)을 형성한다. 이때, 절연막(26)은 후속 공정을 통해 형성될 제2매립게이트와 제1매립게이트(24A) 사이를 전기적으로 분리하는 역할을 수행한다. As shown in FIG. 3D, an insulating film 26 is formed along the exposed first buried gate 24A. In this case, the insulating layer 26 serves to electrically separate between the second buried gate and the first buried gate 24A to be formed through a subsequent process.

절연막(26)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 일례로, 절연막(26)을 산화막으로 형성하는 경우에 화학기상증착법(CVD) 또는 물리기상증착법(PVD)과 같은 증착방법을 사용하여 산화막을 증착하거나, 또는 건식산화 또는 습식산화와 같은 산화방법을 사용하여 노출된 제1매립게이트(24A)의 표면을 산화시키는 방법으로 형성할 수도 있다. 또한, 제1매립게이트(24A) 표면에 자연적으로 형성된 자연산화막을 절연막(26)으로 이용할 수도 있다. The insulating film 26 may be formed of any one selected from the group consisting of an oxide film, a nitride film, and an oxynitride film or a laminated film in which these layers are stacked. For example, when the insulating film 26 is formed of an oxide film, an oxide film is deposited using a deposition method such as chemical vapor deposition (CVD) or physical vapor deposition (PVD), or an oxidation method such as dry oxidation or wet oxidation is used. It may be formed by oxidizing the surface of the first buried gate 24A exposed by using. In addition, a natural oxide film naturally formed on the surface of the first buried gate 24A may be used as the insulating film 26.

도 3e에 도시된 바와 같이, 절연막(26) 상에 리세스패턴(25)을 매립하는 제2매립게이트(27)를 형성한다. 이때, 제2매립게이트(27)는 제1매립게이트(24A)과 접합영역 특히, 드레인영역 사이의 전압 차이 및 전압 차이에 따른 전계 증가에 기인한 GIDL 및 DIBL을 방지하는 역할을 수행하는 것으로, 금속성막으로 형성할 수 있으며, 제1매립게이트(24A)와 동일한 물질로 형성할 수도 있다. As shown in FIG. 3E, a second buried gate 27 filling the recess pattern 25 is formed on the insulating layer 26. In this case, the second buried gate 27 serves to prevent GIDL and DIBL due to the voltage difference between the first buried gate 24A and the junction region, in particular, the drain region, and an increase in the electric field due to the voltage difference. It may be formed of a metallic film, or may be formed of the same material as the first buried gate 24A.

제2매립게이트(27)는 절연막(26) 상에서 나머지 트렌치(22)를 매립하도록 기판(21) 전면에 금속성막을 증착한 이후에 제1매립게이트(24A) 상부의 절연막(26)이 노출될때까지 전면식각공정 예컨대, 에치백을 실시하는 일련의 공정과정을 통해 형성할 수 있다. The second buried gate 27 is deposited on the entire surface of the substrate 21 to fill the remaining trenches 22 on the insulating layer 26 until the insulating layer 26 on the first buried gate 24A is exposed. It may be formed through a series of processes for performing an entire surface etching process, for example, etch back.

도 3f에 도시된 바와 같이, 나머지 트렌치(22)를 매립하는 실링막(28)을 형성한다. 실링막(28)은 후속 공정간 기형성된 제1 및 제2매립게이트(24A, 27)가 손상되는 것을 방지하는 역할을 수행하는 것으로, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. As shown in FIG. 3F, a sealing film 28 filling the remaining trench 22 is formed. The sealing film 28 serves to prevent damage to the first and second buried gates 24A and 27 previously formed during subsequent processes, and any one selected from the group consisting of an oxide film, a nitride film and an oxynitride film It can be formed as a laminated film laminated.

다음으로, 트렌치(22) 양측 기판(21)에 불순물을 이온주입하여 접합영역 즉, 소스영역(29) 및 드레인영역(30)을 형성한다. 이때, GIDL 및 DIBL 발생을 효과적으로 방지하기 위해 제2매립게이트(27)의 저면(B1)이 드레인영역(30)의 저면(B2)보다 낮도록 형성한다. 그리고, 제1매립게이트(24A)의 일부와 소스영역(29)이 중첩되도록 형성하고, 드레인영역(30)과 제1매립게이트(24A)는 소정 간격 이격되도록 형성한다. Next, impurities are implanted into the substrates 21 on both sides of the trench 22 to form a junction region, that is, a source region 29 and a drain region 30. At this time, in order to effectively prevent the generation of GIDL and DIBL, the bottom surface B1 of the second buried gate 27 is formed to be lower than the bottom surface B2 of the drain region 30. A portion of the first buried gate 24A and the source region 29 overlap each other, and the drain region 30 and the first buried gate 24A are formed to be spaced apart from each other by a predetermined interval.

상술한 공정과정을 통해 GIDL 및 DIBL 발생을 방지할 수 있는 매립게이트를 구비한 반도체 장치를 구현할 수 있다.
Through the above-described process, a semiconductor device having a buried gate capable of preventing generation of GIDL and DIBL may be implemented.

도 4는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도이다. 4 is a cross-sectional view illustrating a semiconductor device having a buried gate according to a second embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체 장치는, 기판(41)에 형성된 트렌치(42), 트렌치(42) 표면에 형성된 게이트절연막(43), 트렌치(42)를 일부 매립하는 제1매립게이트(44)와 제2매립게이트(46), 제1매립게이트(44)와 제2매립게이트(46) 사이를 전기적으로 분리시키는 절연막(45), 트렌치(42) 양측의 기판(41)에 형성된 소스영역(48) 및 드레인영역(49), 나머지 트렌치(42)를 매립하는 실링막(47)을 포함한다. 이때, 제1매립게이트(44)와 제2매립게이트(46)는 게이트절연막(43)에 접하도록 형성되고, 이는 제1 및 제2매립게이트(44, 46)에 인가되는 전압에 의하여 반도체 장치의 동작특성을 용이하게 제어하기 위함이다. As shown in FIG. 4, a semiconductor device having a buried gate according to a second embodiment of the present invention includes a trench 42 formed in a substrate 41, a gate insulating film 43 formed on a surface of the trench 42, An insulating film 45 electrically separating the first buried gate 44 and the second buried gate 46 to partially fill the trench 42, and between the first buried gate 44 and the second buried gate 46, A source region 48 and a drain region 49 formed in the substrate 41 on both sides of the trench 42 and a sealing film 47 filling the remaining trench 42 are included. In this case, the first buried gate 44 and the second buried gate 46 are formed to be in contact with the gate insulating layer 43, and this is caused by the voltage applied to the first and second buried gates 44 and 46. This is to easily control the operation characteristics of the.

제1매립게이트(44)는 기존의 단일전극으로 이루어진 매립게이트와 동일한 역할 즉, 워드라인으로 작용하며, 제2매립게이트(46)는 제1매립게이트(44)와 드레인영역(49) 사이에서 GIDL 및 DIBL이 발생하는 것을 방지하는 역할을 수행한다. 제1 및 제2매립게이트(44, 46)는 금속성막으로 포함할 수 있으며, 서로 동일한 금속성막으로 구성될 수 있다. The first buried gate 44 plays the same role as a buried gate formed of a conventional single electrode, that is, a word line, and the second buried gate 46 is disposed between the first buried gate 44 and the drain region 49. It plays a role of preventing GIDL and DIBL from occurring. The first and second buried gates 44 and 46 may be formed of a metallic film, and may be formed of the same metallic film.

제2매립게이트(46)의 제조공정을 단순화시킴과 동시에 제1매립게이트(44)와 제2매립게이트(46) 사이의 전기적 간섭을 최소화시키기 위해 제2매립게이트(46)는 절연막(45)을 개재하여 제1매립게이트(44) 상부에 위치하는 구조를 가질 수 있다.In order to simplify the manufacturing process of the second buried gate 46 and to minimize electrical interference between the first buried gate 44 and the second buried gate 46, the second buried gate 46 may be formed of an insulating film 45. It may have a structure positioned above the first buried gate 44 through the.

제1매립게이트(44)는 채널형성 여부에 따른 반도체 장치의 온/오프 특성을 확보하기 위해 제1매립게이트(24A)의 일부가 소스영역(48) 및 드레인영역(49)과 중첩되는 것이 바람직하다. 이때, 제1매립게이트(44)와 드레인영역(49)이 일부 중첩됨에 따라 발생하는 GIDL 및 DIBL을 효과적으로 방지하기 위해 제2매립게이트(46) 전체가 드레인영역(49)과 중첩되는 것이 바람직하다. 이처럼, 제2매립게이트(46) 전체가 드레인영역(49)과 중첩되는 구조는 제2매립게이트(46)에 인가되는 전압에 의한 드레인영역(49)의 제어력을 증가시킬 수 있기 때문에 제1매립게이트(44)와 드레인영역(49) 사이의 전압차이 및 전계를 용이하게 감소시킬 수 있다. In the first buried gate 44, a portion of the first buried gate 24A overlaps the source region 48 and the drain region 49 in order to secure on / off characteristics of the semiconductor device depending on whether a channel is formed. Do. In this case, in order to effectively prevent the GIDL and DIBL generated when the first buried gate 44 and the drain region 49 partially overlap, it is preferable that the entire second buried gate 46 overlaps with the drain region 49. . As such, the structure in which the entire second buried gate 46 overlaps the drain region 49 may increase the control force of the drain region 49 due to the voltage applied to the second buried gate 46. The voltage difference and the electric field between the gate 44 and the drain region 49 can be easily reduced.

상술한 구조를 갖는 본 발명의 제2실시예에 따른 반도체 장치는 워드라인으로 작용하는 제1매립게이트(44)와 더불어서 동일 트렌치(42) 내부에 제1매립게이트(44)와 전기적으로 분리된 제2매립게이트(46)를 구비함으로써, 동작간 제1매립게이트(44)와 드레인영역(49) 사이의 전압차이 및 전계를 감소시킬 수 있으며, 이를 통해 GIDL 및 DIBL이 발생하는 것을 방지할 수 있다. The semiconductor device according to the second embodiment of the present invention having the above-described structure is electrically separated from the first buried gate 44 in the same trench 42 together with the first buried gate 44 serving as a word line. By providing the second buried gate 46, it is possible to reduce the voltage difference and the electric field between the first buried gate 44 and the drain region 49 during operation, thereby preventing the generation of GIDL and DIBL. have.

제2매립게이트(46)을 구비함에 따라 GIDL 및 DIBL 발생을 방지하는 원리에 대해서는 앞서 본 발명의 제1실시예에서 자세히 설명한 바, 여기서는 자세한 설명을 생략한다. The principle of preventing the generation of GIDL and DIBL by having the second buried gate 46 is described in detail in the first embodiment of the present invention, and a detailed description thereof will be omitted herein.

도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 5A through 5C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to a second embodiment of the present invention.

도 5a에 도시된 바와 같이, 기판(41)을 선택적으로 식각하여 매립게이트가 형성될 트렌치(42)를 형성한 후에 트렌치(42) 표면에 게이트절연막(43)을 형성한다. 이때, 게이트절연막(43)은 산화막 예컨대, 실리콘산화막으로 형성할 수 있으며, 게이트절연막(43)으로 사용될 실리콘산화막은 열산화법(Theraml Oxidation)을 사용하여 형성할 수 있다. As illustrated in FIG. 5A, the substrate 41 is selectively etched to form the trench 42 in which the buried gate is to be formed, and then the gate insulating layer 43 is formed on the trench 42 surface. In this case, the gate insulating layer 43 may be formed of an oxide layer, for example, a silicon oxide layer, and the silicon oxide layer to be used as the gate insulating layer 43 may be formed using a thermal oxidation method.

다음으로, 게이트절연막(43) 상에 트렌치(42)를 일부 매립하는 제1매립게이트(44)를 형성한다. 이때, 제1매립게이트(44)은 금속성막 예컨대, 텅스텐막(W)으로 형성할 수 있다.Next, a first buried gate 44 which partially fills the trench 42 is formed on the gate insulating layer 43. In this case, the first buried gate 44 may be formed of a metallic film, for example, a tungsten film (W).

구체적으로, 제1매립게이트(44)는 트렌치(42)를 매립하도록 기판(41) 전면에 금속성막을 증착한 후에 전면식각공정 예컨대, 에치백(etchback)을 실시하는 일련의 공정과정을 통해 형성할 수 있다.In detail, the first buried gate 44 may be formed by depositing a metal film on the entire surface of the substrate 41 to fill the trench 42 and then performing a front surface etching process, for example, a series of etchbacks. Can be.

도 5b에 도시된 바와 같이, 제1매립게이트(44) 표면에 절연막(45)을 형성한다. 이때, 절연막(45)은 후속 공정을 통해 형성될 제2매립게이트와 제1매립게이트(44) 사이를 전기적으로 분리하는 역할을 수행한다. As shown in FIG. 5B, an insulating film 45 is formed on the surface of the first buried gate 44. In this case, the insulating layer 45 serves to electrically separate between the second buried gate and the first buried gate 44 to be formed through a subsequent process.

절연막(45)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 일례로, 절연막(45)을 산화막으로 형성하는 경우에 화학기상증착법(CVD) 또는 물리기상증착법(PVD)과 같은 증착방법을 사용하여 산화막을 증착하거나, 또는 건식산화 또는 습식산화와 같은 산화방법을 사용하여 노출된 제1매립게이트(44)의 표면을 산화시키는 방법으로 형성할 수도 있다. 또한, 제1매립게이트(44) 표면에 자연적으로 형성된 자연산화막을 절연막(45)으로 이용할 수도 있다. The insulating film 45 may be formed of any one selected from the group consisting of an oxide film, a nitride film, and an oxynitride film or a laminated film in which these layers are stacked. For example, when the insulating film 45 is formed of an oxide film, an oxide film is deposited using a deposition method such as chemical vapor deposition (CVD) or physical vapor deposition (PVD), or an oxidation method such as dry oxidation or wet oxidation is used. It may be formed by a method of oxidizing the surface of the first buried gate 44 exposed by using. In addition, a natural oxide film naturally formed on the surface of the first buried gate 44 may be used as the insulating film 45.

다음으로, 절연막(45) 상에 트렌치(42)의 어느 일측 측벽에 형성된 게이트절연막(43)에 접하는 제2매립게이트(46)를 형성한다. 구체적으로, 후속 공정을 통해 형성될 드레인영역과 중첩되도록 절연막(45) 상에 제2매립게이트(46)를 형성한다. 이때, 제2매립게이트(46)는 제1매립게이트(44)과 드레인영역 사이의 전압 차이 및 전압 차이에 따른 전계 증가에 기인한 GIDL 및 DIBL을 방지하는 역할을 수행하는 것으로, 금속성막으로 형성할 수 있으며, 제1매립게이트(44)와 동일한 물질로 형성할 수도 있다. Next, a second buried gate 46 is formed on the insulating film 45 to contact the gate insulating film 43 formed on one sidewall of the trench 42. In detail, the second buried gate 46 is formed on the insulating layer 45 to overlap the drain region to be formed through the subsequent process. At this time, the second buried gate 46 serves to prevent GIDL and DIBL due to the voltage difference between the first buried gate 44 and the drain region and the increase of the electric field due to the voltage difference. The first buried gate 44 may be formed of the same material as the first buried gate 44.

제2매립게이트(46)는 절연막(45) 상에 나머지 트렌치(42)를 매립하도록 금속성막을 증착하고, 전면식각공정 예컨대, 에치백을 실시하여 증착된 금속성막이 트렌치(42) 내부에 잔류하도록 한 다음, 감광막패턴을 이용하여 트렌치(42) 내부에 잔류하는 금속성막을 식각하는 일련의 공정과정을 통해 형성할 수 있다. The second buried gate 46 deposits a metal film to fill the remaining trench 42 on the insulating film 45, and performs a front etching process, for example, an etch back, so that the deposited metal film remains in the trench 42. Next, the photoresist layer may be formed through a series of processes of etching the metallic film remaining in the trench 42 using the photoresist pattern.

도 5c에 도시된 바와 같이, 나머지 트렌치(42)를 매립하는 실링막(47)을 형성한다. 실링막(47)은 후속 공정간 기형성된 제1 및 제2매립게이트(44, 46)가 손상되는 것을 방지하는 역할을 수행하는 것으로, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. As shown in FIG. 5C, a sealing film 47 filling the remaining trench 42 is formed. The sealing film 47 serves to prevent damage to the first and second buried gates 44 and 46 previously formed during subsequent processes, and any one selected from the group consisting of an oxide film, a nitride film and an oxynitride film It can be formed as a laminated film laminated.

다음으로, 트렌치(42) 양측 기판(41)에 불순물을 이온주입하여 접합영역 즉, 소스영역(48) 및 드레인영역(49)을 형성한다. 이때, 제2매립게이트(46) 전체가 드레인영역(49)에 중첩되도록 형성할 수 있으며, 제1매립게이트(44) 일부가 소스영역(48) 및 드레인영역(49)과 중첩되도록 형성할 수 있다.
Next, impurities are implanted into the substrate 41 on both sides of the trench 42 to form a junction region, that is, a source region 48 and a drain region 49. In this case, the entire second buried gate 46 may be formed to overlap the drain region 49, and a portion of the first buried gate 44 may be formed to overlap the source region 48 and the drain region 49. have.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

21, 41 : 기판 22, 42 : 트렌치
23, 43 : 게이트절연막 24, 24A, 44 : 제1매립게이트
25 : 리세스패턴 26, 45 : 절연막
27, 46 : 제2매립게이트 28, 47 : 실링막
29, 48 : 소스영역 30, 49 : 드레인영역21, 41: substrate 22, 42: trench
23, 43: gate insulating film 24, 24A, 44: first buried gate
25 recess pattern 26, 45 insulating film
27, 46: second buried gate 28, 47: sealing film
29, 48: source region 30, 49: drain region

Claims (23)

기판에 형성된 트렌치;
상기 트렌치 표면에 형성된 게이트절연막;
상기 트렌치 양측의 상기 기판에 형성된 소스영역 및 드레인영역; 및
상기 트렌치를 일부 매립하고, 서로 절연된 제1매립게이트와 제2매립게이트
를 포함하고, 상기 제2매립게이트는 상기 드레인영역과 중첩된 반도체 장치.
Trenches formed in the substrate;
A gate insulating film formed on the trench surface;
Source and drain regions formed on the substrate on both sides of the trench; And
A first buried gate and a second buried gate partially buried in the trench and insulated from each other
And a second buried gate overlapping the drain region.
제1항에 있어서,
상기 제1매립게이트와 상기 제2매립게이트 사이를 전기적으로 분리시키는 절연막을 더 포함하는 반도체 장치.
The method of claim 1,
And an insulating film electrically separating the first buried gate and the second buried gate.
제1항에 있어서,
상기 제2매립게이트는 상기 제1매립게이트와 상기 드레인영역 사이에 개재된 반도체 장치.
The method of claim 1,
And the second buried gate is interposed between the first buried gate and the drain region.
제3항에 있어서,
상기 제2매립게이트의 일부가 상기 드레인영역과 중첩되는 반도체 장치.
The method of claim 3,
A portion of the second buried gate overlapping the drain region;
제4항에 있어서,
상기 드레인영역의 저면보다 상기 제2매립게이트의 저면이 더 낮은 반도체 장치.
The method of claim 4, wherein
And a bottom surface of the second buried gate is lower than a bottom surface of the drain region.
제3항에 있어서,
상기 제1매립게이트는 일부가 상기 소스영역과 중첩되고, 상기 드레인영역으로부터는 소정 간격 이격된 반도체 장치.
The method of claim 3,
A portion of the first buried gate overlaps the source region and is spaced apart from the drain region by a predetermined interval.
제1항에 있어서,
상기 제2매립게이트는 상기 제1매립게이트 상부에 형성된 반도체 장치.
The method of claim 1,
And the second buried gate is formed on the first buried gate.
제7항에 있어서,
상기 제2매립게이트 전체가 상기 드레인영역과 중첩되는 반도체 장치.
The method of claim 7, wherein
And the entire second buried gate overlapping the drain region.
제7항에 있어서,
상기 제1매립게이트의 일부가 상기 소스영역 및 상기 드레인영역과 중첩되는 반도체 장치.
The method of claim 7, wherein
A portion of the first buried gate overlaps the source region and the drain region.
제3항 또는 제7항에 있어서,
상기 제1 및 상기 제2매립게이트는 상기 게이트절연막과 접하는 반도체 장치.
The method according to claim 3 or 7,
And the first and second buried gates are in contact with the gate insulating layer.
기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
상기 트렌치 표면에 게이트절연막을 형성하는 단계;
상기 트렌치를 일부 매립하고 서로 절연된 제1매립게이트와 제2매립게이트를 형성하는 단계; 및
상기 트렌치 양측의 상기 기판에 소스영역 및 드레인영역을 형성하되, 상기 드레인영역은 상기 제2매립게이트와 중첩되도록 형성하는 단계
를 포함하는 반도체 장치 제조방법.
Selectively etching the substrate to form a trench;
Forming a gate insulating film on the trench surface;
Filling the trench and forming a first buried gate and a second buried gate insulated from each other; And
Forming a source region and a drain region on the substrate on both sides of the trench, wherein the drain region overlaps with the second buried gate
Semiconductor device manufacturing method comprising a.
제11항에 있어서,
상기 제2매립게이트가 상기 제1매립게이트와 상기 드레인영역 사이에 개재되도록 형성하는 반도체 장치 제조방법.
The method of claim 11,
And the second buried gate is interposed between the first buried gate and the drain region.
제12항에 있어서,
상기 제2매립게이트의 일부가 상기 드레인영역과 중첩되도록 형성하는 반도체 장치 제조방법.
The method of claim 12,
And forming a portion of the second buried gate to overlap the drain region.
제13항에 있어서,
상기 드레인영역의 저면보다 상기 제2매립게이트의 저면이 더 낮도록 형성하는 반도체 장치 제조방법.
The method of claim 13,
And forming a bottom surface of the second buried gate lower than a bottom surface of the drain region.
제12항에 있어서,
상기 제1매립게이트는 일부가 상기 소스영역과 중첩되고, 상기 드레인영역으로부터는 소정 간격 이격되도록 형성하는 반도체 장치 제조방법.
The method of claim 12,
And a portion of the first buried gate overlapping the source region and spaced apart from the drain region by a predetermined interval.
제12항에 있어서,
상기 제1매립게이트와 제2매립게이트를 형성하는 단계는,
상기 트렌치 내부에 제1매립게이트를 형성하는 단계;
상기 제1매립게이트를 선택적으로 식각하여 리세스패턴을 형성하는 단계;
노출된 상기 제1매립게이트 표면을 따라 절연막을 형성하는 단계; 및
상기 리세스패턴 내부에 제2매립게이트를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 12,
Forming the first buried gate and the second buried gate,
Forming a first buried gate in the trench;
Selectively etching the first buried gate to form a recess pattern;
Forming an insulating film along the exposed first buried gate surface; And
Forming a second buried gate in the recess pattern
Semiconductor device manufacturing method comprising a.
제16항에 있어서,
상기 리세스패턴을 형성하는 단계는,
상기 드레인영역 방향으로 경사이온주입을 실시하여 상기 제1매립게이트 일부를 비결정상태로 변환시키는 단계; 및
전면식각공정을 실시하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 16,
Forming the recess pattern,
Converting a portion of the first buried gate into an amorphous state by performing a gradient ion implantation toward the drain region; And
Steps to perform a full surface etching process
Semiconductor device manufacturing method comprising a.
제17항에 있어서,
상기 경사이온주입은 비활성이온을 사용하여 실시하는 반도체 장치 제조방법.
The method of claim 17,
The gradient ion implantation method is performed using an inert ion.
제11항에 있어서,
상기 제2매립게이트가 상기 제1매립게이트 상부에 위치하도록 형성하는 반도체 장치 제조방법.
The method of claim 11,
And forming the second buried gate above the first buried gate.
제19항에 있어서,
상기 제2매립게이트 전체가 상기 드레인영역과 중첩하도록 형성하는 반도체 장치 제조방법.
The method of claim 19,
And forming the entire second buried gate so as to overlap the drain region.
제19항에 있어서,
상기 제1매립게이트의 일부가 상기 소스영역 및 상기 드레인영역과 중첩되도록 형성하는 반도체 장치 제조방법.
The method of claim 19,
And forming a portion of the first buried gate to overlap the source region and the drain region.
제19항에 있어서,
상기 제1매립게이트와 제2매립게이트를 형성하는 단계는,
상기 트렌치 내부에 제1매립게이트를 형성하는 단계;
노출된 상기 제1매립게이트 표면에 절연막을 형성하는 단계; 및
상기 드레인영역과 인접한 상기 게이트절연막에 접하도록 상기 절연막 상에 제2매립게이트를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 19,
Forming the first buried gate and the second buried gate,
Forming a first buried gate in the trench;
Forming an insulating film on the exposed first buried gate surface; And
Forming a second buried gate on the insulating layer to be in contact with the gate insulating layer adjacent to the drain region;
Semiconductor device manufacturing method comprising a.
제12항 또는 제19항에 있어서,
상기 제1 및 제2매립게이트는 상기 게이트절연막에 접하도록 형성하는 반도체 장치 제조방법.
The method of claim 12 or 19,
And the first and second buried gates are in contact with the gate insulating layer.
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