KR20110110617A - Method of fabricating semiconductor device - Google Patents

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KR20110110617A
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contact hole
insulating film
semiconductor device
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홍승희
염승진
이효석
이남열
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주식회사 하이닉스반도체
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Abstract

본 발명은 플러그와 금속배선 사이의 콘택저항 증가를 방지할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이에 따라 본 발명은 기판 상에 제1 및 제2층간절연막을 순차적으로 형성하는 단계; 상기 제2 및 제1층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하는 플러그를 형성하는 단계; 상기 제2층간절연막을 선택적으로 식각하여 상기 콘택홀의 입구 선폭을 증가시킴과 동시에 상기 플러그를 리세스하는 단계; 및 상기 제2층간절연막 상에 상기 플러그와 접하고, 나머지 상기 콘택홀을 매립하는 금속배선을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공하며, 상술한 본 발명에 따르면, 제1층간절연막을 식각정지막으로 플러그를 리세스함으로써, 플러그가 과도하게 리세스되는 것을 방지하여 금속배선이 나머지 콘택홀을 매립하는 과정에서 매립불량이 발생하는 것을 방지할 수 있으며, 이를 통해 플러그와 금속배선 사이에 콘택저항이 증가하는 것을 방지할 수 있다. The present invention provides a method of manufacturing a semiconductor device capable of preventing an increase in contact resistance between a plug and a metal wiring. Accordingly, the present invention provides a method of manufacturing a semiconductor device, comprising: sequentially forming a first and a second interlayer insulating film on a substrate; Selectively etching the second and first interlayer dielectric layers to form contact holes; Forming a plug to fill the contact hole; Selectively etching the second interlayer insulating film to increase the inlet line width of the contact hole and to recess the plug; And forming a metal wiring on the second interlayer insulating layer, the metal wiring contacting the plug and filling the remaining contact holes. According to the present invention, a first interlayer insulating layer may be formed. By recessing the plug with the etch stop layer, it is possible to prevent the plug from being excessively recessed, thereby preventing the occurrence of a filling failure in the process of filling the remaining contact holes with the metal wiring. It is possible to prevent the contact resistance from increasing.

Description

반도체 장치 제조방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD OF FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 플러그와 금속배선을 구비하는 반도체 장치의 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a manufacturing method of a semiconductor device having a plug and a metal wiring.

반도체 장치는 다양한 구조물(예컨대, 트랜지스터, 캐패시터 등)이 적층된 구조를 갖고, 플러그와 금속배선을 통해 적층된 각각의 구조물 사이를 전기적으로 연결한다. The semiconductor device has a structure in which various structures (eg, transistors, capacitors, and the like) are stacked, and electrically connects the stacked structures through plugs and metal wires.

도 1a 및 도 1b는 종래기술에 따른 반도체 장치 제조방법을 도시한 공정단면도이고, 도 2는 종래기술에 따른 문제점을 나타낸 이미지이다. 1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art, and FIG. 2 is an image illustrating a problem according to the prior art.

도 1a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(11) 상에 층간절연막(12)을 형성한 후에 층간절연막(12)을 선택적으로 식각하여 콘택홀(13)을 형성한다. As shown in FIG. 1A, after forming the interlayer insulating film 12 on the substrate 11 on which a predetermined structure is formed, the interlayer insulating film 12 is selectively etched to form the contact hole 13.

다음으로, 콘택홀(13)을 충분히 매립하도록 기판(11) 전면에 플러그용 도전막(14)을 증착한 후에 전면식각공정을 실시하여 콘택홀(13)을 매립하는 플러그(14A)를 형성한다. Next, after the plug conductive film 14 is deposited on the entire surface of the substrate 11 so as to sufficiently fill the contact hole 13, a front surface etching process is performed to form a plug 14A for filling the contact hole 13. .

도 1b에 도시된 바와 같이, 층간절연막(12) 전면에 금속막을 증착한 후에 금속막을 선택적으로 식각하여 플러그(14A)와 연결된 금속배선(15)을 형성한다. As shown in FIG. 1B, after depositing a metal film on the entire surface of the interlayer insulating film 12, the metal film is selectively etched to form a metal wiring 15 connected to the plug 14A.

종래기술에 따른 반도체 장치의 제조방법은 금속배선(15)과 플러그(14A)의 콘택특성을 향상시키기 위해 플러그(14A) 형성공정시 즉, 플러그용 도전막(14)을 전면식각하는 과정에서 플러그(14A)의 상부면이 층간절연막(12)의 상부면보다 낮게 플러그(14A)를 일부 리세스(recess)한다. In the method of manufacturing a semiconductor device according to the related art, the plug 14A is formed during the formation of the plug 14A in order to improve contact characteristics between the metal wiring 15 and the plug 14A, that is, during the entire surface etching of the plug conductive film 14. The plug 14A is partially recessed so that the upper surface of the 14A is lower than the upper surface of the interlayer insulating film 12.

하지만, 반도체 장치의 집적도가 증가함에 따라 콘택홀(13)의 선폭도 감소하게 된다. 콘택홀(13)의 선폭이 감소하게 되면 플러그용 도전막(14)을 전면식각하는 과정에서 콘택홀(13) 입구에 식각가스가 집중되면서 플러그(14A)에 과도한 리세스가 발생하는 문제점이 있다.However, as the degree of integration of the semiconductor device increases, the line width of the contact hole 13 also decreases. When the line width of the contact hole 13 is reduced, there is a problem that excessive recess occurs in the plug 14A while etching gas is concentrated at the inlet of the contact hole 13 during the entire etching of the plug conductive layer 14. .

이처럼, 플러그(14A)에 과도한 리세스가 발생하게 되면, 후속 금속배선(15)을 위한 금속막 증착공정시 금속막이 나머지 콘택홀(13)을 충분히 매립하지 못하는 문제점이 발생한다(도 1b 및 도 2의 도면부호 'A' 참조). 이는, 플러그(14A)와 금속배선(15) 사이의 콘택저항 증가를 야기하여 반도체 장치의 동작특성을 열화시키는 문제점이 있다.
As such, when excessive recess occurs in the plug 14A, a problem occurs that the metal film does not sufficiently fill the remaining contact hole 13 during the metal film deposition process for the subsequent metal wiring 15 (FIGS. 1B and FIG. See symbol 'A' of 2.). This causes a problem of increasing the contact resistance between the plug 14A and the metal wiring 15, thereby degrading the operating characteristics of the semiconductor device.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 플러그와 금속배선 사이의 콘택저항 증가를 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device which can prevent an increase in contact resistance between a plug and a metal wiring.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판 상에 제1 및 제2층간절연막을 순차적으로 형성하는 단계; 상기 제2 및 제1층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하는 플러그를 형성하는 단계; 상기 제2층간절연막을 선택적으로 식각하여 상기 콘택홀의 입구 선폭을 증가시킴과 동시에 상기 플러그를 리세스하는 단계; 및 상기 제2층간절연막 상에 상기 플러그와 접하고, 나머지 상기 콘택홀을 매립하는 금속배선을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다. According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method comprising: sequentially forming a first and a second interlayer insulating film on a substrate; Selectively etching the second and first interlayer dielectric layers to form contact holes; Forming a plug to fill the contact hole; Selectively etching the second interlayer insulating film to increase the inlet line width of the contact hole and to recess the plug; And forming a metal wiring on the second interlayer insulating layer and in contact with the plug and filling the remaining contact holes.

상기 제1 및 제2층간절연막은 서로 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. The first and second interlayer insulating films may be formed of a material having an etching selectivity with each other.

상기 제2층간절연막을 선택적으로 식각하여 상기 콘택홀의 입구 선폭을 증가시킴과 동시에 상기 플러그를 리세스하는 단계는 상기 제1층간절연막을 식각정지막으로 사용하여 진행하는 것이 바람직하다. Selectively etching the second interlayer insulating film to increase the inlet line width of the contact hole and recessing the plug may be performed by using the first interlayer insulating film as an etch stop layer.

상기 콘택홀을 매립하는 플러그를 형성하는 단계는, 상기 콘택홀을 완전히 매립하도록 상기 기판 전면에 플러그용 도전막을 증착하는 단계; 및 상기 제2층간절연막의 상부면이 노출될때까지 상기 플러그용 도전막을 전면식각하는 단계를 포함할 수 있다. 상기 전면식각은 에치백 공정을 사용하여 실시할 수 있다.
The forming of the plug filling the contact hole may include depositing a plug conductive film on the entire surface of the substrate to completely fill the contact hole; And etching the entire surface of the plug conductive film until the upper surface of the second interlayer insulating film is exposed. The front surface etching may be performed using an etch back process.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 제2층간절연막을 선택적으로 식각하여 콘택홀의 입구 선폭을 증가시킴으로써, 금속배선이 나머지 콘택홀을 매립하는 과정에서 매립불량이 발생하는 것을 방지할 수 있는 효과가 있다. The present invention based on the above-described problem solving means, by selectively etching the second interlayer insulating film to increase the inlet line width of the contact hole, it is possible to prevent the occurrence of poor filling in the process of the metal wiring to fill the remaining contact hole. It has an effect.

또한, 본 발명은 제1층간절연막을 식각정지막으로 플러그를 리세스함으로써, 플러그가 과도하게 리세스되는 것을 방지함과 동시에 전체 기판에 걸쳐 균일한 두께가 리세스된 플러그를 형성할 수 있는 효과가 있다. 또한, 본 발명은 플러그가 과도하게 리세스되는 것을 방지함으로써, 금속배선이 나머지 콘택홀을 매립하는 과정에서 매립불량이 발생하는 것을 보다 효과적으로 방지할 수 있는 효과가 있다. In addition, the present invention has the effect of preventing the plug from being excessively recessed and forming a plug having a uniform thickness over the entire substrate by recessing the plug with the first interlayer insulating film as an etch stop film. There is. In addition, the present invention prevents the plug from being excessively recessed, thereby effectively preventing the embedding defect from occurring in the process of filling the remaining contact holes with the metal wiring.

결과적으로, 본 발명은 플러그와 금속배선 사이에 콘택저항이 증가하는 것을 방지할 수 있으며, 반도체 장치의 동작특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
As a result, the present invention can prevent an increase in contact resistance between the plug and the metal wiring, and has the effect of improving the operation characteristics and the reliability of the semiconductor device.

도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 종래기술에 따른 문제점을 나타낸 이미지.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도. 1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
Figure 2 is an image showing a problem according to the prior art.
3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 반도체 장치의 집적도가 증가함에 따른 플러그의 과도한 리세스에 기인한 플러그와 금속배선 사이의 콘택저항 증가를 방지할 수 있는 반도체 장치의 제조방법을 제공한다. 이하, 본 발명의 일실시예를 통해 본 발명의 기술사항에 대하여 구체적으로 설명한다.The present invention to be described later provides a method of manufacturing a semiconductor device capable of preventing an increase in contact resistance between the plug and the metal wiring due to excessive recess of the plug as the degree of integration of the semiconductor device increases. Hereinafter, the technical details of the present invention through one embodiment of the present invention will be described in detail.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다. 3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(21) 상에 제1층간절연막(22)을 형성한다. 이때, 기판(21)에 형성된 소정의 구조물은 트랜지스터, 비트라인, 캐패시터 등을 포함할 수 있다. 그리고, 제1층간절연막(22)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. As shown in FIG. 3A, a first interlayer insulating film 22 is formed on a substrate 21 on which a predetermined structure is formed. In this case, the predetermined structure formed on the substrate 21 may include a transistor, a bit line, a capacitor, and the like. The first interlayer insulating film 22 may include any one selected from the group consisting of an oxide film, a nitride film, and an oxynitride film.

다음으로, 제1층간절연막(22) 상에 제2층간절연막(23)을 형성한다. 이때, 제2층간절연막(23)은 후속 플러그 형성공정시 플러그에 과도한 리세스가 발생하는 것을 방지하고, 전체 기판에 걸쳐서 플러그 형성공정시 리세스되는 두께를 균일하게하는 역할을 수행한다. Next, a second interlayer insulating film 23 is formed on the first interlayer insulating film 22. At this time, the second interlayer insulating film 23 prevents excessive recession in the plug during the subsequent plug formation process, and serves to uniformize the thickness recessed in the plug formation process over the entire substrate.

제2층간절연막(23)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있으며, 제1층간절연막(22)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 제1층간절연막(22)을 산화막으로 형성하는 경우에 제2층간절연막(23)은 질화막 또는 산화질화막으로 형성하는 것이 바람직하다. 이때, 산화질화막으로는 SiON을 사용할 수 있고, 질화막으로는 SiN, SiCN 등을 사용할 수 있다. The second interlayer insulating film 23 may include any one selected from the group consisting of an oxide film, a nitride film, and an oxynitride film, and may be formed of a material having an etching selectivity with the first interlayer insulating film 22. For example, when the first interlayer insulating film 22 is formed of an oxide film, the second interlayer insulating film 23 is preferably formed of a nitride film or an oxynitride film. In this case, SiON may be used as the oxynitride film, and SiN, SiCN, or the like may be used as the nitride film.

또한, 제2층간절연막(23)의 두께는 제1층간절연막(22)의 두께보다 작게 형성하는 것이 바람직하다. In addition, the thickness of the second interlayer insulating film 23 is preferably smaller than the thickness of the first interlayer insulating film 22.

다음으로, 제2층간절연막(23) 및 제1층간절연막(22)을 선택적으로 식각하여 콘택홀(24)을 형성한다. 이때, 콘택홀(24)은 기판(11)에 형성된 구조물의 도전층 예컨대, 트랜지스터의 게이트전극을 노출시키도록 형성한다. Next, the second interlayer insulating film 23 and the first interlayer insulating film 22 are selectively etched to form a contact hole 24. In this case, the contact hole 24 is formed to expose the conductive layer of the structure formed in the substrate 11, for example, the gate electrode of the transistor.

도 3b에 도시된 바와 같이, 콘택홀(24)을 충분히 매립하도록 기판(21) 전면에 플러그용 도전막(25)을 증착한다. 이때, 플러그용 도전막(25)으로는 금속성막을 사용할 수 있다. 예를 들어, 플러그용 도전막(25)은 텅스텐막(W)으로 형성할 수 있다. As shown in FIG. 3B, a plug conductive film 25 is deposited on the entire surface of the substrate 21 to sufficiently fill the contact hole 24. At this time, a metallic film can be used as the plug conductive film 25. For example, the plug conductive film 25 may be formed of a tungsten film (W).

다음으로, 전면식각공정 예컨대, 에치백(etchback) 공정을 실시하여 콘택홀(24)을 매립하는 플러그(25A)를 형성한다. 이때, 플러그(25A)가 리세스되지 않도록 전면식각공정은 제2층간절연막(23)의 상부면이 노출될때까지만 진행한다. Next, a plug 25A for filling the contact hole 24 is formed by performing an entire surface etching process, for example, an etchback process. At this time, the front surface etching process is performed only until the upper surface of the second interlayer insulating film 23 is exposed so that the plug 25A is not recessed.

도 3c에 도시된 바와 같이, 제2층간절연막(23) 상에 콘택홀(24)의 선폭보다 큰 선폭의 개구부를 갖는 감광막패턴(27)을 형성한 다음에 감광막패턴(27)을 식각장벽으로 제2층간절연막(23)을 식각함과 동시에 제2층간절연막(23)이 측벽으로 제공하는 콘택홀(24) 내에 매립된 플러그(25A)를 식각한다. 즉, 제2층간절연막(23)을 추가적으로 식각하여 상부영역(또는 입구)의 선폭이 하부영역의 선폭보다 큰 'T'자형 구조를 갖는 콘택홀(24)을 형성함과 동시에 제2층간절연막(23)의 두께 만큼 플러그(25A)를 리세스(recess)한다. 여기서, 식각공정시 제1층간절연막(22)은 식각정지막(etch stop layer)으로 작용한다. 이하, 식각된 제2층간절연막(23)의 도면부호를 '23A', 'T'자형 콘택홀(24)의 도면부호를 '24A', 식각된 플러그(25A)의 도면부호를 '25B'로 변경하여 표기한다. As shown in FIG. 3C, a photoresist pattern 27 having an opening having a line width larger than that of the contact hole 24 is formed on the second interlayer insulating layer 23, and then the photoresist pattern 27 is formed as an etch barrier. While the second interlayer insulating film 23 is etched, the plug 25A embedded in the contact hole 24 provided by the second interlayer insulating film 23 as the sidewall is etched. That is, the second interlayer insulating film 23 is additionally etched to form a contact hole 24 having a 'T' shape in which the line width of the upper region (or inlet) is larger than the line width of the lower region, and at the same time, the second interlayer insulating layer 23 The plug 25A is recessed by the thickness of 23. Here, during the etching process, the first interlayer insulating layer 22 serves as an etch stop layer. Hereinafter, reference numerals of the etched second interlayer dielectric layer 23 are referred to as' 23A ', reference numerals of the' T'-shaped contact holes 24 are denoted by '24A', and reference numerals of the etched plug 25A are denoted by '25B'. Change it to indicate.

여기서, 제2층간절연막(23A)을 추가적으로 식각하여 'T'자형 콘택홀(24A)을 형성함으로써, 반도체 장치의 집적도가 증가함에 따라 콘택홀(24A) 선폭 특히, 콘택홀(24A)의 입구 선폭이 감소함에 기인한 문제점을 방지할 수 있다.Here, the second interlayer insulating film 23A is additionally etched to form a 'T'-shaped contact hole 24A, so that the integration width of the semiconductor device increases, the line width of the contact hole 24A, in particular, the entrance line width of the contact hole 24A. The problem caused by this reduction can be prevented.

또한, 제1층간절연막(22)을 식각정지막으로 플러그(25B)를 리세스함으로써, 플러그(25B)가 과도하게 리세스되는 것을 방지함과 동시에 전체 기판(21)에 결쳐 균일한 두께가 리세스된 플러그(25B)를 형성할 수 있다. In addition, by recessing the plug 25B using the first interlayer insulating film 22 as an etch stop film, the plug 25B is prevented from being excessively recessed, and the uniform thickness is reduced to the entire substrate 21. The recessed plug 25B can be formed.

다음으로, 감광막패턴(27)을 제거한다. Next, the photosensitive film pattern 27 is removed.

도 3d에 도시된 바와 같이, 제2층간절연막(23A) 상에 나머지 콘택홀(24A)를 충분히 매립하도록 금속막(미도시) 예컨대, 알루미늄막(Al)을 증착한 한 다음에 금속막을 선택적으로 식각하여 플러그(25B)와 연결되는 금속배선(26)을 형성한다. As shown in FIG. 3D, a metal film (not shown), for example, an aluminum film Al is deposited to sufficiently fill the remaining contact hole 24A on the second interlayer insulating film 23A, and then the metal film is selectively formed. The metal wires 26 are etched to form the metal wires 26 connected to the plugs 25B.

여기서, 콘택홀(24A)이 'T'자형 구조를 가짐으로써, 금속배선(26)이 나머지 콘택홀(24A)을 매립하는 과정에서 매립불량이 발생하는 것을 방지할 수 있다. 아울러, 플러그(25B)가 과도하게 리세스되는 것을 방지함으로써, 금속배선(26)이 나머지 콘택홀(24A)를 매립하는 과정에서 매립불량이 발생하는 것을 보다 효과적으로 방지할 수 있다. Here, since the contact hole 24A has a 'T'-shaped structure, it is possible to prevent the occurrence of poor filling in the process of filling the remaining contact hole 24A with the metal wire 26. In addition, by preventing the plug 25B from being excessively recessed, it is possible to more effectively prevent the occurrence of a filling failure in the process of filling the remaining contact hole 24A with the metal wiring 26.

상술한 공정과정을 통해 형성된 반도체 장치는 반도체 장치의 집적도가 증가함에 따라 콘택홀(24A)의 선폭이 감소하더라도 플러그(25B)가 과도하게 리세스되는 것을 방지할 수 있고, 금속배선(26)이 나머지 콘택홀(24A)를 매립하는 과정에서 매립불량이 발생하는 것을 방지할 수 있다. 이를 통해, 플러그(25B)와 금속배선(26) 사이에 콘택저항이 증가하는 것을 방지할 수 있으며, 반도체 장치의 동작특성 및 신뢰성을 향상시킬 수 있다.
The semiconductor device formed through the above-described process may prevent the plug 25B from being excessively recessed even when the line width of the contact hole 24A decreases as the degree of integration of the semiconductor device increases. It is possible to prevent the occurrence of poor filling in the process of filling the remaining contact hole (24A). As a result, an increase in contact resistance between the plug 25B and the metal wiring 26 can be prevented, and the operation characteristics and the reliability of the semiconductor device can be improved.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

21 : 기판 22 : 제1층간절연막
23, 23A : 제2층간절연막 24, 24A : 콘택홀
25 : 플러그용 도전막 25A, 25B : 플러그
26 : 금속배선 21 substrate 22 first interlayer insulating film
23, 23A: Second interlayer insulating film 24, 24A: Contact hole
25: plug conductive film 25A, 25B: plug
26: metal wiring

Claims (5)

기판 상에 제1 및 제2층간절연막을 순차적으로 형성하는 단계;
상기 제2 및 제1층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;
상기 콘택홀을 매립하는 플러그를 형성하는 단계;
상기 제2층간절연막을 선택적으로 식각하여 상기 콘택홀의 입구 선폭을 증가시킴과 동시에 상기 플러그를 리세스하는 단계; 및
상기 제2층간절연막 상에 상기 플러그와 접하고, 나머지 상기 콘택홀을 매립하는 금속배선을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
Sequentially forming a first and a second interlayer insulating film on the substrate;
Selectively etching the second and first interlayer dielectric layers to form contact holes;
Forming a plug to fill the contact hole;
Selectively etching the second interlayer insulating film to increase the inlet line width of the contact hole and to recess the plug; And
Forming a metal wire on the second interlayer insulating layer and in contact with the plug and filling the remaining contact hole;
Semiconductor device manufacturing method comprising a.
제1항에 있어서,
상기 제1 및 제2층간절연막은 서로 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
The method of claim 1,
And the first and second interlayer insulating films are formed of materials having an etch selectivity.
제1항 또는 제2항에 있어서,
상기 제2층간절연막을 선택적으로 식각하여 상기 콘택홀의 입구 선폭을 증가시킴과 동시에 상기 플러그를 리세스하는 단계는 상기 제1층간절연막을 식각정지막으로 사용하는 반도체 장치 제조방법.
The method according to claim 1 or 2,
Selectively etching the second interlayer insulating film to increase an inlet line width of the contact hole and simultaneously recessing the plug using the first interlayer insulating film as an etch stop layer.
제1항에 있어서,
상기 콘택홀을 매립하는 플러그를 형성하는 단계는,
상기 콘택홀을 완전히 매립하도록 상기 기판 전면에 플러그용 도전막을 증착하는 단계; 및
상기 제2층간절연막의 상부면이 노출될때까지 상기 플러그용 도전막을 전면식각하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 1,
Forming the plug to fill the contact hole,
Depositing a plug conductive film on the entire surface of the substrate to completely fill the contact hole; And
Etching the entire surface of the plug conductive film until the upper surface of the second interlayer insulating film is exposed;
Semiconductor device manufacturing method comprising a.
제4항에 있어서,
상기 전면식각은 에치백 공정을 사용하여 실시하는 반도체 장치 제조방법.
The method of claim 4, wherein
The front surface etching is performed using an etch back process.
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