KR20110106568A - Multiplying digital-to-analog converter using series capacitors and pipelined analog-to-digital converter including the same - Google Patents

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KR20110106568A
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Abstract

본 발명은 캐패시터의 직렬연결을 이용하여 멀티플라잉 디지털 아날로그 변환기의 구성에 사용되는 캐패시터의 숫자를 줄여 칩 면적과 소모 전력을 줄인 멀티플라잉 디지털 아날로그 변환기 및 이를 이용한 파이프라인 아날로그 디지털 변환기에 관한 것으로, 본 발명에 따른 멀티플라잉 디지털 아날로그 변환기는 샘플링페이즈에서 입력전압을 입력받고 증폭페이즈에서 상기 샘플링페이즈에서 보다 캐패시턴스 값이 줄어드는 제1캐패시터부; 상기 샘플링페이즈에서 상기 입력전압을 입력받고 상기 증폭페이즈에서 디지털 전압을 입력받는 제2캐패시터부; 및 상기 샘플링페이즈에서 상기 제1캐패시터부와 상기 제2캐패시터부가 입력받은 입력전압과 상기 증폭페이즈에서 상기 제2캐패시터부가 입력받은 디지털전압의 차이를 증폭한 레지듀 전압을 출력하기 위한 증폭부를 포함하고, 상기 제1캐패시터부는 상기 증폭페이즈에서 상기 증폭부의 입력노드와 출력노드사이에 네거티브 피드백 루프를 이루는 것을 특징으로 한다. The present invention relates to a multiplying digital analog converter, which reduces chip area and power consumption by reducing the number of capacitors used in the configuration of a multiplying digital analog converter using a serial connection of a capacitor, and a pipelined analog to digital converter using the same. The multiplying digital-to-analog converter according to the present invention comprises: a first capacitor unit for receiving an input voltage at a sampling phase and reducing a capacitance value at the amplifying phase than at the sampling phase; A second capacitor unit receiving the input voltage in the sampling phase and a digital voltage in the amplifying phase; And an amplifier for outputting a residual voltage obtained by amplifying a difference between an input voltage received by the first capacitor unit and the second capacitor unit in the sampling phase and a digital voltage received by the second capacitor unit in the amplifying phase. The first capacitor unit forms a negative feedback loop between the input node and the output node of the amplifying unit in the amplifying phase.

Description

캐패시터의 직렬연결을 이용한 멀티플라잉 디지털 아날로그 변환기와 이를 포함하는 파이프라인 아날로그 디지털 변환기{MULTIPLYING DIGITAL-TO-ANALOG CONVERTER USING SERIES CAPACITORS AND PIPELINED ANALOG-TO-DIGITAL CONVERTER INCLUDING THE SAME}MULTIPLYING DIGITAL-TO-ANALOG CONVERTER USING SERIES CAPACITORS AND PIPELINED ANALOG-TO-DIGITAL CONVERTER INCLUDING THE SAME}

본 발명은 파이프라인 아날로그 디지털 변환기에 관한 것으로 더욱 자세하게는 파이프라인 아날로그 디지털 변환기와 파이프라인 아날로그 디지털 변환기의 구성요소인 멀티플라잉 디지털 아날로그 변환기를 개선하여 전체 파이프라인 아날로그 디지털 변환기의 칩 면적과 소모 전력을 줄이고 동작 특성을 개선한 파이프라인 아날로그 디지털 변환기를 설계하는 기술에 관한 것이다.
The present invention relates to a pipelined analog-to-digital converter, and more particularly, to improve the chip area and power consumption of the entire pipelined analog-to-digital converter by improving the pipelined analog-to-digital converter and the multiplying digital-to-analog converter that is a component of the pipelined analog-to-digital converter. The present invention relates to a technique for designing a pipelined analog-to-digital converter that has reduced and improved operating characteristics.

현재 이용되고 있는 대부분의 시스템의 설계가 디지털 신호를 처리하는 기법을 바탕으로 이루어지고 있지만 인간이 접하는 신호는 모두 아날로그 신호이기 때문에 새로운 디지털 기술이 등장하여도 아날로그 신호와의 연결이 이루어지지 않는다면 그 기술은 무용한 기술이 된다. 디지털 신호처리의 최초의 단계인 아날로그 신호를 디지털 신호로 변환하는 단계를 수행하는 아날로그 디지털 변환기의 역할이 중요하다. Most designs of systems in use are based on the technique of processing digital signals, but all human signals are analog signals, so if new digital technologies are introduced and they cannot be connected to the analog signals, Becomes a useless technique. The role of an analog-to-digital converter that performs the first step of digital signal processing, the conversion of analog signals to digital signals, is important.

파이프라인 아날로그 디지털 변환기는 기존의 아날로그 디지털 변환기보다 저전력으로 고속, 고해상도의 아날로그 디지털 변환기의 구현이 가능하여 디지털 디스플레이 산업과 유무선 통신 시스템 산업에 적합하다. 그러나 많은 수의 연산증폭기(Opamp)와 캐패시터를 사용하여 여전히 넓은 칩 면적을 필요로 하고 많은 전력을 소모한다. 특히 반도체 제조 기술의 발달로 인하여 회로의 선폭이 좁아지고 전원전압이 낮아짐에 따라 종래의 아날로그 디지털 변환기보다 작은 면적을 필요로 하고 저전력을 소모하는 아날로그 디지털 변환기의 필요성이 높아지고 있다. Pipeline analog-to-digital converters can implement high-speed, high-resolution analog-to-digital converters at lower power than conventional analog-to-digital converters, making them suitable for the digital display industry and the wired and wireless communications systems industry. However, using a large number of op amps and capacitors still requires a large chip area and consumes a lot of power. In particular, due to the development of semiconductor manufacturing technology, as the line width of the circuit is narrowed and the power supply voltage is lowered, the need for an analog-to-digital converter that requires a smaller area and consumes lower power than a conventional analog-to-digital converter is increasing.

도 1은 일반적인 파이프라인 아날로그 디지털 변환기의 구조를 나타낸 블록도이다. 1 is a block diagram showing the structure of a general pipeline analog-to-digital converter.

파이프라인 아날로그 디지털 변환기는 아날로그 신호를 디지털 신호로 변환하는 다수의 서브플래쉬 아날로그 디지털 변환기(Analog to Digital Converter) (111) 및 디지털 신호를 아날로그 신호로 변환하는 다수의 멀티플라잉 디지털 아날로그 변환기(Multiplying Digital to Analog Converter)(112)를 포함하고 입력된 아날로그 신호(IN_ANAL)를 디지털 신호(OUT_DIG)로 변환하는 파이프라인 아날로그 디지털 변환부(110), 파이프라인 아날로그 디지털 변환부(110)의 다수의 서브 플래쉬 아날로그 디지털 변환기(111)에서 출력되는 디지털 신호의 에러를 정정하는 디지털 커렉션 로직(Digital Correction Logic)(120)을 포함한다. Pipeline analog-to-digital converters include a number of subflash analog-to-digital converters (111) for converting analog signals to digital signals, and a number of multiplying digital-to-digital converters for converting digital signals to analog signals. And a plurality of sub-flash analogues of the pipelined analog-to-digital converter 110 and the pipelined analog-to-digital converter 110 for converting the input analog signal IN_ANAL into a digital signal OUT_DIG. Digital correction logic (Digital Correction Logic) (120) for correcting the error of the digital signal output from the digital converter 111.

파이프라인 아날로그 디지털 변환기의 동작은 다음과 같다. The operation of the pipelined analog-to-digital converter is as follows.

이하의 설명에서 멀티플라잉 디지털 아날로그 변환기(112)에 입력되는 디지털 전압(VDIG)은 N(3이상의 정수)비트의 디지털 신호의 디지털 코드 값을 나타내고 각각의 서브 플래쉬 아날로그 디지털 변환기(111)는 N비트의 해상도를 가진다고 가정한다. 파이프라인 아날로그 디지털 변환부(110)에서 각각의 멀티플라잉 디지털 아날로그 변환기(112)와 각각의 멀티플라잉 디지털 아날로그 변환기(112)에 연결된 서브 플래쉬 아날로그 디지털 변환기(111)를 하나의 스테이지로 보고 설명한다. In the following description, the digital voltage VDIG input to the multiplying digital-to-analog converter 112 represents a digital code value of a digital signal of N (an integer of 3 or more), and each sub-flash analog-to-digital converter 111 has N bits. Assume that it has a resolution of. The pipeline analog-to-digital converter 110 looks at and describes each of the multiplying digital-to-analog converters 112 and the sub-flash analog-to-digital converters 111 connected to each of the multiplying digital-to-analog converters 112 as one stage.

파이프라인 아날로그 디지털 변환부(110)의 첫번째 스테이지에서 서브 플래쉬 아날로그 디지털 변환기(111)는 아날로그 신호(IN_ANAL)를 입력받아 N비트의 디지털 신호의 디지털 코드 값을 나타내는 디지털 전압(VDIG)을 출력하여 디지털 커렉션 로직(120)과 자신에게 연결된 멀티플라잉 디지털 아날로그 변환기(112)로 전달한다. 멀티플라잉 디지털 아날로그 변환기(112)는 아날로그 신호(IN_ANAL)와 디지털 전압(VDIG)의 차이를 증폭하여 레지듀 전압(VRD)을 출력한다. 두번째 스테이지 이후의 스테이지는 서브 플래쉬 아날로그 디지털 변환기(111)는 이전 스테이지의 멀티플라잉 디지털 아날로그 변환기(112)가 출력한 레지듀 전압(VRD)을 입력받아 N비트의 디지털 신호의 디지털 코드값을 나타내는 디지털 전압(VDIG)을 출력하여 디지털 커렉션 로직(120)과 자신에게 연결된 멀티플라잉 디지털 아날로그 변환기(112)로 전달한다. 멀티플라잉 디지털 아날로그 변환기(112)는 레지듀 전압(VRD)과 디지털 전압(VDIG)의 차이를 증폭하여 다음 스테이지로 레지듀 전압(VRD)을 출력한다. 마지막 스테이지에는 서브 플래쉬 아날로그 디지털 변환기(111)가 이전 스테이지에서 출력한 레지듀 전압(VRD)을 입력받아 디지털 커렉션 로직(120)으로 디지털 전압(VDIG)을 출력한다. 디지털 커렉션 로직(120)은 각 스테이지에서 출력된 디지털 전압(VDIG)을 입력받아 오차를 수정하여 입력된 아날로그 신호(IN_ANAL)에 대응되는 디지털 신호(OUT_DIG)로 변환하여 출력한다. 스테이지의 총 수가 M(2이상의 정수)라고 가정하고, 디지털 커렉션 로직(120)을 고려하지 않았을 경우, 아날로그 디지털 변환기의 해상도는 최대 N*M비트가 된다. 즉 N비트의 해상도를 가지는 각 스테이지를 M개 직렬 연결하는 방식을 통하여 최대 N*M비트의 해상도를 가지를 아날로그 디지털 변환기를 설계할 수 있다. In the first stage of the pipeline analog-to-digital converter 110, the sub-flash analog-to-digital converter 111 receives the analog signal IN_ANAL and outputs a digital voltage VDIG representing the digital code value of the N-bit digital signal. It passes to the correction logic 120 and the multiplying digital-to-analog converter 112 connected thereto. The multiplying digital-to-analog converter 112 amplifies the difference between the analog signal IN_ANAL and the digital voltage VDIG and outputs the residue voltage VRD. In the stage after the second stage, the sub-flash analog-to-digital converter 111 receives the residual voltage VRD outputted by the multiplying digital-to-analog converter 112 of the previous stage, and indicates the digital code value of the N-bit digital signal. The voltage VDIG is output and transmitted to the digital correction logic 120 and the multiplying digital analog converter 112 connected thereto. The multiplying digital-to-analog converter 112 amplifies the difference between the residual voltage VRD and the digital voltage VDIG and outputs the residual voltage VRD to the next stage. In the last stage, the sub-flash analog-to-digital converter 111 receives the residual voltage VRD output from the previous stage and outputs the digital voltage VDIG to the digital correction logic 120. The digital correction logic 120 receives the digital voltage VDIG output from each stage, corrects an error, and converts the error into a digital signal OUT_DIG corresponding to the input analog signal IN_ANAL. If the total number of stages is assumed to be M (an integer of 2 or more) and the digital correction logic 120 is not taken into account, the resolution of the analog-to-digital converter is at most N * M bits. That is, an analog-to-digital converter having a resolution of up to N * M bits can be designed by connecting M stages in series with N-bit resolution.

파이프라인 아날로그 디지털 변환기에서 캐패시터의 갯수는 칩의 면적 및 소모전력과 직결되는 요소이다. 멀티플라잉 디지털 아날로그 변환기(112)에서 사용되는 연산증폭기가 저장된 신호를 증폭하는 증폭페이즈가 아닌 신호를 샘플링하는 샘플링페이즈에서도 전원을 공급한다는 점도 파이프라인 아날로그 디지털 변환기의 전력소모가 늘어나는 이유 중 하나이다. 기존의 차동입력(Differential Input)을 입력받는 파이프라인 아날로그 디지털 변환기에서는 풀리 디퍼런셜(Fully Differential) 구조를 사용하고 있는데 슈도 디퍼런셜(Pseudo Differential) 구조보다 많은 전력을 소모하고 전압이득과 대역폭이 낮다는 문제점을 가지고 있다. 다만 슈도 디퍼런셜 구조의 경우 입력 커먼모드 에러가 발생할 수 있어 문제가 된다. In pipelined to analog-to-digital converters, the number of capacitors is directly related to chip area and power consumption. The power consumption of the pipelined analog-to-digital converter is also increased because the operational amplifier used in the multiplying digital-to-analog converter 112 supplies power in a sampling phase for sampling a signal, not an amplifying phase for amplifying a stored signal. Conventional pipeline analog-to-digital converters that receive differential inputs use a fully differential structure, which consumes more power and has a lower voltage gain and bandwidth than a pseudo differential structure. Have. However, the pseudo-differential structure is a problem because an input common mode error may occur.

이러한 문제는 기존의 파이프라인 아날로그 디지털 변환기를 사용하고 있는 회로에서 칩 면적 및 전력소모 문제를 야기하고 있으며 이는 디지털 처리기술의 발전에 장애가 되고 있다.
This problem causes chip area and power consumption problems in circuits using existing pipelined analog-to-digital converters, which hinders the development of digital processing technology.

도 2a는 기존의 멀티플라잉 디지털 아날로그 변환기(112)의 구성도이다. 2A is a block diagram of a conventional multiplying digital-to-analog converter 112.

도 2a에 도시된 멀티플라잉 디지털 아날로그 변환기(112)는 샘플링페이즈에서 일단에 입력전압(VIN)을 입력받아 전하를 저장하고 증폭페이즈에서 증폭부(205)의 디지털 전압(D*VREF)을 입력받아 전하를 저장하는 제1캐패시터(201), 제2캐패시터(202), 제3캐패시터(203), 샘플링페이즈에서 일단에 입력전압(VIN)을 입력받아 전하를 저장하고 증폭페이즈에서 일단이 증폭부(205)의 출력노드(OUT)로 연결되는 제4캐패시터(204), 및 증폭페이즈에서 입력전압(VIN)과 디지털 전압(D*VREF)의 차이를 증폭하여 레지듀 전압(VRD)를 출력하는 증폭부(205)를 포함한다. 제1캐패시터(201), 제2캐패시터(202), 제3캐패시터(203), 제4캐패시터(204)의 타단은 증폭부(205)의 입력노드(IN)로 연결된다. 병렬연결된 캐패시터의 갯수에 따라서 N(N은 3이상의 정수)비트의 디지털 신호의 디지털 코드값을 나타내는 디지털 전압(D*VREF)을 입력받을 수 있다. 제1캐패시터(201), 제2캐패시터(202), 제3캐패시터(203)에는 디지털 신호의 디지털 코드 값에 따라 각각 VREF, GND, -VREF가 입력될 수 있다. 샘플링 페이즈 스위치(φ1)들은 샘플링 페이즈에서 턴온되고 증폭페이즈에서 턴오프되며 증폭 페이즈 스위치(φ2)들은 샘플링 페이즈에서 턴오프되고 증폭페이즈에서 턴온된다. (이하에서는 디지털 전압(D*VREF)은 3비트의 디지털 신호의 디지털 코드 값을 나타내며 제1캐패시터(201), 제2캐패시터(202), 제3캐패시터(203), 제4캐패시터(204)의 캐패시턴스는 모두 C라고 가정하고 설명한다.)
The multiplying digital-to-analog converter 112 shown in FIG. 2A receives an input voltage VIN at one end of a sampling phase, stores charges, and receives a digital voltage D * VREF of the amplifier 205 in an amplifying phase. The first capacitor 201, the second capacitor 202, the third capacitor 203, and the sampling phase receive the input voltage VIN at one end in the sampling phase, and store the charge. Amplifying a fourth capacitor 204 connected to the output node (OUT) of the 205, and outputting the residual voltage (VRD) by amplifying the difference between the input voltage (VIN) and the digital voltage (D * VREF) in the amplification phase Section 205. The other ends of the first capacitor 201, the second capacitor 202, the third capacitor 203, and the fourth capacitor 204 are connected to the input node IN of the amplifier 205. According to the number of capacitors connected in parallel, a digital voltage D * VREF indicating a digital code value of a digital signal of N (N is an integer of 3 or more) bits may be input. VREF, GND, and -VREF may be respectively input to the first capacitor 201, the second capacitor 202, and the third capacitor 203 according to the digital code value of the digital signal. The sampling phase switches φ1 are turned on at the sampling phase and turned off at the amplification phase, and the amplifying phase switches φ2 are turned off at the sampling phase and turned on at the amplifying phase. (Hereinafter, the digital voltage D * VREF denotes a digital code value of a 3-bit digital signal, and the first capacitor 201, the second capacitor 202, the third capacitor 203, and the fourth capacitor 204 are referred to as digital code values.) Explain that the capacitances are all C.)

도 2b는 기존의 멀리플라잉 디지털 아날로그 변환기에서 샘플링페이즈에서의 등가회로를 나타낸 도면이다. Figure 2b is a diagram showing an equivalent circuit in the sampling phase in the conventional far-flying digital-to-analog converter.

샘플링 페이즈에서 샘플링 페이즈 스위치(φ1)는 턴온되어 단락회로와 같이 동작하고 증폭 페이즈 스위치(φ2)는 턴오프되어 개방회로와 같이 동작하므로 등가회로는 도 2b와 같다. In the sampling phase, the sampling phase switch φ1 is turned on to operate as a short circuit, and the amplifying phase switch φ2 is turned off to operate as an open circuit.

도 2b에서 제1캐패시터(201), 제2캐패시터(202), 제3캐패시터(203), 제4캐패시터(204)의 일단에 입력전압(VIN)이 입력되어 샘플링페이즈에서 총 4*C*VIN의 전하량이 저장된다.
In FIG. 2B, the input voltage VIN is input to one end of the first capacitor 201, the second capacitor 202, the third capacitor 203, and the fourth capacitor 204, so that a total of 4 * C * VIN is applied in the sampling phase. The charge amount of is stored.

도 2c는 기존의 멀티플라잉 디지털 아날로그 변환기에서 증폭페이즈에서의 등가회로를 나타낸 도면이다. Figure 2c is a diagram showing an equivalent circuit in the amplification phase in a conventional multiplying digital analog converter.

증폭 페이즈에서 샘플링 페이즈 스위치(φ1)는 턴오프되어 개방회로와 같이 In the amplifying phase, the sampling phase switch φ1 is turned off, like an open circuit.

동작하고 증폭 페이즈 스위치(φ2)는 턴온되어 단락회로와 같이 동작하므로 등가회로는 도 2c와 같다. Operation and the amplifying phase switch φ2 is turned on and operates like a short circuit, so the equivalent circuit is as shown in FIG. 2C.

도 2b에서 제1캐패시터(201), 제2캐패시터(202), 제3캐패시터(203)의 일단에는 입력전압(VIN)을 변환한 디지털 전압(D*VREF)이 입력되며 제4캐패시터(204)의 일단은 증폭부(205)의 출력노드(OUT)로 연결된다. 따라서 증폭페이즈에서 총 C*D*VREF+C*VRD의 전하량이 저장된다. 디지털 전압(D*VREF)은 디지털 신호의 디지털 디지털 코드 값에 대응되는 'D'값을 정하고 기준전압(VREF)에 'D'를 곱해준 D*VREF로 나타낸다. 디지털 신호의 디지털 코드 값에 따라 제1캐패시터(201), 제2캐패시터(202), 제3캐패시터(203)에 입력되는 전압과 'D'의 값은 표1과 같다. In FIG. 2B, a digital voltage D * VREF converted from an input voltage VIN is input to one end of the first capacitor 201, the second capacitor 202, and the third capacitor 203 and the fourth capacitor 204. One end of is connected to the output node (OUT) of the amplifier 205. Therefore, in the amplification phase, the total amount of charge of C * D * VREF + C * VRD is stored. The digital voltage D * VREF is defined as D * VREF that determines the 'D' value corresponding to the digital digital code value of the digital signal and multiplies the reference voltage VREF by the 'D'. Table 1 shows the voltages and the values of 'D' input to the first capacitor 201, the second capacitor 202, and the third capacitor 203 according to the digital code value of the digital signal.

디지털 코드Digital code 'D'의 값Value of 'D' 제1캐패시터에 입력되는 전압Voltage input to the first capacitor 제2캐패시터에 입력되는 전압Voltage input to the second capacitor 제3캐패시터에 입력되는 전압Voltage input to third capacitor 000000 -3-3 -VREF-VREF -VREF-VREF -VREF-VREF 001001 -2-2 GNDGND -VREF-VREF -VREF-VREF 010010 -1-One VREFVREF -VREF-VREF -VREF-VREF 011011 00 VREFVREF GNDGND -VREF-VREF 100100 1One VREFVREF VREFVREF -VREF-VREF 101101 22 VREFVREF VREFVREF GNDGND 110110 33 VREFVREF VREFVREF VREFVREF

상기 표1에서 디지털 코드는 서브 플래쉬 아날로그 디지털 변환기(111)가 입력전압(VIN)을 변환한 디지털 신호의 디지털 코드 값을 의미한다. 3비트의 디지털 코드 중 111을 사용하지 않는 이유는 멀티플라잉 디지털 아날로그 변환기에서 나타날 수 있는 오차를 제거하기 위해 3비트의 디지털 정보가 표현할 수 있는 디지털 코드 중 하나를 사용하지 않았기 때문이다. 예에서는 111을 사용하지 않았지만 000을 사용하지 않고 001~111까지의 디지털 코드만을 사용하는 것도 가능하다. 전하량 보존법칙에 의해서 샘플링페이즈와 증폭페이즈에 저장된 총 전하량은 같아야 하므로 4*C*VIN=C*D*VREF+C*VRD가되고 이를 레지듀 전압(VRD)을 구하기 위한 식으로 정리하면 VRD=4*VIN-D*VREF가 된다. 위와 같은 동작을 위해 4개의 캐패시터가 사용되며 샘플링페이즈에서 증폭부(205)의 출력노드(OUT)에서 바라본 등가 캐패시턴스 값은 4*C가 된다.
In Table 1, the digital code means a digital code value of the digital signal obtained by the sub-flash analog-to-digital converter 111 converting the input voltage VIN. The reason for not using 111 of the three bits of digital code is that it did not use one of the digital codes that can be represented by the three bits of digital information to eliminate errors that can appear in a multiplying digital-to-analog converter. In the example, 111 is not used, but it is possible to use only digital codes from 001 to 111 without using 000. According to the charge conservation law, the total charges stored in the sampling phase and the amplification phase must be the same, so 4 * C * VIN = C * D * VREF + C * VRD, which is summarized in terms of the residual voltage (VRD) 4 * VIN-D * VREF. Four capacitors are used for the above operation, and the equivalent capacitance value seen from the output node OUT of the amplifier 205 in the sampling phase becomes 4 * C.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 기존의 파이프라인 아날로그 디지털 변환기에 비하여 칩의 면적과 소모전력을 줄인 파이프라인 아날로그 디지털 변환기를 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a pipelined analog-to-digital converter that reduces the area and power consumption of the chip compared to the conventional pipelined analog-to-digital converter.

상기 목적을 달성하기 위한 멀티플라잉 디지털 아날로그 변환기는 샘플링페이즈에서 입력전압을 입력받고 증폭페이즈에서 상기 샘플링페이즈에서 보다 캐패시턴스 값이 줄어드는 제1캐패시터부, 상기 샘플링페이즈에서 상기 입력전압을 입력받고 상기 증폭페이즈에서 디지털 전압을 입력받는 제2캐패시터부, 및 상기 샘플링페이즈에서 상기 제1캐패시터부와 상기 제2캐패시터부가 입력받은 입력전압과 상기 증폭페이즈에서 상기 제2캐패시터부가 입력받은 디지털전압의 차이를 증폭한 레지듀 전압을 출력하기 위한 증폭부를 포함하고 상기 제1캐패시터부는 상기 증폭페이즈에서 상기 증폭부의 입력노드와 출력노드사이에 피드백 루프를 이룬다.In order to achieve the above object, a multiplying digital-to-analog converter receives an input voltage in a sampling phase and a capacitance value of which is reduced in the amplifying phase than in the sampling phase, and receives the input voltage in the sampling phase. A second capacitor unit for receiving a digital voltage at and amplifying a difference between an input voltage received by the first capacitor unit and the second capacitor unit in the sampling phase and a digital voltage received by the second capacitor unit in the amplifying phase And an amplifier for outputting a residual voltage, wherein the first capacitor forms a feedback loop between the input node and the output node of the amplifier in the amplifying phase.

또한, 본 발명에 따른 아날로그 디지털 변환기는 자신에게 입력되는 입력전압과 상기 입력전압을 변환한 디지털 전압을 입력받아 상기 입력전압과 상기 디지털 전압의 차이를 증폭하여 레지듀 전압을 출력하는 직렬 연결된 다수의 멀티플라잉 디지털 아날로그 변환기, 및 상기 다수의 멀리플라잉 디지털 아날로그 변환기 각각에 디지털 전압을 제공하기 위한 아날로그 디지털 변환부를 포함하고, 상기 멀티플라잉 디지털 아날로그 변환기는 샘플링페이즈에서 상기 입력전압을 입력받고 증폭페이즈에서 상기 샘플링페이즈에서의 캐패시턴스 보다 캐패시턴스 값이 줄어드는 제1캐패시터부, 상기 샘플링페이즈에서 상기 입력전압을 입력받고 상기 증폭페이즈에서 디지털 전압을 입력받는 제2캐패시터부, 및 상기 샘플링페이즈에서 상기 제1캐패시터부와 상기 제2캐패시터부가 입력받은 입력전압과 상기 증폭페이즈에서 상기 제2캐패시터부가 입력받은 디지털전압의 차이를 증폭한 레지듀 전압을 출력하기 위한 증폭부를 포함하고, 상기 제1캐패시터부는 상기 증폭페이즈에서 상기 증폭부의 입력노드와 출력노드사이에 네거티브 피드백 루프를 이루는 것을 특징으로 한다. In addition, the analog-to-digital converter according to the present invention receives a digital voltage converted from the input voltage and the input voltage input to it a plurality of series connected to amplify the difference between the input voltage and the digital voltage to output a residual voltage And a multiplying digital analog converter, and an analog to digital converter for providing a digital voltage to each of the plurality of far-flying digital analog converters, wherein the multiplying digital analog converter receives the input voltage in a sampling phase and receives the input voltage in an amplifying phase. A first capacitor unit having a reduced capacitance value than a capacitance in a sampling phase, a second capacitor unit receiving the input voltage in the sampling phase and a digital voltage in the amplifying phase, and a first capacitor unit in the sampling phaseAn amplifying unit configured to output a residual voltage obtained by amplifying a difference between an input voltage input by the second capacitor unit and a digital voltage received by the second capacitor unit in the amplifying phase, and the first capacitor unit is configured to perform the amplification phase in the amplifying phase. A negative feedback loop is formed between the input node and the output node of the amplifier.

또한, 본 발명에 따른 멀티플라잉 디지털 아날로그 변환기는 샘플링페이즈에서 정입력전압을 입력받는 제1정캐패시터, 상기 샘플링페이즈에서 상기 제1정캐패시터가 입력받은 상기 정입력전압에 발생한 오차를 입력받고 증폭페이즈에서 상기 제1정캐패시터에 직렬연결되는 제2정캐패시터, 상기 샘플링페이즈에서 정입력전압을 입력받고 상기 증폭페이즈에서 정디지털 전압을 입력받는 제3정캐패시터, 상기 샘플링페이즈에서 상기 제1정캐패시터와 제3정캐패시터가 입력받은 정입력전압과 상기 증폭페이즈에서 상기 제3정캐패시터가 입력받은 정디지털 전압의 차이를 증폭한 정레지듀 전압을 출력하기 위한 정증폭부, 샘플링페이즈에서 부입력전압을 입력받는 제1부캐패시터, 상기 샘플링페이즈에서 상기 제1부캐패시터가 입력받은 상기 부입력전압에 발생한 오차를 입력받고 증폭페이즈에서 상기 제1부캐패시터에 직렬연결되는 제2부캐패시터, 상기 샘플링페이즈에서 부입력전압을 입력받고 상기 증폭페이즈에서 부디지털 전압을 입력받는 제3정캐패시터, 상기 샘플링페이즈에서 상기 제1부캐패시터와 제3부캐패시터가 입력받은 부입력전압과 상기 증폭페이즈에서 상기 제3부캐패시터가 입력받은 부디지털 전압의 차이를 증폭한 부레지듀 전압을 출력하기 위한 부증폭부, 및 상기 정증폭부의 입력노드와 상기 부증폭부의 입력노드를 상기 샘플링페이즈에서 단락되게 하고 상기 증폭페이즈에서 개방되게 하는 스위치를 포함하고, 상기 제1정캐패시터와 상기 제2정캐패시터는 상기 증폭페이즈에서 상기 정증폭부의 입력노드와 출력노드 사이에 피드백루프를 이루고 상기 제1부캐패시터와 상기 제2부캐패시터는 상기 증폭페이즈에서 상기 부증폭부의 입력노드와 출력노드 사이에 피드백루프를 이룬다.
In addition, the multiplying digital-to-analog converter according to the present invention receives a first positive capacitor receiving a positive input voltage in a sampling phase and an amplifying phase receiving an error generated in the positive input voltage received by the first positive capacitor in the sampling phase. A second positive capacitor connected in series with the first positive capacitor, a third positive capacitor receiving a positive input voltage in the sampling phase and a positive digital voltage in the amplifying phase, and a first positive capacitor in the sampling phase A positive amplifier for outputting a positive residual voltage obtained by amplifying a difference between the positive input voltage input by the third positive capacitor and the positive digital voltage input by the third positive capacitor, and the negative input voltage in the sampling phase. A first sub-capacitor to be input; the sub-input voltage input by the first sub-capacitor in the sampling phase A second sub-capacitor connected to the first sub-capacitor in series in the amplifying phase, a third positive capacitor receiving a sub-input voltage in the sampling phase, and a sub-digital voltage in the amplifying phase, the sampling phase A sub-amplifier for outputting a sub residual voltage obtained by amplifying a difference between a sub input voltage inputted by the first sub capacitor and a third sub capacitor and a sub digital voltage received by the third sub capacitor in the amplifying phase, And a switch for shorting the input node of the positive amplifier and the input node of the sub-amplifier to the sampling phase and opening the amplifier to the amplification phase, wherein the first positive capacitor and the second positive capacitor are connected to each other in the amplifying phase. A feedback loop is formed between an input node and an output node of the positive amplifier, and the first subcapacitor and the second Capacitor constitute a feedback loop between the output node and the amplifying unit at the input node in the amplification phase.

본 발명은, 멀티플라잉 디지털 아날로그 변환기의 구성에서 캐패시터를 직렬로 연결하여 멀티플라잉 디지털 아날로그 변환기에 사용되는 캐패시터의 숫자와 등가 캐패시턴스를 줄여 칩의 면적과 소모전력을 감소시킨다. 또한 멀티플라잉 디지털 아날로그 변환기에 사용되는 연산증폭기로 SO(Switched Opamp)를 사용하여 연산증폭기가 사용되지 않는 샘플링 구간에서 연산증폭기에 전원을 공급하지 않아 연산증폭기의 소모전력을 감소시킨다. 마지막으로 슈도 디퍼런셜 구조를 사용하여 풀리 디퍼런셜 구조에 비하여 적은 전력으로 높은 전압이득과 대역폭을 얻을 면서 슈도 디퍼런셜 구조의 문제점인 입력 커먼 모드 에러를 해결하였다는 장점이 있다.
The present invention reduces the area and power consumption of the chip by connecting the capacitors in series in the configuration of the multiplying digital analog converter to reduce the number and equivalent capacitance of the capacitors used in the multiplying digital analog converter. In addition, by using SO (Switched Opamp) as the operational amplifier used in the multiplying digital-to-analog converter, the operational amplifier does not supply power in the sampling period where the operational amplifier is not used, thereby reducing the power consumption of the operational amplifier. Finally, the pseudo-differential structure has the advantage of solving the input common-mode error, which is a problem of the pseudo-differential structure, with high voltage gain and bandwidth with less power than the pulley differential structure.

도 1은 일반적인 파이프라인 아날로그 디지털 변환기의 구조를 나타낸 블록도,
도 2a, b, c는 기존의 멀티플라잉 디지털 아날로그 변환기의 구성 및 샘플링페이즈에서의 등가회로와 증폭페이즈에서의 등가회로를 나타낸 구성도,
도 3a, b, c는 본 발명에 따른 멀티플라잉 디지털 아날로그 변환기의 구성 및 샘플링페이즈에서의 등가회로와 증폭페이즈에서의 등가회로를 나타낸 구성도,
도 4는 본 발명에 따른 파이프라인 아날로그 디지털 변환기의 구성을 나타내는 구성도,
도 5a, b, c는 본 발명에 따른 멀티플라잉 디지털 아날로그 변환기의 구성 및 샘플링페이즈에서의 등가회로와 증폭페이즈에서의 등가회로를 나타낸 구성도.
1 is a block diagram showing the structure of a general pipeline analog-to-digital converter;
2A, 2B, and C are diagrams showing the configuration of an existing multiply digital analog converter and an equivalent circuit in a sampling phase and an equivalent circuit in an amplifying phase;
3A, 3B and 3C are schematic diagrams showing an equivalent circuit in the configuration and sampling phase of the multiplying digital analog converter according to the present invention, and an equivalent circuit in the amplifying phase;
4 is a block diagram showing the configuration of a pipeline analog-to-digital converter according to the present invention;
5A, 5B and 5C are schematic diagrams showing an equivalent circuit in the configuration and sampling phase of the multiplying digital analog converter according to the present invention and an equivalent circuit in the amplifying phase;

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 3a는 본 발명의 일실시예에 따른 싱글엔디드(Single Ended) 구조의 멀티플라잉 디지털 아날로그 변환기의 구성도이다. 3A is a block diagram of a multiplying digital analog converter having a single-ended structure according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 본 발명에 따른 멀티플라잉 디지털 아날로그 변환기는 샘플링페이즈에서 입력전압(VIN)을 입력받고 증폭페이즈에서 샘플링페이즈에서 보다 캐패시턴스 값이 줄어드는 제1캐패시터부(310), 샘플링페이즈에서 입력전압(VIN)을 입력받고 증폭페이즈에서 디지털 전압(D*VREF)을 입력받는 제2캐패시터부(320), 및 샘플링페이즈에서 제1캐패시터부(310)와 제2캐패시터부(320)가 입력받은 입력전압(VIN)과 증폭페이즈에서 제2캐패시터부(320)가 입력받은 디지털전압(1/2*D*VREF)의 차이를 증폭한 레지듀 전압(VRD)을 출력하기 위한 증폭부(330)를 포함하고, 제1캐패시터부(310)는 증폭페이즈에서 증폭부(330)의 입력노드(IN)와 출력노드(OUT) 사이에 네거티브 피드백 루프를 이루는 것으로 구성될 수 있다. 멀티플라잉 디지털 아날로그 변환기의 소모전력을 줄이기 위하여 증폭부(330)는 샘플링페이즈에서는 전원이 공급되지 않고 증폭페이즈에서만 전원이 공급되는 스위치드 연산증폭기(Switched Opamp)인 것을 특징으로 할 수 있다. 샘플링 페이즈 스위치(φ1)들은 샘플링 페이즈에서 턴온되고 증폭페이즈에서 턴오프되며 증폭 페이즈 스위치(φ2)들은 샘플링 페이즈에서 턴오프되고 증폭페이즈에서 턴온된다.As shown in FIG. 3A, the multiplying digital analog converter according to the present invention receives the input voltage VIN at the sampling phase and decreases the capacitance value at the amplifying phase than at the sampling phase. The second capacitor 320 receiving the input voltage VIN and receiving the digital voltage D * VREF in the amplifying phase, and the first capacitor 310 and the second capacitor 320 in the sampling phase An amplifier for outputting the residual voltage (VRD) amplified the difference between the input voltage (VIN) and the digital voltage (1/2 * D * VREF) received by the second capacitor unit 320 in the amplification phase ( 330, and the first capacitor unit 310 may be configured to form a negative feedback loop between the input node IN and the output node OUT of the amplifying unit 330 in the amplifying phase. In order to reduce power consumption of the multiplying digital-to-analog converter, the amplifier 330 may be a switched op amp in which power is supplied only in the amplifying phase without being supplied in the sampling phase. The sampling phase switches φ1 are turned on at the sampling phase and turned off at the amplification phase, and the amplifying phase switches φ2 are turned off at the sampling phase and turned on at the amplifying phase.

멀티플라잉 디지털 아날로그 변환기는 상기 제1캐패시터부(310)는 증폭페이즈에서 캐패시턴스 값이 샘플링페이즈에서 캐패시턴스 값보다 줄어들도록 하기 위해 제1캐패시터(311) 및 증폭페이즈에서 제1캐패시터(311)에 직렬로 연결되는 제2캐패시터(312)를 포함하는 것을 특징으로 할 수 있다. 샘플링페이즈에서는 제1캐패시터(311)의 일단에 입력전압(VIN)이 입력되고 상기 제1캐패시터(311)의 타단이 접지전압이 입력되고, 증폭페이즈에서는 제1캐패시터(311)의 일단이 증폭부(330)의 출력노드(OUT)로 연결되며, 샘플링페이즈에서는 제2캐패시터(312)의 양단에 접지전압이 입력되고, 증폭페이즈에서는 제2캐패시터(312)의 일단이 증폭부(330)의 입력노드(IN)에 연결되고 제2캐패시터(312)의 타단이 제1캐패시터(311)의 타단에 연결되는 것을 특징으로 할 수 있다. 샘플링페이즈에서는 제2캐패시터(312)의 양단이 접지전압에 연결되어 실질적으로 사용되지 않음으로서 제1캐패시터부(310)의 외부에서 볼 때 제1캐패시터부(310)의 캐패시턴스는 제1캐패시터(311)의 캐패시터와 같고 증폭페이즈에서는 제1캐패시터부(310)의 캐패시턴스 값이 제1캐패시터(311)와 제2캐패시터(312)를 직렬 연결한 회로의 캐패시턴스 값과 같아져 제1캐패시터부(310)의 캐패시턴스 값이 증폭페이즈에서 샘플링페이즈보다 줄어들게 된다. In the multiplying digital-to-analog converter, the first capacitor unit 310 is serially connected to the first capacitor 311 and the first capacitor 311 in the amplifying phase so that the capacitance value in the amplifying phase is smaller than the capacitance value in the sampling phase. It may be characterized in that it comprises a second capacitor 312 connected. In the sampling phase, an input voltage VIN is input to one end of the first capacitor 311, a ground voltage is input to the other end of the first capacitor 311, and one end of the first capacitor 311 is an amplifier part in the amplifying phase. It is connected to the output node OUT of the 330, the ground voltage is input to both ends of the second capacitor 312 in the sampling phase, one end of the second capacitor 312 in the amplifying phase is the input of the amplifier 330 The second terminal 312 may be connected to the node IN, and the other end of the second capacitor 312 may be connected to the other end of the first capacitor 311. In the sampling phase, both ends of the second capacitor 312 are connected to the ground voltage, and thus are not substantially used, so that the capacitance of the first capacitor part 310 when viewed from the outside of the first capacitor part 310 is determined by the first capacitor 311. In the amplification phase, the capacitance value of the first capacitor unit 310 is equal to the capacitance value of a circuit in which the first capacitor 311 and the second capacitor 312 are connected in series, so that the first capacitor unit 310 The capacitance value of is smaller than the sampling phase in the amplifying phase.

디지털 전압(1/2*D*VREF)이 N(N은 3이상의 정수)비트의 디지털 신호의 디지털 코드값을 나타내는 경우 샘플링페이즈에서는 제1캐패시터부(310)의 캐패시턴스 값과 제2캐패시터부(320)의 캐패시턴스 값과 같고, 증폭페이즈에서 제1캐패시터부(310)의 캐패시턴스 값이 제2캐패시터부(320)의 캐패시턴스 값의 1/2(N-2)로 줄어들도록 해야한다. 이를 위해 제1캐패시터(311)와 제2캐패시터부(320)의 캐패시턴스 값을 C라고 하면 제2캐패시터(312)는 캐패시턴스 값이 C인 캐패시터 2(N-2)-1개를 직렬 연결하는 것으로 구성될 수 있다. (본 발명의 실시예는 제1캐패시터(311)와 제2캐패시터(312)의 직렬 연결에 한정되지 않으며 제1캐패시터(311)에 제2캐패시터(312)를 병렬로 연결하고 샘플링페이즈에서는 제2캐패시터(312)의 일단을 단락시키고 증폭페이즈에서는 일단을 개방시켜 같은 효과를 얻도록 할 수 있다. 이 경우 제2캐패시터부(320)의 캐패시턴스 값을 C라하면 제1캐패시터의(311)의 캐패시턴스 값은 1/2(N-2)*C이고 제2캐패시터(312)의 캐패시턴스 값은 (1-1/2(N-2))*C가 되어야 한다.) 디지털 전압(1/2*D*VREF)은 디지털 신호의 디지털 코드 값에 따라 기준전압 D/2배(-N≤D≤N인 정수, 단 D가 0인 경우 접지전압)가 될 수 있다. (이하 디지털 전압(1/2*D*VREF)이 나타내는 디지털 신호는 3비트이고 제1캐패시터(311), 제2캐패시터(312), 제2캐패시터부(320)의 캐패시턴스 값은 모두 C라고 가정하고 설명한다.)
When the digital voltage 1/2 * D * VREF represents a digital code value of a digital signal of N (N is an integer greater than or equal to 3) bits, in the sampling phase, the capacitance value of the first capacitor portion 310 and the second capacitor portion ( It is equal to the capacitance value of 320, and in the amplification phase, the capacitance value of the first capacitor portion 310 should be reduced to 1/2 (N-2) of the capacitance value of the second capacitor portion 320. To this end, when the capacitance value of the first capacitor 311 and the second capacitor unit 320 is C, the second capacitor 312 connects two capacitors (N-2) having a capacitance value of C in series. Can be configured. (The embodiment of the present invention is not limited to the serial connection of the first capacitor 311 and the second capacitor 312. The second capacitor 312 is connected in parallel to the first capacitor 311, and the sampling phase is connected to the second. The same effect can be obtained by shorting one end of the capacitor 312 and opening one end in the amplifying phase, in which case the capacitance value of the second capacitor unit 320 is C. The capacitance of the 311 of the first capacitor is C. FIG. The value should be 1/2 (N-2) * C and the capacitance value of the second capacitor 312 should be (1-1 / 2 (N-2) ) * C.) Digital voltage (1/2 * D * VREF may be a reference voltage D / 2 times (an integer of -N≤D≤N, but a ground voltage when D is 0) according to the digital code value of the digital signal. (Hereinafter, it is assumed that the digital signal represented by the digital voltage 1/2 * D * VREF is 3 bits and the capacitance values of the first capacitor 311, the second capacitor 312, and the second capacitor unit 320 are all C.) Explain.)

도 3b는 샘플링페이즈에서의 등가회로를 나타낸 도면이다. 3B is a diagram showing an equivalent circuit in the sampling phase.

샘플링 페이즈에서 샘플링 페이즈 스위치(φ1)는 턴온되어 단락회로와 같이 동작하고 증폭 페이즈 스위치(φ2)는 턴오프되어 개방회로와 같이 동작하므로 등가 회로는 도 3b와 같다. In the sampling phase, the sampling phase switch φ1 is turned on to operate as a short circuit, and the amplifying phase switch φ2 is turned off to operate as an open circuit.

도 3b에서 제1캐패시터(311), 제2캐패시터부(320)의 일단으로 입력전압(VIN)이 입력되어 샘플링페이즈에서 총 2*C*VIN의 전하량이 저장된다.
In FIG. 3B, the input voltage VIN is input to one end of the first capacitor 311 and the second capacitor unit 320 to store a total amount of charges of 2 * C * VIN in the sampling phase.

도 3c는 증폭페이즈에서의 등가회로를 나타낸 도면이다. 3C shows an equivalent circuit in an amplifying phase.

증폭 페이즈에서 샘플링 페이즈 스위치(φ1)는 턴오프되어 개방회로와 같이 동작하고 증폭 페이즈 스위치(φ2)는 턴온되어 단락회로와 같이 동작하므로 등가회로는 도 3c와 같다In the amplifying phase, the sampling phase switch φ1 is turned off to operate as an open circuit, and the amplifying phase switch φ2 is turned on to operate as a short circuit, so the equivalent circuit is shown in FIG. 3C.

본 발명에 따른 멀티플라잉 디지털 아날로그 변환기는 증폭페이즈에서 제1캐패시터(311)의 일단이 증폭부(330)의 출력노드(OUT)로 연결되며, 제2캐패시터(312)의 일단이 증폭부(330)의 입력노드(IN)에 연결되고 제2캐패시터(312)의 타단이 제1캐패시터(311)의 타단에 연결되는 것을 특징으로 할 수 있다. In the multiplying digital-to-analog converter according to the present invention, one end of the first capacitor 311 is connected to the output node OUT of the amplifying unit 330 in the amplifying phase, and one end of the second capacitor 312 is the amplifying unit 330. It may be characterized in that it is connected to the input node (IN) of the) and the other end of the second capacitor 312 is connected to the other end of the first capacitor (311).

도 3c에서 제2캐패시터부(320)의 일단으로 디지털 전압(1/2*D*VREF)이 입력되며 제1캐패시터부(310)의 일단은 증폭부(320)의 출력노드(OUT)로 연결된다. 제1캐패시터부(310)의 캐패시턴스는 제1캐패시터(311)와 제2캐패시터(312)를 직렬 연결한 것의 캐패시턴스이므로 1/2*C가 된다. 따라서 증폭페이즈에서 총 C*1/2*D*VREF+1/2*C*VRD의 전하량이 저장된다. 디지털 전압(1/2*D*VREF)은 디지털 신호의 디지털 코드 값에 대응되는 'D/2'값을 정하고 기준전압(VREF)에 'D/2'를 곱해준 1/2*D*VREF로 나타낼 수 있다. 디지털 신호의 디지털 코드의 값에 따라 제2캐패시터부(320)에 입력되는 디지털 전압(1/2*D*VREF)과 'D/2'의 값은 표1과 같다. In FIG. 3C, a digital voltage 1/2 * D * VREF is input to one end of the second capacitor unit 320 and one end of the first capacitor unit 310 is connected to an output node OUT of the amplifier 320. do. The capacitance of the first capacitor unit 310 is 1/2 * C since the capacitance of the first capacitor 311 and the second capacitor 312 connected in series. Thus, in the amplification phase, the total amount of charge in C * 1/2 * D * VREF + 1/2 * C * VRD is stored. The digital voltage (1/2 * D * VREF) sets the value of 'D / 2' corresponding to the digital code value of the digital signal, and 1/2 * D * VREF multiplies the reference voltage (VREF) by 'D / 2'. It can be represented as. Table 1 shows the values of the digital voltages (1/2 * D * VREF) and 'D / 2' input to the second capacitor unit 320 according to the value of the digital code of the digital signal.

디지털 코드Digital code D/2의 값The value of D / 2 제2캐패시터부에 입력되는 전압Voltage input to the second capacitor 000000 -3/2-3/2 -3/2*VREF-3 / 2 * VREF 001001 -1-One -1*VREF-1 * VREF 010010 -1/2-1/2 -1/2*VREF-1 / 2 * VREF 011011 00 GNDGND 100100 1/21/2 1/2*VREF1/2 * VREF 101101 1One 1*VREF1 * VREF 110110 3/23/2 3/2*VREF3/2 * VREF

상기 표2에서 디지털 코드는 입력전압(VIN)을 변환한 디지털 신호의 디지털 코드 값을 의미한다. 3비트의 디지털 코드 중 111을 사용하지 않는 이유는 멀티플라잉 디지털 아날로그 변환기에서 나타날 수 있는 오차를 제거하기 위해 3비트의 디지털 정보가 표현할 수 있는 디지털 코드 중 하나인 111을 사용하지 않았기 때문이다. 예에서는 111을 사용하지 않았지만 000을 사용하지 않고 001~111까지의 디지털 코드만을 사용하는 것도 가능하다. 전하량 보존법칙에 의해서 샘플링페이즈와 증폭페이즈에 저장된 총 전하량은 같아야 하므로 2*C*VIN=1/2*C*VREF+1/2*C*VRD가되고 이를 레지듀 전압(VRD)를 구하기 위한 식으로 정리하면 VRD=4*VIN-D*VREF가 된다. 도 2a, b, c를 통해 설명했던 기존의 멀티플라잉 디지털 아날로그 변환기와 동일한 동작을 한다는 것을 전하량 보존법칙을 통하여 도출한 수식이 같다는 것을 통해 확인할 수 있다. In Table 2, the digital code means a digital code value of the digital signal obtained by converting the input voltage VIN. The reason for not using 111 of the 3 bits of digital code is to not use 111, which is one of the digital codes that can be represented by 3 bits of digital information, to eliminate the error that can occur in a multiplying digital-to-analog converter. In the example, 111 is not used, but it is possible to use only digital codes 001 to 111 without using 000. According to the charge conservation law, the total charge stored in the sampling phase and the amplification phase must be the same, so it is 2 * C * VIN = 1/2 * C * VREF + 1/2 * C * VRD, which is used to calculate the residual voltage (VRD). In sum, VRD = 4 * VIN-D * VREF. It can be seen from the equations derived through the charge conservation law that the same operation as the existing multiplying digital analog converter described with reference to FIGS. 2a, b, and c is the same.

증폭페이즈에서 제1캐패시터(311)과 제2캐패시터(312)가 직렬 연결되도록 회로를 구성하고 증폭페이즈에서 제2캐패시터부(320)에 D*VREF가 아닌 1/2*D*VREF를 입력하는 이유는 다음과 같다. 도 3a의 멀티플라잉 디지털 아날로그 변환기의 경우 샘플링페이즈(도 3b)에서 외부에서 바라본 캐패시턴스 값이 2*C가 되어 샘플링페이즈에서 저장된 전하량이 2*C*VIN이되는데, 도 2a의 멀티플라잉 디지털 아날로그의 경우 샘플링페이즈(도 2b)에서 외부에서 바라본 캐패시턴스 값이 4*C가 되어 샘플링페이즈에서 저장된 전하량이 4*C*VIN이 된다. 즉 샘플링페이즈에서 저장된 전하량이 절반이 되므로 VRD=4*VIN-D*VREF라는 식을 얻기 위해서는 전하량 보존법칙을 적용한 식에서 우변(증폭페이즈에서 저장된 총 전하량)의 계수를 도 2a, b, c에서의 식보다 1/2을 해주어야 하기 때문이다. 위와 같은 동작을 위해 3개의 캐패시터가 사용되며 샘플링페이즈에서 증폭부(320)의 출력노드(OUT)에서 바라본 캐패시턴스 값은 2*C가 된다.
In the amplification phase, the first capacitor 311 and the second capacitor 312 are configured in a circuit so as to be connected in series, and in the amplification phase inputs 1/2 * D * VREF instead of D * VREF to the second capacitor unit 320. The reason is as follows. In the case of the multiplying digital analog converter of FIG. 3A, the capacitance value viewed from the outside in the sampling phase (FIG. 3B) becomes 2 * C, and the amount of charge stored in the sampling phase becomes 2 * C * VIN. In this case, the capacitance value viewed from the outside in the sampling phase (FIG. 2B) becomes 4 * C, and the amount of charge stored in the sampling phase becomes 4 * C * VIN. That is, since the amount of charge stored in the sampling phase is halved, in order to obtain the expression VRD = 4 * VIN-D * VREF, the coefficient of the right side (total amount of charge stored in the amplification phase) is calculated in the equation applying the charge conservation law in FIG. 2A, B, and C. Because you have to do 1/2 of the equation. Three capacitors are used for the above operation, and the capacitance value seen from the output node OUT of the amplifier 320 in the sampling phase becomes 2 * C.

도 4는 본 발명에 따른 파이프라인 아날로그 디지털 변환기의 구성을 나타내는 구성도이다. 파이프라인 아날로그 디지털 변환기는 아날로그 신호를 디지털 신호로 변환하는 다수의 서브 플래쉬 아날로그 디지털 변환기(411) 및 디지털 신호를 아날로그 신호로 변환하는 다수의 멀티플라잉 디지털 아날로그 변환기(Multiplying Digital to Analog Converter)(412)를 포함하고 입력된 아날로그 신호(IN_ANAL)를 디지털 신호(OUT_DIG)로 변환하는 파이프라인 아날로그 디지털 변환부(410), 파이프라인 아날로그 디지털 변환부(420)의 다수의 서브 플래쉬 아날로그 디지털 변환기(411)에서 출력되는 디지털 신호의 에러를 정정하는 디지털 커렉션 로직(Digital Correction Logic)(420)을 포함한다. 4 is a configuration diagram showing the configuration of a pipelined analog-to-digital converter according to the present invention. Pipeline analog-to-digital converters include a plurality of sub-flash analog-to-digital converters 411 for converting analog signals into digital signals and a plurality of multiplying digital to analog converters 412 for converting digital signals into analog signals. And a plurality of sub-flash analog-to-digital converters 411 of the pipelined analog-to-digital converter 410 and the pipelined analog-to-digital converter 420 for converting the inputted analog signal IN_ANAL into a digital signal OUT_DIG. And digital correction logic (Digital Correction Logic) 420 for correcting an error of an output digital signal.

파이프라인 아날로그 디지털 변환기의 동작은 다음과 같다. The operation of the pipelined analog-to-digital converter is as follows.

이하의 설명에서 멀티플라잉 디지털 아날로그 변환기(412)에 입력되는 디지털 전압(1/2*D*VREF)은 N(3이상의 정수)비트의 디지털 신호의 디지털 코드 값을 나타내고 각각의 서브 플래쉬 아날로그 디지털 변환기(411)는 N비트의 해상도를 가진다고 가정한다. 파이프라인 아날로그 디지털 변환부(420)에서 각각의 멀티플라잉 디지털 아날로그 변환기(412)와 각각의 멀티플라잉 디지털 아날로그 변환기(412)에 연결된 서브 플래쉬 아날로그 디지털 변환기(411)를 하나의 스테이지로 보고 설명한다. In the following description, the digital voltage (1/2 * D * VREF) input to the multiplying digital-to-analog converter 412 represents a digital code value of a digital signal of N (an integer of 3 or more) bits and each sub-flash analog-to-digital converter. Assume 411 has a resolution of N bits. In the pipelined analog-to-digital converter 420, the multi-flashing digital-to-analog converter 412 and the sub-flash analog-to-digital converter 411 connected to each of the multi-flying digital-to-analog converters 412 are described as one stage.

파이프라인 아날로그 변환부(410)의 첫번째 스테이지에서 서브 플래쉬 아날로그 디지털 변환기(411)는 아날로그 신호(IN_ANAL)를 입력받아 N비트의 디지털 신호의 디지털 코드 값을 나타내는 디지털 전압(1/2*D*VREF)를 출력하여 디지털 커렉션 로직(420)과 자신에게 연결된 멀티플라잉 디지털 아날로그 변환기(412)로 전달한다. 멀티플라잉 디지털 아날로그 변환기(412)는 아날로그 신호(IN_ANAL)와 디지털 전압(1/2*D*VREF)의 차이를 증폭하여 레지듀 전압(VRD)를 출력한다. 두번째 스테이지 이후의 스테이지는 서브 플래쉬 아날로그 디지털 변환기(411)는 이전 스테이지의 멀티플라잉 디지털 아날로그 변환기(412)가 출력한 레지듀 전압(VRD)를 입력받아 N비트의 디지털 신호의 디지털 코드 값을 나타내는 디지털 전압을(1/2*D*VREF)를 출력하여 디지털 커렉션 로직(420) 과 자신에게 연결된 멀티플라잉 디지털 아날로그 변환기(412)로 전달한다. 멀티플라잉 디지털 아날로그 변환기(412)는 레지듀 전압(VRD)와 디지털 전압(1/2*D*VREF)의 차이를 증폭하여 다음 스테이지로 레지듀 전압(VRD)를 출력한다. 마지막 스테이지에는 서브 플래쉬 아날로그 디지털 변환기(411)가 이전 스테이지에서 출력한 레지듀 전압(VRD)를 입력받아 디지털 커렉션 로직(420)으로 디지털 전압(1/2*D*VREF)를 출력한다. 디지털 커렉션 로직(420)은 각 스테이지에서 출력된 디지털 전압(1/2*D*VREF)을 입력받아 디지털 커렉션 로직(420)을 통해 오차를 수정하여 입력된 아날로그 신호(IN_ANAL)에 대응되는 디지털 신호(OUT_DIG)로 변환하여 출력한다. 스테이지의 총 수가 M(2이상의 정수)라고 가정하고, 디지털 에러 커렉션 로직(420)을 고려하지 않는다면, 아날로그 디지털 변환기의 해상도는 최대 N*M비트가 된다. 즉 N비트의 해상도를 가지는 각 스테이지를 M개 직렬 연결하는 방식을 통하여 최대 N*M비트의 해상도를 가지를 아날로그 디지털 변환기를 설계할 수 있다.
In the first stage of the pipeline analog converter 410, the sub-flash analog-to-digital converter 411 receives an analog signal IN_ANAL and receives a digital voltage (1/2 * D * VREF indicating a digital code value of an N-bit digital signal). ) Is transmitted to the digital correction logic 420 and the multiplying digital analog converter 412 connected thereto. The multiplying digital-to-analog converter 412 amplifies the difference between the analog signal IN_ANAL and the digital voltage 1/2 * D * VREF to output the residual voltage VRD. In the stage after the second stage, the sub-flash analog-to-digital converter 411 receives the residual voltage VRD outputted by the multiplying digital-to-analog converter 412 of the previous stage, and indicates the digital code value of the N-bit digital signal. The voltage is output (1/2 * D * VREF) and transferred to the digital correction logic 420 and the multiplying digital analog converter 412 connected thereto. The multiplying digital-to-analog converter 412 amplifies the difference between the residual voltage VRD and the digital voltage 1/2 * D * VREF and outputs the residual voltage VRD to the next stage. In the last stage, the sub-flash analog-to-digital converter 411 receives the residual voltage VRD output from the previous stage and outputs the digital voltage 1/2 * D * VREF to the digital correction logic 420. The digital correction logic 420 receives the digital voltage (1/2 * D * VREF) output from each stage and corrects the error through the digital correction logic 420 to correspond to the input analog signal IN_ANAL. The signal is converted into a digital signal OUT_DIG and output. If the total number of stages is assumed to be M (an integer greater than or equal to 2) and the digital error correction logic 420 is not taken into account, the resolution of the analog-to-digital converter is at most N * M bits. That is, an analog-to-digital converter having a resolution of up to N * M bits can be designed by connecting M stages in series with N-bit resolution.

도 5a는 본 발명의 일실시예에 따른 슈도 디퍼런셜(Pseudo Differential) 구조의 멀티플라잉 디지털 아날로그 변환기의 구성도이다. 5A is a block diagram of a multiplying digital-to-analog converter having a pseudo differential structure according to an embodiment of the present invention.

도 5a에 도시된 바와 같이 본 발명에 따른 슈도 디퍼런셜(Pseudo Differential) 구조의 멀티플라잉 디지털 아날로그 변환기는 샘플링페이즈에서 정입력전압(VCM+VINP)을 입력받는 제1정캐패시터(511), 샘플링페이즈에서 제1정캐패시터(511)가 입력받은 정입력전압(VCM+VINP)에 발생한 오차를 입력받고 증폭페이즈에서 제1정캐패시터(511)에 직렬연결되는 제2정캐패시터(512), 샘플링페이즈에서 정입력전압(VINP)을 입력받고 증폭페이즈에서 정디지털 전압(1/2*D*VREFP)을 입력받는 제3정캐패시터(513), 샘플링페이즈에서 제1정캐패시터(511)와 제3정캐패시터(513)가 입력받은 정입력전압(VCM+VINP)과 증폭페이즈에서 제3정캐패시터(513)가 입력받은 정디지털 전압(1/2*D*VREFP)의 차이를 증폭한 정레지듀 전압(VRDP)을 출력하기 위한 정증폭부(514), 샘플링페이즈에서 부입력전압(VCM+VINN)을 입력받는 제1부캐패시터(521), 샘플링페이즈에서 제1부캐패시터(521)가 입력받은 상기 부입력전압(VCM+VINN)에 발생한 오차를 입력받고 증폭페이즈에서 제1부캐패시터(521)에 직렬연결되는 제2부캐패시터(522), 샘플링페이즈에서 부입력전압(VINP)을 입력받고 증폭페이즈에서 부디지털 전압(1/2*D*VREFN)을 입력받는 제3부캐패시터(513), 샘플링페이즈에서 제1부캐패시터(521)와 제3부캐패시터(523)가 입력받은 부입력전압(VCM+VINN)과 증폭페이즈에서 제3부캐패시터(523)가 입력받은 부디지털 전압(1/2*D*VREFN)의 차이를 증폭한 부레지듀 전압(VRDN)을 출력하기 위한 부증폭부(524),및 정증폭부(514)의 입력노드(INP)와 부증폭부(524)의 입력노드(INN)를 샘플링페이즈에서 단락되게 하고 증폭페이즈에서 개방되게 하는 스위치(530)를 포함하고, 제1정캐패시터(511)와 제2정캐패시터(512)는 증폭페이즈에서 정증폭부(514)의 입력노드(INP)와 출력노드(OUTP) 사이에 피드백루프를 이루고 제1부캐패시터(521)와 제2부캐패시터(522)는 증폭페이즈에서 부증폭부(524)의 입력노드(INN)와 출력노드(OUTN) 사이에 피드백루프를 이룬다. 정/부증폭부(514, 524)는 샘플링페이즈에서는 전원이 공급되지 않고 증폭페이즈에서만 전원이 공급되는 스위치드 연산 증폭기인 것을 특징으로 할 수 있다. 본 발명에 따른 멀티플라잉 디지털 아날로그 변환기는 제2정캐패시터(512)는 일단이 정증폭부(514)의 입력노드(INP)에 연결되고 타단이 제1정캐패시터(511)의 타단에 연결되고, 제2부캐패시터(522)는 일단이 부증폭부(524)의 입력노드(INN)에 연결되고 타단이 제1부캐패시터(521)의 타단에 연결된 것을 특징으로 할 수 있다. 샘플링 페이즈 스위치(φ1)들은 샘플링 페이즈에서 턴온되고 증폭페이즈에서 턴오프되며 증폭 페이즈 스위치(φ2)들은 샘플링 페이즈에서 턴오프되고 증폭페이즈에서 턴온된다.As shown in FIG. 5A, a multiplying digital analog converter having a pseudo differential structure according to the present invention includes a first positive capacitor 511 receiving a positive input voltage (VCM + VINP) at a sampling phase, and a sampling phase. The second positive capacitor 512, which is connected to the first positive capacitor 511 in series in the amplification phase and receives the error generated in the positive input voltage VCM + VINP received by the first positive capacitor 511, is positive in the sampling phase. A third positive capacitor 513 that receives an input voltage VINP and receives a positive digital voltage (1/2 * D * VREFP) in an amplifying phase, and a first positive capacitor 511 and a third positive capacitor in a sampling phase The positive residual voltage VRDP obtained by amplifying the difference between the positive input voltage (VCM + VINP) input by the 513 and the positive digital voltage (1/2 * D * VREFP) input by the third positive capacitor 513 in the amplifying phase. A positive amplifier 514 for outputting the The first subcapacitor 521 receives an error generated in the sub input voltage VCM + VINN received by the first subcapacitor 521 in the sampling phase and is serially connected to the first subcapacitor 521 in the amplifying phase. The second subcapacitor 522 to be connected, the third subcapacitor 513 to receive the negative input voltage VINP at the sampling phase and the negative digital voltage (1/2 * D * VREFN) at the amplification phase, and the sampling phase. In the first sub-capacitor 521 and the third sub-capacitor 523 in the sub-input voltage (VCM + VINN) and the negative digital voltage (1/2 * D inputted by the third sub-capacitor 523 in the amplifying phase The sub-amplifier 524 for outputting the negative residual voltage VRDN amplified by the difference of * VREFN, and the input node INP of the positive amplifier 514 and the input node of the sub-amplifier 524. And a switch 530 for causing INN to be shorted in the sampling phase and open in the amplifying phase, wherein the first positive capacitor 511 and the second positive capacitor 512 In the amplifying phase, a feedback loop is formed between the input node INP and the output node OUTP of the positive amplifier 514, and the first subcapacitor 521 and the second subcapacitor 522 are the subamplifiers (amplification phase) in the amplification phase. A feedback loop is formed between the input node INN and the output node OUTN of 524. The positive / negative amplifiers 514 and 524 may be a switched operational amplifier in which power is not supplied in the sampling phase but only in the amplifying phase. In the multiplying digital-to-analog converter according to the present invention, one end of the second positive capacitor 512 is connected to the input node INP of the positive amplifier 514 and the other end of the second positive capacitor 512 is connected to the other end of the first positive capacitor 511. One end of the second subcapacitor 522 may be connected to an input node INN of the subamplifier 524, and the other end may be connected to the other end of the first subcapacitor 521. The sampling phase switches φ1 are turned on at the sampling phase and turned off at the amplification phase, and the amplifying phase switches φ2 are turned off at the sampling phase and turned on at the amplifying phase.

본 발명에 따른 슈도 디퍼런셜(Pseudo Differential) 구조의 멀티플라잉 디지털 아날로그 변환기는 정/부디지털 전압(1/2*D*VREFP, 1/2*D*VREFN)이 나타내는 디지털 신호가 3비트 일 때 디지털 신호의 디지털 코드 값에 따라 증폭페이즈에서 제3정/부캐패시터(513, 523)가 입력받는 정/부디지털 전압(1/2*D*VREFP, 1/2*D*VREFN)이 정/부기준전압(VREFP, VREFN)의 -3/2배, -1배, -1/2배, 1/2배, 1배, 3/2배 또는 GND 가 될 수 있는 것을 특징으로 할 수 있다. 또한 제1정/부캐패시터(511, 521), 제2정/부캐패시터(512, 522), 제3정/부캐패시터(513, 523)는 모두 캐패시턴스 값이 동일한 것을 특징으로 할 수 있다.(이하에서 정/부디지털 전압(1/2*D*VREFP, 1/2*D*VREFN)이 나타내는 디지털 신호는 모두 3비트이고 제1정/부캐패시터(511, 521), 제2정/부캐패시터(512, 522), 제3정/부캐패시터(513, 523)는 모두 캐패시턴스 값이 C라고 가정하고 설명한다.)
According to the present invention, a multiplying digital analog converter having a pseudo differential structure is used when the digital signal represented by the positive and negative digital voltages (1/2 * D * VREFP, 1/2 * D * VREFN) is 3 bits. Positive / negative digital voltages (1/2 * D * VREFP, 1/2 * D * VREFN) input by the third positive / negative capacitors 513 and 523 in the amplifying phase are positive / negative according to the digital code value of the signal. The reference voltages VREFP and VREFN may be -3/2 times, -1 times, -1/2 times, 1/2 times, 1 times, 3/2 times, or GND. In addition, the first positive / subcapacitors 511 and 521, the second positive / subcapacitors 512 and 522, and the third positive / subcapacitors 513 and 523 may all have the same capacitance value. Hereinafter, the digital signals represented by the positive / negative digital voltages (1/2 * D * VREFP, 1/2 * D * VREFN) are all three bits, and the first positive / negative capacitors 511 and 521 and the second positive / negative The capacitors 512 and 522 and the third positive / sub capacitors 513 and 523 are assumed to have a capacitance value of C.

도 5b는 샘플링페이즈에서의 등가회로를 나타낸 도면이다. 5B shows an equivalent circuit in the sampling phase.

샘플링 페이즈에서 샘플링 페이즈 스위치(φ1)은 턴온되어 단락회로와 같이 동작하고 증폭 페이즈 스위치(φ2)는 턴오프되어 개방회로와 같이 동작하므로 등가 회로는 도 5b와 같다.In the sampling phase, the sampling phase switch φ1 is turned on to operate as a short circuit, and the amplifying phase switch φ2 is turned off to operate as an open circuit.

입력 커먼모드 에러(INPUT COMMON MODE ERROR)는 슈도 디퍼런셜 구조의 멀티플라잉 아날로그에서 출력에 반영되어 오차를 일으켜 회로가 잘못된 동작을 하게 되는 원인이 된다. 입력 커먼모드 에러로 인하여 멀티플라잉 디지털 아날로그 변환기를 이용한 파이프라인 구조의 아날로그 디지털 변환기에서는 입력되는 아날로그 신호(IN_ANAL)에 대응되지 않는 잘못된 디지털 신호(OUT_DIG)를 출력하게 될 수도 있다. 본 발명에 따른 멀티플라잉 디지털 아날로그 변환기는 상기 문제를 해결 하였는바 이하 회로의 동작 및 입력 커먼모드 에러의 처리에 대해 설명한다. 입력 커먼모드 에러가 출력에 반영되는지 여부를 설명하기 위해 이하에서는 정/부 입력전압(VCM+VINP, VCM+VINN)에 입력 커먼모드 에러 χ가 존재한다고 가정하여 실제 정/부 입력전압(VCM+VINP, VCM+VINN)이 입력되는 입력단에 각각 VCM+VINP+χ, VCM+VINN+χ가 입력된다고 가정하고 설명한다. 또한 일반적으로 기준입력전압(VCM)은 정입력전압(VCM+VINP)와 부입력전압(VCM+VINN)의 중간에 위치하므로 VINP와 VINN은 크기는 같고 부호는 반대이다. INPUT COMMON MODE ERROR is reflected in the output of the pseudo-differential multiplying analog, causing errors and causing the circuit to behave incorrectly. Due to the input common mode error, the analog-to-digital converter of the pipeline structure using the multiplying digital-to-analog converter may output an incorrect digital signal OUT_DIG that does not correspond to the input analog signal IN_ANAL. The multiplying digital-to-analog converter according to the present invention solves the above problem, and the operation of the circuit and the processing of the input common mode error will be described below. In order to explain whether the input common mode error is reflected in the output, hereinafter, it is assumed that the input common mode error χ is present in the positive / negative input voltages VCM + VINP and VCM + VINN. It is assumed that VCM + VINP + χ and VCM + VINN + χ are input to the input terminal where VINP and VCM + VINN) are input. Also, since the reference input voltage (VCM) is generally located between the positive input voltage (VCM + VINP) and the negative input voltage (VCM + VINN), VINP and VINN have the same magnitude and the opposite signs.

본 발명에 따른 멀티플라잉 디지털 아날로그 변환기는 제2정캐패시터(512)는 일단이 정증폭부(514)의 입력노드(INP)에 연결되고 타단이 제1정캐패시터(511)의 타단에 연결되고, 제2부캐패시터(522)는 일단이 부증폭부(524)의 입력노드(INN)에 연결되고 타단이 제1부캐패시터(521)의 타단에 연결된 것을 특징으로 할 수 있다.In the multiplying digital-to-analog converter according to the present invention, one end of the second positive capacitor 512 is connected to the input node INP of the positive amplifier 514 and the other end of the second positive capacitor 512 is connected to the other end of the first positive capacitor 511. One end of the second subcapacitor 522 may be connected to an input node INN of the subamplifier 524, and the other end may be connected to the other end of the first subcapacitor 521.

샘플링페이즈에서 정변환부(510)의 제1정캐패시터(511)의 일단에 정입력전압과 입력 커먼모드 에러(VCM+VINP+χ)이 입력되고 제1정캐패시터(511)의 타단과 제2정캐패시터(512)의 타단에 기준입력전압(VCM)이 입력되고 제2정캐패시터(512) 일단은 정증폭부(514)의 입력노드(INP)로 연결된다. 부변환부(520)의 제1부캐패시터(521)의 일단에 부입력전압 및 입력 커먼모드 에러(VCM+VINN+χ)이 입력되고 제1부캐패시터(521)의 타단과 제2부캐패시터(522)의 타단에 기준입력전압(VCM)이 입력되고 제2부캐패시터(522) 일단은 부증폭부(514)의 입력노드(INN)로 연결된다. 스위치(530)에 의해 정증폭부(514)의 입력노드(INP)와 부증폭부(524)의 입력노드(INN)이 단락된다. In the sampling phase, the positive input voltage and the input common mode error (VCM + VINP + χ) are input to one end of the first positive capacitor 511 of the positive conversion unit 510, and the other end and the second positive of the first positive capacitor 511 are input. The reference input voltage VCM is input to the other end of the capacitor 512, and one end of the second positive capacitor 512 is connected to the input node INP of the positive amplifier 514. A negative input voltage and an input common mode error (VCM + VINN + χ) are input to one end of the first subcapacitor 521 of the subconverter 520, and the other end of the first subcapacitor 521 and the second subcapacitor ( The reference input voltage VCM is input to the other end of 522, and one end of the second subcapacitor 522 is connected to the input node INN of the sub-amplifier 514. The input node INP of the positive amplifier 514 and the input node INN of the sub amplifier 524 are short-circuited by the switch 530.

제1정캐패시터(511)와 제2정캐패시터(512)가 연결된 노드, 제1부캐패시터(521)와 제2부캐패시터(522)가 연결된 노드가 기준입력전압(VCM)의 기준입력전압(VCM)의 입력단에 연결되어 있으므로 제1정캐패시터(511)와 제2정캐패시터(512)가 연결된 노드, 제1부캐패시터(521)와 제2부캐패시터(522)가 연결된 노드의 전압은 기준입력전압(VCM)이 된다. The node to which the first positive capacitor 511 and the second positive capacitor 512 are connected, and the node to which the first subcapacitor 521 and the second subcapacitor 522 are connected, are referred to as the reference input voltage VCM of the reference input voltage VCM. Voltage of the node connected to the first positive capacitor 511 and the second positive capacitor 512, and the node to which the first subcapacitor 521 and the second subcapacitor 522 are connected is a reference input voltage. (VCM).

정/부증폭부(514, 524)의 입력노드 (INP, INN)는 단락되므로 전압은 같고 정입력전압(VCM+VINP)의 입력단으로 VCM+VINP+χ가 입력되고 부입력전압(VCM+VINN)의 입력단으로 VCM+VINN+χ이 입력되고 제2정/부캐패시터(512, 522)의 캐패시턴스 값이 C로 같으므로 정/부증폭부(514, 524)의 입력노드(INP, INN)의 전압은 VCM+VINP+χ와 VCM+VINN+χ의 중간값인 ((VCM+VINP+χ)+(VCM+VINN+χ))/2, 즉 VCM+χ가 된다. (이하 정변환부(510)과 부변환부(520)의 동작이 동일하므로 정변환부(510)의 동작을 기준으로 설명한다.)Since the input nodes (INP, INN) of the positive / negative amplifiers 514 and 524 are short-circuited, the voltage is the same and VCM + VINP + χ is input to the input terminal of the positive input voltage (VCM + VINP) and the negative input voltage (VCM + VINN). VCM + VINN + χ is input to the input terminal of), and the capacitance values of the second positive / subcapacitors 512 and 522 are equal to C, so that the input nodes INP and INN of the positive and negative amplifiers 514 and 524 The voltage is ((VCM + VINP + χ) + (VCM + VINN + χ)) / 2, which is the intermediate value between VCM + VINP + χ and VCM + VINN + χ, that is, VCM + χ. (Because the operations of the positive transform unit 510 and the sub-converter 520 are the same below, the operation of the positive transform unit 510 will be described.)

따라서 제1정캐패시터(511), 제2정캐패시터(512), 제3정캐패시터(513)에 저장되는 전압은 각각 VINP+χ, -χ, VINP가 되고 제1정캐패시터(511), 제2정캐패시터(512), 제3정캐패시터(513)에 저장된 전하량은 각각 C*(VINP+χ), C*(-χ), C*(VINP)이다. 제1정캐패시터(511), 제2정캐패시터(512), 제3정캐패시터(513)에 저장된 전하량의 합이 샘플링페이즈에서 저장된 총 전하량이며 이 값은 2*C*VINP이다.
Therefore, the voltages stored in the first positive capacitor 511, the second positive capacitor 512, and the third positive capacitor 513 are VINP + χ, −χ, VINP, respectively, and the first positive capacitor 511 and the second voltage are respectively. The amount of charge stored in the positive capacitor 512 and the third positive capacitor 513 is C * (VINP + χ), C * (− χ), and C * (VINP), respectively. The sum of the charge amounts stored in the first positive capacitor 511, the second positive capacitor 512, and the third positive capacitor 513 is the total amount of charge stored in the sampling phase, which is 2 * C * VINP.

도 5c는 증폭페이즈에서의 등가회로를 나타내는 도면이다. 5C shows an equivalent circuit in an amplifying phase.

증폭 페이즈에서 샘플링 페이즈 스위치(φ1)은 턴오프되어 개방회로와 같이 동작하고 증폭 페이즈 스위치(φ2)는 턴온되어 단락회로와 같이 동작하므로 등가회로는 도 5c와 같다.In the amplifying phase, since the sampling phase switch φ1 is turned off to operate as an open circuit, and the amplifying phase switch φ2 is turned on to operate as a short circuit, the equivalent circuit is shown in FIG. 5C.

본 발명에 따른 멀티플라잉 디지털 아날로그 변환기는 증폭페이즈에서 제1정패시터(511)의 일단이 정증폭부(514)의 출력노드(OUTP)로 연결되며, 제2정캐패시터(512)의 일단이 정증폭부(514)의 입력노드(INP)에 연결되고 제2정캐패시터(512)의 타단이 제1정캐패시터(511)의 타단에 연결되고 제1부패시터(521)의 일단이 부증폭부(524)의 출력노드(OUTN)로 연결되며, 제2부캐패시터(522)의 일단이 부증폭부(524)의 입력노드(INN)에 연결되고 제2부캐패시터(522)의 타단이 제1부캐패시터(521)의 타단에 연결되는 것을 특징으로 할 수 있다. In the multiplying digital-to-analog converter according to the present invention, one end of the first positive capacitor 511 is connected to the output node OUTP of the positive amplifier 514 in the amplifying phase, and one end of the second positive capacitor 512 is positive. It is connected to the input node (INP) of the amplifier 514, the other end of the second positive capacitor 512 is connected to the other end of the first positive capacitor 511, one end of the first sub-capacitor 521 is a sub-amplification unit ( Connected to the output node OUTN of 524, one end of the second subcapacitor 522 is connected to the input node (INN) of the sub-amplifier 524, and the other end of the second subcapacitor 522 is the first part It may be characterized in that connected to the other end of the capacitor 521.

도 5c에서 제3정캐패시터(513)에는 정디지털 전압(1/2*D*VREFP)이 입력되며 제1정캐패시터(511)는 정증폭부(514)의 출력노드(OUTP)로 연결된다. 정증폭부(514)의 출력노드(OUTP)로 연결된 캐패시터부의 캐패시턴스는 제1정캐패시터(511)과 제2정캐패시터(512)를 직렬 연결한 것의 캐패시턴스이므로 1/2*C가 된다. 따라서 증폭페이즈에서 총 C*1/2*D*VREFP+1/2*C*VRDP의 전하량이 저장된다. 정디지털 전압(1/2*D*VREFP)은 디지털 신호의 디지털 코드 값에 대응되는 'D/2'값을 정하고 정기준전압(VREFP)에 'D/2'를 곱해준 1/2*D*VREFP로 나타낼 수 있다. 디지털 신호의 디지털 코드 값에 따라 제3정캐패시터(513)에 입력되는 정디지털 전압 (1/2*D*VREFP)과 'D/2'의 값은 표1과 같다.In FIG. 5C, a positive digital voltage (1/2 * D * VREFP) is input to the third positive capacitor 513, and the first positive capacitor 511 is connected to the output node OUTP of the positive amplifier 514. The capacitance of the capacitor portion connected to the output node OUTP of the positive amplifier 514 is 1/2 * C since the capacitance of the first positive capacitor 511 and the second positive capacitor 512 is connected in series. Therefore, in the amplification phase, the total amount of charge in C * 1/2 * D * VREFP + 1/2 * C * VRDP is stored. The positive digital voltage (1/2 * D * VREFP) sets the value of 'D / 2' corresponding to the digital code value of the digital signal and multiplies the positive reference voltage (VREFP) by 'D / 2'. It can be represented by VREFP. Table 1 shows the values of the positive digital voltages (1/2 * D * VREFP) and 'D / 2' input to the third positive capacitor 513 according to the digital code value of the digital signal.

디지털 코드Digital code D/2의 값The value of D / 2 제2캐패시터부에 입력되는 전압Voltage input to the second capacitor 000000 -3/2-3/2 -3/2*VREFP-3 / 2 * VREFP 001001 -1-One -1*VREFP-1 * VREFP 010010 -1/2-1/2 -1/2*VREFP-1 / 2 * VREFP 011011 00 GNDGND 100100 1/21/2 1/2*VREFP1/2 * VREFP 101101 1One 1*VREFP1 * VREFP 110110 3/23/2 3/2*VREFP3/2 * VREFP

상기 표3에서 디지털 코드는 정입력전압(VINP)을 변환한 디지털 신호의 디지털 코드 값을 의미한다. 상기 표3에서 3비트의 디지털 코드 중 111을 사용하지 않는 이유는 멀티플라잉 디지털 아날로그 변환기에서 나타날 수 있는 오차를 제거하기 위해 3비트의 디지털 정보가 표현할 수 있는 디지털 코드 중 하나를 사용하지 않았기 때문이다. 예에서는 111을 사용하지 않았지만 000을 사용하지 않고 001~111까지의 디지털 코드만을 사용하는 것도 가능하다. 전하량 보존법칙에 의해서 샘플링페이즈와 증폭페이즈에 저장된 총 전하량은 같아야 하므로 2*C*VINP=1/2*C*VREFP+1/2*C*VRDP가되고 이를 정레지듀 전압(VRDP)를 구하기 위한 식으로 정리하면 VRDP=4*VINP-D*VREFP가 된다. 도 2a, b, c를 통해 설명했던 기존의 멀티플라잉 디지털 아날로그 변환기와 동일한 동작을 한다는 것을 전하량 보존법칙을 통하여 도출한 수식이 같다는 것을 통해 확인할 수 있다. 정/부 디지털 전압(1/2*D*VREFP, 1/2*D*VREFN)이 각각 1/2*D*VREFP, 1/2*D*VREFN라는 값을 가지는 이유는 도 3c에서 설명한바와 같이 외부에서 본 멀티플라잉 디지털 아날로그 변환기의 캐패시턴스가 도 2b의 회로에서는 4C였으나 본 발명에 따른 도 3b의 회로에서는 2C가 되어 VRDP=4*VINP-D*VREFP 식을 얻기 위해서 전하량 보존법칙을 적용하는 경우 우변(증폭페이즈에 저장된 총 전하량)의 계수를 변경해야할 필요가 있기 때문이다. 또한 VRDP=4*VINP-D*VREFP 식에서 입력 커먼모드 에러(χ)를 포함하고 있지 않으므로 정입력전압(VCM+VINP)의 입력단에 포함되었다고 가정한 입력 커먼모드 에러(χ)가 본 발명에 따른 멀티플라잉 디지털 아날로그 변환기의 출력인 정레지듀 전압(VRDP)에는 영향을 미치지 않는다는 것을 알 수 있다.
In Table 3, the digital code means a digital code value of the digital signal obtained by converting the positive input voltage VINP. The reason for not using 111 of the 3-bit digital codes in Table 3 is because one of the digital codes that can be represented by the 3-bit digital information is not used to eliminate errors that may occur in the multiplying digital-to-analog converter. . In the example, 111 is not used, but it is possible to use only digital codes from 001 to 111 without using 000. According to the charge conservation law, the total charge stored in the sampling phase and the amplification phase must be the same, so that 2 * C * VINP = 1/2 * C * VREFP + 1/2 * C * VRDP, In summary, VRDP = 4 * VINP-D * VREFP. It can be seen from the equations derived through the charge conservation law that the same operation as the existing multiplying digital analog converter described with reference to FIGS. 2a, b, and c is the same. The reason why the positive and negative digital voltages (1/2 * D * VREFP, 1/2 * D * VREFN) have values of 1/2 * D * VREFP and 1/2 * D * VREFN, respectively, is described with reference to FIG. 3C. Likewise, the capacitance of the externally-multiplied digital-to-analog converter is 4C in the circuit of FIG. 2B, but becomes 2C in the circuit of FIG. 3B according to the present invention, and the charge conservation law is applied to obtain VRDP = 4 * VINP-D * VREFP. This is because it is necessary to change the coefficient of the right side (total charge stored in the amplification phase). In addition, since the input common mode error (χ) is not included in the equation of VRDP = 4 * VINP-D * VREFP, it is assumed that the input common mode error (χ) is assumed to be included in the input terminal of the positive input voltage (VCM + VINP) according to the present invention. It can be seen that it does not affect the positive residual voltage (VRDP), which is the output of the multiplying digital-to-analog converter.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

VIN : 입력전압 1/2*D*VREF : 디지털 전압
VRD : 레지듀 전압 310 : 제1캐패시터부
311 : 제1캐패시터 312 : 제2캐패시터
320 : 제2캐패시터부 330 : 증폭부
IN : 증폭부(330)의 입력노드
OUT : 증폭부(330)의 출력노드
VCM+VINP : 정입력전압 VCM+VINN : 부입력전압
1/2*D*VREFP : 정디지털 전압 1/2*D*VREFN : 부디지털 전압
VRDP : 정레지듀 전압 VRDN : 부레지듀 전압
χ : 입력 커먼모드 에러
VCM : 기준입력전압
510 : 정변환부 511 : 제1정캐패시터
512 : 제2정캐패시터 513 : 제3정캐패시터
514 : 정증폭부 520 : 부변환부
521 : 제1부캐패시터 522 : 제2부캐패시터
523 : 제3부캐패시터 524 : 부증폭부
530 : 스위치
INP : 정증폭부(514)의 입력노드 INN : 부증폭부(524)의 입력노드
OUTP : 정증폭부(514)의 출력노드 OUTP : 부증폭부(524)의 출력노드VIN: Input voltage 1/2 * D * VREF: Digital voltage
VRD: Residual Voltage 310: First Capacitor Part
311: first capacitor 312: second capacitor
320: second capacitor unit 330: amplification unit
IN: input node of the amplifier 330
OUT: Output node of the amplifier 330
VCM + VINP: Positive input voltage VCM + VINN: Negative input voltage
1/2 * D * VREFP: Positive Digital Voltage 1/2 * D * VREFN: Negative Digital Voltage
VRDP: Positive Residue Voltage VRDN: Positive Residue Voltage
χ: input common mode error
VCM: Reference Input Voltage
510: positive conversion unit 511: first positive capacitor
512: second positive capacitor 513: third positive capacitor
514: positive amplifier 520: sub-conversion unit
521: first subcapacitor 522: second subcapacitor
523: part 3 capacitor 524: sub-amplification part
530: switch
INP: input node of positive amplifier 514 INN: input node of negative amplifier 524
OUTP: Output node of positive amplifier 514 OUTP: Output node of negative amplifier 524

Claims (16)

샘플링페이즈에서 입력전압을 입력받고 증폭페이즈에서 상기 샘플링페이즈에서 보다 캐패시턴스 값이 줄어드는 제1캐패시터부;
상기 샘플링페이즈에서 상기 입력전압을 입력받고 상기 증폭페이즈에서 디지털 전압을 입력받는 제2캐패시터부; 및
상기 샘플링페이즈에서 상기 제1캐패시터부와 상기 제2캐패시터부가 입력받은 입력전압과 상기 증폭페이즈에서 상기 제2캐패시터부가 입력받은 디지털전압의 차이를 증폭한 레지듀 전압을 출력하기 위한 증폭부를 포함하고,
상기 제1캐패시터부는 상기 증폭페이즈에서 상기 증폭부의 입력노드와 출력노드사이에 피드백 루프를 이루는 멀티플라잉 디지털 아날로그 변환기.
A first capacitor unit receiving an input voltage at a sampling phase and reducing a capacitance value at the amplifying phase than at the sampling phase;
A second capacitor unit receiving the input voltage in the sampling phase and a digital voltage in the amplifying phase; And
An amplifier for outputting a residual voltage obtained by amplifying a difference between an input voltage received by the first capacitor unit and the second capacitor unit in the sampling phase and a digital voltage input by the second capacitor unit in the amplifying phase,
And the first capacitor unit forms a feedback loop between the input node and the output node of the amplifying unit in the amplifying phase.
제 1항에 있어서,
상기 제1캐패시터부는
상기 샘플링페이즈에서는 캐패시턴스 값이 상기 제2캐패시터부의 캐패시턴스 값과 같고, 상기 디지털 전압이 N(N는 3이상의 정수)비트를 나타낼 때 상기 증폭페이즈에서 캐패시턴스 값이 상기 샘플링페이즈의 캐패시턴스 값의 1/2(N-2)로 줄어드는 것을 특징으로 하는 멀티플라잉 디지털 아날로그 변환기.
The method of claim 1,
The first capacitor unit
In the sampling phase, the capacitance value is equal to the capacitance value of the second capacitor portion, and when the digital voltage represents N (N is an integer greater than or equal to 3) bits, the capacitance value in the amplification phase is 1/2 of the capacitance value of the sampling phase. Multiplying digital-to-analog converter characterized by reducing to (N-2) .
제 2항에 있어서,
상기 디지털 전압이 N(N는 3이상의 정수)비트를 나타낼 때 상기 증폭페이즈에서 상기 제2캐패시터부가 입력받는 상기 디지털 전압의 값이 기준전압의 D/2배(-N≤D≤N인 정수, 단 D가 0인 경우 상기 디지털 전압은 GND이다.)가 될 수 있는 것을 특징으로 하는 멀티플라잉 디지털 아날로그 변환기.
The method of claim 2,
When the digital voltage indicates N (N is an integer greater than or equal to 3) bits, the value of the digital voltage input by the second capacitor unit in the amplifying phase is D / 2 times a reference voltage (-N≤D≤N), Wherein if the D is 0, the digital voltage is GND.).
제 2항에 있어서,
상기 제1캐패시터부는
제1캐패시터; 및
상기 증폭페이즈에서 상기 제1캐패시터에 직렬로 연결되는 제2캐패시터
를 포함하는 것을 특징으로 하는 멀티플라잉 디지털 아날로그 변환기.
The method of claim 2,
The first capacitor unit
A first capacitor; And
A second capacitor connected in series with the first capacitor in the amplifying phase
Multi-flying digital analog converter comprising a.
제 4항에 있어서,
상기 제2캐패시터는
일단이 상기 증폭부의 입력노드에 연결되고 타단이 상기 제1캐패시터의 타단에 연결된 것을 특징으로 하는 멀티플라잉 디지털 아날로그 변환기.
The method of claim 4, wherein
The second capacitor
And one end of which is connected to the input node of the amplifier and the other end of which is connected to the other end of the first capacitor.
제 5항에 있어서,
상기 샘플링페이즈에서는 상기 제1캐패시터의 일단에 상기 입력전압이 입력되고 상기 제1캐패시터의 타단에 접지전압이 입력되고, 증폭페이즈에서는 상기 제1캐패시터의 일단이 상기 증폭부의 출력노드로 연결되며,
상기 샘플링페이즈에서는 상기 제2캐패시터의 양단에 접지전압이 입력되고, 상기 증폭페이즈에서는 상기 제2캐패시터의 일단이 상기 증폭부의 입력노드에 연결되고 상기 제2캐패시터의 타단이 상기 제1캐패시터의 타단에 연결되는 것을 특징으로 하는 멀티플라잉 디지털 아날로그 변환기.
6. The method of claim 5,
In the sampling phase, the input voltage is input to one end of the first capacitor, and the ground voltage is input to the other end of the first capacitor. In the amplification phase, one end of the first capacitor is connected to the output node of the amplifier.
In the sampling phase, a ground voltage is input to both ends of the second capacitor, and in the amplifying phase, one end of the second capacitor is connected to an input node of the amplifying unit, and the other end of the second capacitor is connected to the other end of the first capacitor. Multiplied digital-to-analog converter, characterized in that connected.
제1항에 있어서,
상기 증폭부는 상기 샘플링페이즈에서는 전원이 공급되지 않고 상기 증폭페이즈에서만 전원이 공급되는 스위치드 연산 증폭기인 것을 특징으로 하는 멀티플라잉 디지털 아날로그 변환기.
The method of claim 1,
And the amplifying unit is a switched operational amplifier in which power is supplied only in the amplifying phase without being supplied with power in the sampling phase.
자신에게 입력되는 입력전압과 상기 입력전압을 변환한 디지털 전압을 입력받아 상기 입력전압과 상기 디지털 전압의 차이를 증폭하여 레지듀 전압을 출력하는 직렬 연결된 다수의 멀티플라잉 디지털 아날로그 변환기; 및
상기 다수의 멀리플라잉 디지털 아날로그 변환기 각각의 디지털 전압을 제공하기 위한 아날로그 디지털 변환부를 포함하고,
상기 멀티플라잉 디지털 아날로그 변환기는 상기 제 1항 내지 제 7항 중 어느 한 항에 따른 멀티플라잉 디지털 아날로그 변환기인 아날로그 디지털 변환기.
A plurality of multiplied digital analog converters connected in series for receiving an input voltage inputted to the digital voltage converted from the input voltage and amplifying a difference between the input voltage and the digital voltage and outputting a residual voltage; And
An analog-to-digital converter for providing a digital voltage of each of the plurality of far-flying digital-to-analog converters,
The multiplying digital-to-analog converter is an analog-to-digital converter according to any one of claims 1 to 7.
제 8항에 있어서,
상기 다수의 멀티플라잉 디지털 아날로그 변환기는
전단의 멀티플라잉 디지털 아날로그 변환기에서 출력되는 레지듀 전압이 후단의 멀티플라잉 디지털 아날로그 변환기의 입력전압이 되도록 서로 연결되는 것을 특징으로 하는 아날로그 디지털 변환기.
The method of claim 8,
The multiplying digital analog converter
An analog-to-digital converter characterized in that the residual voltage output from the multi-ply digital analog converter of the front end is connected to each other to be the input voltage of the multi-ply digital analog converter of the rear end.
제 9항에 있어서,
상기 아날로그 디지털 변환기는
상기 다수의 제1아날로그 디지털 변환기와 상기 제2아날로그 디지털 변환기에서 출력되는 전압을 입력받아 에러를 보정해 최종적인 디지털 변환결과를 출력하는 디지털 보정부를 더 포함하는 것을 특징으로 하는 아날로그 디지털 변환기.
The method of claim 9,
The analog to digital converter
And a digital correction unit for correcting an error by receiving voltages output from the plurality of first analog digital converters and the second analog digital converters, and outputting a final digital conversion result.
샘플링페이즈에서 정입력전압을 입력받는 제1정캐패시터;
상기 샘플링페이즈에서 상기 제1정캐패시터가 입력받은 상기 정입력전압에 발생한 오차를 입력받고 증폭페이즈에서 상기 제1정캐패시터에 직렬연결되는 제2정캐패시터;
상기 샘플링페이즈에서 정입력전압을 입력받고 상기 증폭페이즈에서 정디지털 전압을 입력받는 제3정캐패시터;
상기 샘플링페이즈에서 상기 제1정캐패시터와 제3정캐패시터가 입력받은 정입력전압과 상기 증폭페이즈에서 상기 제3정캐패시터가 입력받은 정디지털 전압의 차이를 증폭한 정레지듀 전압을 출력하기 위한 정증폭부;
샘플링페이즈에서 부입력전압을 입력받는 제1부캐패시터;
상기 샘플링페이즈에서 상기 제1부캐패시터가 입력받은 상기 부입력전압에 발생한 오차를 입력받고 증폭페이즈에서 상기 제1부캐패시터에 직렬연결되는 제2부캐패시터;
상기 샘플링페이즈에서 부입력전압을 입력받고 상기 증폭페이즈에서 부디지털 전압을 입력받는 제3정캐패시터;
상기 샘플링페이즈에서 상기 제1부캐패시터와 제3부캐패시터가 입력받은 부입력전압과 상기 증폭페이즈에서 상기 제3부캐패시터가 입력받은 부디지털 전압의 차이를 증폭한 부레지듀 전압을 출력하기 위한 부증폭부; 및
상기 정증폭부의 입력노드와 상기 부증폭부의 입력노드를 상기 샘플링페이즈에서 단락되게 하고 상기 증폭페이즈에서 개방되게 하는 스위치를 포함하고,
상기 제1정캐패시터와 상기 제2정캐패시터는 상기 증폭페이즈에서 상기 정증폭부의 입력노드와 출력노드 사이에 피드백루프를 이루고 상기 제1부캐패시터와 상기 제2부캐패시터는 상기 증폭페이즈에서 상기 부증폭부의 입력노드와 출력노드 사이에 피드백루프를 이루는 멀티플라잉 디지털 아날로그 변환기.
A first positive capacitor receiving a positive input voltage in a sampling phase;
A second positive capacitor which receives an error generated in the positive input voltage inputted by the first positive capacitor in the sampling phase and is connected in series to the first positive capacitor in an amplifying phase;
A third positive capacitor receiving a positive input voltage in the sampling phase and a positive digital voltage in the amplifying phase;
A positive voltage for outputting a positive residual voltage obtained by amplifying a difference between a positive input voltage input by the first positive capacitor and a third positive capacitor in the sampling phase and a positive digital voltage input by the third positive capacitor in the amplifying phase; Amplification unit;
A first subcapacitor for receiving a sub input voltage in a sampling phase;
A second subcapacitor that receives an error generated in the sub input voltage received by the first subcapacitor in the sampling phase and is connected in series with the first subcapacitor in an amplifying phase;
A third positive capacitor configured to receive a negative input voltage in the sampling phase and a negative digital voltage in the amplifying phase;
A sub-output for amplifying a difference between the sub-input voltage inputted by the first sub-capacitor and the third sub-capacitor in the sampling phase and the sub-digital voltage input by the third sub-capacitor in the amplifying phase. Amplification unit; And
A switch for shorting the input node of the positive amplifier and the input node of the sub-amplifier to the sampling phase and opening the amplifier to the amplification phase;
The first positive capacitor and the second positive capacitor form a feedback loop between the input node and the output node of the positive amplifier in the amplifying phase, and the first subcapacitor and the second subcapacitor are the subamplifier in the amplifying phase. Multiplying digital-to-analog converter that forms a feedback loop between a negative input node and an output node.
제 11항에 있어서,
상기 정/부디지털 전압이 3비트를 나타낼 때 상기 증폭페이즈에서 상기 제3정/부캐패시터가 입력받는 상기 정/부디지털 전압이 정/부기준전압의 -3/2배, -1배, -1/2배, 1/2배, 1배, 3/2배 또는 GND 가 될 수 있는 것을 특징으로 하는 멀티플라잉 디지털 아날로그 변환기.
12. The method of claim 11,
When the positive / negative digital voltage represents 3 bits, the positive / negative digital voltage input by the third positive / negative capacitor in the amplification phase is -3/2 times, -1 times, the negative / negative reference voltage. A multiplying digital-to-analog converter, which can be 1/2, 1/2, 1, 3/2, or GND.
제 11항에 있어서,
제1정/부캐패시터, 제2정/부캐패시터, 제3정/부캐패시터는 모두 캐패시턴스 값이 동일한 것을 특징으로 하는 멀티플라잉 디지털-아날로그 변환기.
12. The method of claim 11,
The multiply digital-to-analog converter, wherein the first positive / subcapacitor, the second positive / subcapacitor, and the third positive / subcapacitor all have the same capacitance value.
제 13항에 있어서,
상기 제2정캐패시터는 일단이 상기 정증폭부의 입력노드에 연결되고 타단이 제1정캐패시터의 타단에 연결되고,
상기 제2부캐패시터는 일단이 상기 부증폭부의 입력노드에 연결되고 타단이 제1부캐패시터의 타단에 연결된 것을 특징으로 하는 멀티플라잉 디지털 아날로그 변환기.
The method of claim 13,
One end of the second positive capacitor is connected to the input node of the positive amplifier and the other end of the second positive capacitor is connected to the other end of the first positive capacitor.
And the second subcapacitor has one end connected to an input node of the subamplifier and the other end connected to the other end of the first subcapacitor.
제 14항에 있어서,
상기 샘플링페이즈에서는 상기 제1정캐패시터의 일단에 상기 정입력전압이 입력되고 상기 제1정캐패시터의 타단에 기준입력전압이 입력되고, 증폭페이즈에서는 상기 제1정패시터의 일단이 상기 정증폭부의 출력노드로 연결되며,
상기 샘플링페이즈에서는 상기 제2정캐패시터의 타단에는 기준입력전압이 입력되고 타단은 상기 정증폭부와 상기 부증폭부의 입력노드로 연결되고, 상기 증폭페이즈에서는 상기 제2정캐패시터의 일단이 상기 정증폭부의 입력노드에 연결되고 상기 제2정캐패시터의 타단이 상기 제1정캐패시터의 타단에 연결되고,
상기 샘플링페이즈에서는 상기 제1부캐패시터의 일단에 상기 부입력전압이 입력되고 상기 제1부캐패시터의 타단에 기준입력전압이 입력되고, 증폭페이즈에서는 상기 제1부패시터의 일단이 상기 부증폭부의 출력노드로 연결되며,
상기 샘플링페이즈에서는 상기 제2부캐패시터의 타단에는 기준입력전압이 입력되고 타단은 상기 부증폭부와 상기 정증폭부의 입력노드로 연결되고, 상기 증폭페이즈에서는 상기 제2부캐패시터의 일단이 상기 부증폭부의 입력노드에 연결되고 상기 제2부캐패시터의 타단이 상기 제1부캐패시터의 타단에 연결되는 것을 특징으로 하는 멀티플라잉 디지털 아날로그 변환기.
The method of claim 14,
In the sampling phase, the positive input voltage is input to one end of the first positive capacitor, and a reference input voltage is input to the other end of the first positive capacitor. In an amplifying phase, one end of the first positive capacitor is output of the positive amplifier. Connected to the node,
In the sampling phase, a reference input voltage is input to the other end of the second positive capacitor, and the other end is connected to the input node of the positive amplifier and the sub-amplifier. In the amplifying phase, one end of the second positive capacitor is the positive amplifier. Connected to a negative input node and the other end of the second positive capacitor is connected to the other end of the first positive capacitor,
In the sampling phase, the sub-input voltage is input to one end of the first sub-capacitor and a reference input voltage is input to the other end of the first sub-capacitor. In an amplifying phase, one end of the first sub-capacitor is output of the sub-amplifier. Connected to the node,
In the sampling phase, a reference input voltage is input to the other end of the second subcapacitor, and the other end is connected to an input node of the subamplifier and the positive amplifier. In the amplification phase, one end of the second subcapacitor is the subamplifier. And a second end of the second subcapacitor is connected to the other end of the first subcapacitor.
제11항에 있어서,
상기 정/부증폭부는 상기 샘플링페이즈에서는 전원이 공급되지 않고 상기 증폭페이즈에서만 전원이 공급되는 스위치드 연산 증폭기인 것을 특징으로 하는 멀티플라잉 디지털 아날로그 변환기.The method of claim 11,
And the positive / negative amplifier unit is a switched operational amplifier in which power is not supplied in the sampling phase and is supplied only in the amplifying phase.
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